JP4623622B2 - 半導体パッケージ用クラッド材の製造方法および半導体パッケージの製造方法 - Google Patents
半導体パッケージ用クラッド材の製造方法および半導体パッケージの製造方法 Download PDFInfo
- Publication number
- JP4623622B2 JP4623622B2 JP2001506930A JP2001506930A JP4623622B2 JP 4623622 B2 JP4623622 B2 JP 4623622B2 JP 2001506930 A JP2001506930 A JP 2001506930A JP 2001506930 A JP2001506930 A JP 2001506930A JP 4623622 B2 JP4623622 B2 JP 4623622B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- sputter
- semiconductor package
- etching
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
- H05K3/061—Etching masks
- H05K3/062—Etching masks consisting of metals or alloys or metallic inorganic compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/03—Metal processing
- H05K2203/0384—Etch stop layer, i.e. a buried barrier layer for preventing etching of layers under the etch stop layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0058—Laminating printed circuit boards onto other substrates, e.g. metallic substrates
- H05K3/0061—Laminating printed circuit boards onto other substrates, e.g. metallic substrates onto a metallic substrate, e.g. a heat sink
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/44—Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metallurgy (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Laminated Bodies (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Pressure Welding/Diffusion-Bonding (AREA)
Description
【技術分野】
【０００１】
本発明は、半導体パッケージ用クラッド材の製造方法および半導体パッケージの製造方法に関する。
【背景技術】
【０００２】
放熱性を改良した半導体パッケージとして、特開平５−２９１４２５号公報には、ベース基板にＣｕ／Ｍｏ／Ｃｕのクラッド材を用いたものが提案されている。このＣｕ／Ｍｏ／Ｃｕのクラッド材は、半導体チップの熱膨張率と整合性がとれ、熱伝導率がよいので、半導体パッケージの放熱板として用いることができる。しかし、半導体パッケージを構成するための半導体チップを接合するベース基板と、半導体チップを取り囲むように枠状に形成したウインドフレームとは、別の製造プロセスで製造され、ガラスや接着剤などを用いて接着されているので、その接合強度は弱く、放熱性が優れているＣｕ／Ｍｏ／Ｃｕクラッド材を用いているにもかかわらず、加熱冷却の繰り返しによって、接着部分から剥離してしまうおそれがあるという問題点がある。
本発明は、上記の問題を解決しようとするものであり、安価に製造することができかつ良好な特性を有する半導体パッケージ用クラッド板の製造方法および半導体パッケージの製造方法を提供することを課題とする。
【発明の開示】
【０００３】
本発明の請求項１の半導体パッケージ用クラッド材の製造方法は、
半導体チップを接合するベース基板と、半導体チップを取り囲むように枠状に形成したウインドフレームとによって構成された半導体パッケージを製造するためのクラッド材の製造方法であって、前記ベース基板が、Ｃｕ箔材であり、前記ウインドフレームを形成するフレーム板が、Ｎｉ層／Ｃｕ層からなる金属板であり、前記Ｃｕ箔材の接合予定面をスパッタエッチングする工程と、前記フレーム板のＮｉ層表面をスパッタエッチングする工程と、前記Ｃｕ箔材のスパッタエッチングした表面と前記Ｎｉ層のスパッタエッチングした表面とを０．１〜３％の圧下率で冷間圧接する工程、を有することを特徴とする。
本発明の請求項２の半導体パッケージ用クラッド材の製造方法は、
前記請求項１において、前記Ｎｉ層／Ｃｕ層からなる金属板が、前記Ｎｉ層における前記Ｃｕ層との接合予定面をスパッタエッチングする工程と、前記Ｃｕ層における前記Ｎｉ層との接合予定面をスパッタエッチングする工程と、前記Ｎｉ層のスパッタエッチングした表面と前記Ｃｕ層のスパッタエッチングした表面とを０．１〜３％の圧下率で冷間圧接する工程より製造される金属板であることを特徴とする。
本発明の請求項３の半導体パッケージ用の製造方法は、
ベース基板となるＣｕ箔材の接合予定面をスパッタエッチングする工程と、フレーム板となるＮｉ層／Ｃｕ層のＮｉ層表面をスパッタエッチングする工程と、前記Ｃｕ箔材のスパッタエッチングした表面と前記Ｎｉ層のスパッタエッチングした表面とを０．１〜３％の圧下率で冷間圧接する工程と、を経て作成された半導体パッケージ用クラッド材を準備する工程と、
前記半導体パッケージ用クラッド材に対して、前記Ｎｉ層をエッチングストッパー層として前記フレーム板のＣｕ面をエッチングして、半導体を挿入する凹部を形成する工程を有することを特徴とする。
【発明を実施するための最良の形態】
【０００４】
以下、図面を参照して、本発明を具体的に説明する。
図２〜図５は本発明の一実施形態に係る半導体パッケージ用クラッド板の製造工程を説明する断面図である。図１は半導体パッケージ用クラッド板の構造についての参考例である。まず、図１を参照しながら以下説明する。
図１において、Ｃｕ層／Ｍｏ層／Ｃｕ層の３層からなるベース基板３３（厚み３０〜５００μｍが好適である）の下部にはＮｉ層からなるエッチングストッパー層１２（厚み０．５〜３μｍが好適である）が形成されている。このベース基板の各層の厚み比率は、半導体チップに使われている材料の熱膨張係数に近くなるように決めればよい。例えば、半導体チップにＳｉが使われている場合、Ｃｕ：Ｍｏ：Ｃｕの厚み比率が１：１：１であれば、熱膨張係数は９．９（×１０−６／℃、３０〜１００℃）となり、Ｓｉの熱膨張係数である９．６（×１０−６／℃、０〜１００℃）に近い値となる。さらに、Ｎｉ層１２の下部にはＣｕ箔材２４が形成されている。Ｃｕ箔材の厚みは３０〜５００μｍが好適である。
ニッケル層からなるエッチングストッパー層があるため、Ｃｕ箔材をエッチングした後、エッチング表面は平坦となり、半導体チップの接合性は良好となる。
これらのベース基板３３と、Ｎｉ層１２と、Ｃｕ箔材２４とで本発明の半導体パッケージ用クラッド板３４を形成する。
【０００５】
次に、上記した半導体パッケージ用クラッド材の製造方法について説明する。まず、半導体パッケージのベース基板となるＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材３３（厚み３０〜５００μｍ好適である）の片面にエッチングストッパー層１２となるニッケルめっき２１を施してニッケルめっきしたＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材を製造する（図１参照）。
【０００６】
次に、ニッケルめっきしたＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材１９を、図６に示すクラッド板製造装置における巻き戻しリール２３に巻き付ける。また、ウインドフレーム１７となる銅箔材２４を巻き戻しリール２５に巻き付ける。巻き戻しリール２３、２５からニッケルめっきしたＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材１９と銅箔材２４を同時に巻き戻し、その一部をエッチングチャンバ２６内に突出した電極ロール２７、２８に巻き付け、エッチングチャンバ２６内において、スパッタエッチング処理して活性化する。
【０００７】
この際、活性化処理は、本出願人が先に特開平１−２２４１８４号公報で開示したように、（１）１×１０１〜１×１０−２Ｐａの極低圧不活性ガス雰囲気中で、
（２）接合面を有するニッケルめっきしたＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材２２と銅箔材２４をそれぞれアース接地した一方の電極Ａとし、絶縁支持された他の電極Ｂとの間に１〜５０ＭＨｚの交流を印加してグロー放電を行わせ、
（３）かつ、前記グロー放電によって生じたプラズマ中に露出される電極の面積が、電極Ｂの面積の１／３以下で、
（４）スパッタエッチング処理することによって行う。
その後、真空槽２９内に設けた圧延ユニット３０によって０．１〜３％の低圧下率で冷間圧接し、クラッド材３１を巻き取りロール３２に巻き取る。０．１〜３％の低圧下率で冷間圧接するため、接合界面のストレスを低く抑えることによって接合界面の平坦度を保持できる。また、加工性回復のための熱処理も不要であるため、接合界面に合金層は生成しないので、選択エッチング性にも優れる。このように、図１に示すように５層構造を有する半導体パッケージ用クラッド板３４を製造する。
【０００８】
ベース基板として、Ｃｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材を使う例を図１で説明したが、図２に示すように、Ｃｕ層２２単独からなるＣｕ箔を使っても良い。
なお、ベース基板として、Ｃｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材を使う場合、Ｃｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材に予めニッケルめっきをしたものを圧接する例を説明したが、ニッケルめっきに代えて上記設備を用いてＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材にニッケル箔を、０．１〜３％の低圧下率で圧接したものも適用できる。
【０００９】
また、銅箔材に予めニッケルめっきをしたものを、Ｃｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材に圧接しても良い。
【００１０】
更に、上記設備を用いて、銅箔とニッケル箔のクラッド材（金属板）を作製し、このクラッド材とＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材を圧接したものも適用できる。
【００１１】
また、ベース基板として、Ｃｕ箔を使う場合、エッチングストッパー層であるニッケル層付与は、参考例に示したＣｕ箔へのニッケルめっきによる方法でもよく、あるいは本発明実施形態であるウインドフレームである銅箔材へのニッケルめっきによる方法でも良い。さらに、ニッケル箔をＣｕ箔と０．１〜３％の低圧下率で圧接した参考例、あるいはウインドフレームである銅箔材とを０．１〜３％の低圧下率で圧接した本発明実施形態であるものも適用できる。
【００１２】
上記設備を使用して圧接を繰返し行うことにより、銅／モリブデン／銅／ニッケル／銅あるいは銅／ニッケル／銅からなる多層のクラッド板を製造することができる。
さらに、上記巻き戻しリールを３台以上設けこれらのリールにＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材、銅箔材やニッケル箔材などを設置し、３台以上のリールから箔材の供給を同時に受けることにより、１回の圧接で多層構造のクラッド板を製造することができる。
【００１３】
これらの圧接は０．１〜３％の低圧下率での冷間圧延で行う。このため、接合界面のストレスを低く抑えることによって接合界面の平坦度を保持できる。また、加工性回復のための熱処理も不要であるため、接合界面に合金層が生成しないのでエッチング後のエッチング表面は平坦になりやすい。
Ｃｕ層／Ｎｉ層／Ｃｕ層からなる半導体パッケージ用クラッド板を使った工程について図３〜５で説明する。半導体パッケージ用クラッド板３４を所望の大きさに切断した後、図３〜図５を参照して説明する以下の工程を経て半導体パッケージを製造する。まず、図３に示すように、銅箔材２４の表面にフォトレジスト膜３５を形成した後、露光・現像する。
次に、図４に示すように、銅箔材２４の選択エッチングを行い、銅箔材２４を、ウインドフレーム１７を残して除去する。エッチング液としては、硫酸＋過酸化水素水液または過硫酸アンモニウム液等を用いることが望ましい。
そして、図５に示すように、半導体パッケージの凹部で露出したニッケル層と半導体チップ１を接着剤で接着する。更に、プリント基板１０を銅箔材２４に接着し、プリント基板１０と半導体チップ１をワイヤリング３で配線する。配線後、樹脂モールド３９で半導体チップ１を覆い、プリント基板内の配線を半田バンプ２で配線する。
【産業上の利用可能性】
【００１４】
以上説明してきたように、本発明の半導体パッケージ用クラッド板は、Ｃｕ層／Ｍｏ層／Ｃｕ層／Ｎｉ層／Ｃｕ層あるいはＣｕ層／Ｎｉ層／Ｃｕ層からなるクラッド材であり、０．１〜３％の低圧下率で圧接しているので、接合界面のストレスを低く抑えられる。このため、接合界面の平坦度を保持でき、かつ、加工性回復のための熱処理も不要であるため界面に合金属は生成しないので、選択エッチング性に優れた半導体パッケージ用クラッド板を提供することができる。
本発明の半導体用パッケージは、ニッケル層からなるエッチングストッパー層があるため、Ｃｕ箔をエッチングした後、エッチング面が平らになり、半導体チップの接合性が良好となる。
また、本発明の半導体パッケージは、ベース基板に使われているＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材において、その厚み比率を適切な値とすることで、半導体チップに使われる材料と熱膨張率が近くなり、熱膨張整合性に優れる。更に、本発明の半導体パッケージに使われているＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材あるいはＣｕは熱伝導性に優れるため、放熱特性にも優れる。
【図面の簡単な説明】
【００１５】
図１は、参考例である半導体パッケージ用クラッド材の断面図である。
図２は、本発明の一実施の形態に係る半導体パッケージ用クラッド材断面図である。
図３は、本発明の一実施の形態に係る半導体パッケージの製造方法の工程説明図である。
図４は、本発明の一実施の形態に係る半導体パッケージの製造方法の工程説明図である。
図５は、本発明の一実施の形態に係る半導体パッケージの製造方法の工程説明図である。
図６は、クラッド板の製造装置の断面正面図である。
【０００１】
本発明は、半導体パッケージ用クラッド材の製造方法および半導体パッケージの製造方法に関する。
【背景技術】
【０００２】
放熱性を改良した半導体パッケージとして、特開平５−２９１４２５号公報には、ベース基板にＣｕ／Ｍｏ／Ｃｕのクラッド材を用いたものが提案されている。このＣｕ／Ｍｏ／Ｃｕのクラッド材は、半導体チップの熱膨張率と整合性がとれ、熱伝導率がよいので、半導体パッケージの放熱板として用いることができる。しかし、半導体パッケージを構成するための半導体チップを接合するベース基板と、半導体チップを取り囲むように枠状に形成したウインドフレームとは、別の製造プロセスで製造され、ガラスや接着剤などを用いて接着されているので、その接合強度は弱く、放熱性が優れているＣｕ／Ｍｏ／Ｃｕクラッド材を用いているにもかかわらず、加熱冷却の繰り返しによって、接着部分から剥離してしまうおそれがあるという問題点がある。
本発明は、上記の問題を解決しようとするものであり、安価に製造することができかつ良好な特性を有する半導体パッケージ用クラッド板の製造方法および半導体パッケージの製造方法を提供することを課題とする。
【発明の開示】
【０００３】
本発明の請求項１の半導体パッケージ用クラッド材の製造方法は、
半導体チップを接合するベース基板と、半導体チップを取り囲むように枠状に形成したウインドフレームとによって構成された半導体パッケージを製造するためのクラッド材の製造方法であって、前記ベース基板が、Ｃｕ箔材であり、前記ウインドフレームを形成するフレーム板が、Ｎｉ層／Ｃｕ層からなる金属板であり、前記Ｃｕ箔材の接合予定面をスパッタエッチングする工程と、前記フレーム板のＮｉ層表面をスパッタエッチングする工程と、前記Ｃｕ箔材のスパッタエッチングした表面と前記Ｎｉ層のスパッタエッチングした表面とを０．１〜３％の圧下率で冷間圧接する工程、を有することを特徴とする。
本発明の請求項２の半導体パッケージ用クラッド材の製造方法は、
前記請求項１において、前記Ｎｉ層／Ｃｕ層からなる金属板が、前記Ｎｉ層における前記Ｃｕ層との接合予定面をスパッタエッチングする工程と、前記Ｃｕ層における前記Ｎｉ層との接合予定面をスパッタエッチングする工程と、前記Ｎｉ層のスパッタエッチングした表面と前記Ｃｕ層のスパッタエッチングした表面とを０．１〜３％の圧下率で冷間圧接する工程より製造される金属板であることを特徴とする。
本発明の請求項３の半導体パッケージ用の製造方法は、
ベース基板となるＣｕ箔材の接合予定面をスパッタエッチングする工程と、フレーム板となるＮｉ層／Ｃｕ層のＮｉ層表面をスパッタエッチングする工程と、前記Ｃｕ箔材のスパッタエッチングした表面と前記Ｎｉ層のスパッタエッチングした表面とを０．１〜３％の圧下率で冷間圧接する工程と、を経て作成された半導体パッケージ用クラッド材を準備する工程と、
前記半導体パッケージ用クラッド材に対して、前記Ｎｉ層をエッチングストッパー層として前記フレーム板のＣｕ面をエッチングして、半導体を挿入する凹部を形成する工程を有することを特徴とする。
【発明を実施するための最良の形態】
【０００４】
以下、図面を参照して、本発明を具体的に説明する。
図２〜図５は本発明の一実施形態に係る半導体パッケージ用クラッド板の製造工程を説明する断面図である。図１は半導体パッケージ用クラッド板の構造についての参考例である。まず、図１を参照しながら以下説明する。
図１において、Ｃｕ層／Ｍｏ層／Ｃｕ層の３層からなるベース基板３３（厚み３０〜５００μｍが好適である）の下部にはＮｉ層からなるエッチングストッパー層１２（厚み０．５〜３μｍが好適である）が形成されている。このベース基板の各層の厚み比率は、半導体チップに使われている材料の熱膨張係数に近くなるように決めればよい。例えば、半導体チップにＳｉが使われている場合、Ｃｕ：Ｍｏ：Ｃｕの厚み比率が１：１：１であれば、熱膨張係数は９．９（×１０−６／℃、３０〜１００℃）となり、Ｓｉの熱膨張係数である９．６（×１０−６／℃、０〜１００℃）に近い値となる。さらに、Ｎｉ層１２の下部にはＣｕ箔材２４が形成されている。Ｃｕ箔材の厚みは３０〜５００μｍが好適である。
ニッケル層からなるエッチングストッパー層があるため、Ｃｕ箔材をエッチングした後、エッチング表面は平坦となり、半導体チップの接合性は良好となる。
これらのベース基板３３と、Ｎｉ層１２と、Ｃｕ箔材２４とで本発明の半導体パッケージ用クラッド板３４を形成する。
【０００５】
次に、上記した半導体パッケージ用クラッド材の製造方法について説明する。まず、半導体パッケージのベース基板となるＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材３３（厚み３０〜５００μｍ好適である）の片面にエッチングストッパー層１２となるニッケルめっき２１を施してニッケルめっきしたＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材を製造する（図１参照）。
【０００６】
次に、ニッケルめっきしたＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材１９を、図６に示すクラッド板製造装置における巻き戻しリール２３に巻き付ける。また、ウインドフレーム１７となる銅箔材２４を巻き戻しリール２５に巻き付ける。巻き戻しリール２３、２５からニッケルめっきしたＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材１９と銅箔材２４を同時に巻き戻し、その一部をエッチングチャンバ２６内に突出した電極ロール２７、２８に巻き付け、エッチングチャンバ２６内において、スパッタエッチング処理して活性化する。
【０００７】
この際、活性化処理は、本出願人が先に特開平１−２２４１８４号公報で開示したように、（１）１×１０１〜１×１０−２Ｐａの極低圧不活性ガス雰囲気中で、
（２）接合面を有するニッケルめっきしたＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材２２と銅箔材２４をそれぞれアース接地した一方の電極Ａとし、絶縁支持された他の電極Ｂとの間に１〜５０ＭＨｚの交流を印加してグロー放電を行わせ、
（３）かつ、前記グロー放電によって生じたプラズマ中に露出される電極の面積が、電極Ｂの面積の１／３以下で、
（４）スパッタエッチング処理することによって行う。
その後、真空槽２９内に設けた圧延ユニット３０によって０．１〜３％の低圧下率で冷間圧接し、クラッド材３１を巻き取りロール３２に巻き取る。０．１〜３％の低圧下率で冷間圧接するため、接合界面のストレスを低く抑えることによって接合界面の平坦度を保持できる。また、加工性回復のための熱処理も不要であるため、接合界面に合金層は生成しないので、選択エッチング性にも優れる。このように、図１に示すように５層構造を有する半導体パッケージ用クラッド板３４を製造する。
【０００８】
ベース基板として、Ｃｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材を使う例を図１で説明したが、図２に示すように、Ｃｕ層２２単独からなるＣｕ箔を使っても良い。
なお、ベース基板として、Ｃｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材を使う場合、Ｃｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材に予めニッケルめっきをしたものを圧接する例を説明したが、ニッケルめっきに代えて上記設備を用いてＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材にニッケル箔を、０．１〜３％の低圧下率で圧接したものも適用できる。
【０００９】
また、銅箔材に予めニッケルめっきをしたものを、Ｃｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材に圧接しても良い。
【００１０】
更に、上記設備を用いて、銅箔とニッケル箔のクラッド材（金属板）を作製し、このクラッド材とＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材を圧接したものも適用できる。
【００１１】
また、ベース基板として、Ｃｕ箔を使う場合、エッチングストッパー層であるニッケル層付与は、参考例に示したＣｕ箔へのニッケルめっきによる方法でもよく、あるいは本発明実施形態であるウインドフレームである銅箔材へのニッケルめっきによる方法でも良い。さらに、ニッケル箔をＣｕ箔と０．１〜３％の低圧下率で圧接した参考例、あるいはウインドフレームである銅箔材とを０．１〜３％の低圧下率で圧接した本発明実施形態であるものも適用できる。
【００１２】
上記設備を使用して圧接を繰返し行うことにより、銅／モリブデン／銅／ニッケル／銅あるいは銅／ニッケル／銅からなる多層のクラッド板を製造することができる。
さらに、上記巻き戻しリールを３台以上設けこれらのリールにＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材、銅箔材やニッケル箔材などを設置し、３台以上のリールから箔材の供給を同時に受けることにより、１回の圧接で多層構造のクラッド板を製造することができる。
【００１３】
これらの圧接は０．１〜３％の低圧下率での冷間圧延で行う。このため、接合界面のストレスを低く抑えることによって接合界面の平坦度を保持できる。また、加工性回復のための熱処理も不要であるため、接合界面に合金層が生成しないのでエッチング後のエッチング表面は平坦になりやすい。
Ｃｕ層／Ｎｉ層／Ｃｕ層からなる半導体パッケージ用クラッド板を使った工程について図３〜５で説明する。半導体パッケージ用クラッド板３４を所望の大きさに切断した後、図３〜図５を参照して説明する以下の工程を経て半導体パッケージを製造する。まず、図３に示すように、銅箔材２４の表面にフォトレジスト膜３５を形成した後、露光・現像する。
次に、図４に示すように、銅箔材２４の選択エッチングを行い、銅箔材２４を、ウインドフレーム１７を残して除去する。エッチング液としては、硫酸＋過酸化水素水液または過硫酸アンモニウム液等を用いることが望ましい。
そして、図５に示すように、半導体パッケージの凹部で露出したニッケル層と半導体チップ１を接着剤で接着する。更に、プリント基板１０を銅箔材２４に接着し、プリント基板１０と半導体チップ１をワイヤリング３で配線する。配線後、樹脂モールド３９で半導体チップ１を覆い、プリント基板内の配線を半田バンプ２で配線する。
【産業上の利用可能性】
【００１４】
以上説明してきたように、本発明の半導体パッケージ用クラッド板は、Ｃｕ層／Ｍｏ層／Ｃｕ層／Ｎｉ層／Ｃｕ層あるいはＣｕ層／Ｎｉ層／Ｃｕ層からなるクラッド材であり、０．１〜３％の低圧下率で圧接しているので、接合界面のストレスを低く抑えられる。このため、接合界面の平坦度を保持でき、かつ、加工性回復のための熱処理も不要であるため界面に合金属は生成しないので、選択エッチング性に優れた半導体パッケージ用クラッド板を提供することができる。
本発明の半導体用パッケージは、ニッケル層からなるエッチングストッパー層があるため、Ｃｕ箔をエッチングした後、エッチング面が平らになり、半導体チップの接合性が良好となる。
また、本発明の半導体パッケージは、ベース基板に使われているＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材において、その厚み比率を適切な値とすることで、半導体チップに使われる材料と熱膨張率が近くなり、熱膨張整合性に優れる。更に、本発明の半導体パッケージに使われているＣｕ層／Ｍｏ層／Ｃｕ層からなるクラッド材あるいはＣｕは熱伝導性に優れるため、放熱特性にも優れる。
【図面の簡単な説明】
【００１５】
図１は、参考例である半導体パッケージ用クラッド材の断面図である。
図２は、本発明の一実施の形態に係る半導体パッケージ用クラッド材断面図である。
図３は、本発明の一実施の形態に係る半導体パッケージの製造方法の工程説明図である。
図４は、本発明の一実施の形態に係る半導体パッケージの製造方法の工程説明図である。
図５は、本発明の一実施の形態に係る半導体パッケージの製造方法の工程説明図である。
図６は、クラッド板の製造装置の断面正面図である。
Claims (3)
- 半導体チップを接合するベース基板と、半導体チップを取り囲むように枠状に形成したウインドフレームとによって構成された半導体パッケージを製造するためのクラッド材の製造方法であって、前記ベース基板が、Ｃｕ箔材であり、前記ウインドフレームを形成するフレーム板が、Ｎｉ層／Ｃｕ層からなる金属板であり、前記Ｃｕ箔材の接合予定面をスパッタエッチングする工程と、前記フレーム板のＮｉ層表面をスパッタエッチングする工程と、前記Ｃｕ箔材のスパッタエッチングした表面と前記Ｎｉ層のスパッタエッチングした表面とを０．１〜３％の圧下率で冷間圧接する工程、を有することを特徴とする、半導体パッケージ用クラッド材の製造方法。
- 前記請求項１において、前記Ｎｉ層／Ｃｕ層からなる金属板が、前記Ｎｉ層における前記Ｃｕ層との接合予定面をスパッタエッチングする工程と、前記Ｃｕ層における前記Ｎｉ層との接合予定面をスパッタエッチングする工程と、前記Ｎｉ層のスパッタエッチングした表面と前記Ｃｕ層のスパッタエッチングした表面とを０．１〜３％の圧下率で冷間圧接する工程より製造される金属板であることを特徴とする、半導体パッケージ用クラッド材の製造方法。
- ベース基板となるＣｕ箔材の接合予定面をスパッタエッチングする工程と、フレーム板となるＮｉ層／Ｃｕ層のＮｉ層表面をスパッタエッチングする工程と、前記Ｃｕ箔材のスパッタエッチングした表面と前記Ｎｉ層のスパッタエッチングした表面とを０．１〜３％の圧下率で冷間圧接する工程と、を経て作成された半導体パッケージ用クラッド材を準備する工程と、
前記半導体パッケージ用クラッド材に対して、前記Ｎｉ層をエッチングストッパー層として前記フレーム板のＣｕ面をエッチングして、半導体を挿入する凹部を形成する工程を有することを特徴とする半導体パッケージの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18071599 | 1999-06-25 | ||
| PCT/JP2000/004156 WO2001000508A1 (fr) | 1999-06-25 | 2000-06-23 | Materiau plaque pour ensemble semi-conducteur et ensemble semi-conducteur comportant ledit materiau plaque |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP4623622B2 true JP4623622B2 (ja) | 2011-02-02 |
Family
ID=16088061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001506930A Expired - Fee Related JP4623622B2 (ja) | 1999-06-25 | 2000-06-23 | 半導体パッケージ用クラッド材の製造方法および半導体パッケージの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP4623622B2 (ja) |
| AU (1) | AU5430000A (ja) |
| WO (1) | WO2001000508A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6884530B2 (en) | 2001-05-31 | 2005-04-26 | Sfc, Smart Fuel Cell Ag | Method of improving the performance of a direct feed fuel cell |
| JP4851287B2 (ja) * | 2006-09-27 | 2012-01-11 | パナソニック株式会社 | 半導体装置用気密端子 |
| JP5224845B2 (ja) * | 2008-02-18 | 2013-07-03 | 新光電気工業株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP2012146963A (ja) * | 2010-12-20 | 2012-08-02 | Shinko Electric Ind Co Ltd | 半導体パッケージの製造方法及び半導体パッケージ |
| JP2019208045A (ja) * | 2019-07-17 | 2019-12-05 | 太陽誘電株式会社 | 回路基板 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6318647A (ja) * | 1986-07-11 | 1988-01-26 | Hitachi Cable Ltd | 半導体装置用セラミツク基板の製造方法およびその方法に使用するクラツド材 |
| JPH03241859A (ja) * | 1990-02-20 | 1991-10-29 | Fujitsu Ltd | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773879A (en) * | 1992-02-13 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Cu/Mo/Cu clad mounting for high frequency devices |
| JPH06151642A (ja) * | 1992-10-29 | 1994-05-31 | Sumitomo Kinzoku Ceramics:Kk | Ｉｃパッケージ |
| JP3879135B2 (ja) * | 1996-03-28 | 2007-02-07 | 日立化成工業株式会社 | 転写配線支持部材及びそれを使用した半導体パッケージの製造法 |
| JPH11284111A (ja) * | 1998-03-30 | 1999-10-15 | Sumitomo Special Metals Co Ltd | ヒートシンク部材及びその製造方法、並びにヒートシンク部材を用いた半導体パッケージ |
-
2000
- 2000-06-23 AU AU54300/00A patent/AU5430000A/en not_active Abandoned
- 2000-06-23 WO PCT/JP2000/004156 patent/WO2001000508A1/ja active Application Filing
- 2000-06-23 JP JP2001506930A patent/JP4623622B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6318647A (ja) * | 1986-07-11 | 1988-01-26 | Hitachi Cable Ltd | 半導体装置用セラミツク基板の製造方法およびその方法に使用するクラツド材 |
| JPH03241859A (ja) * | 1990-02-20 | 1991-10-29 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2001000508A1 (fr) | 2001-01-04 |
| AU5430000A (en) | 2001-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4110440B2 (ja) | リードフレーム用クラッド板の製造方法及びリードフレームの製造方法 | |
| WO2006115267A1 (ja) | 回路部材、回路部材の製造方法、半導体装置、及び回路部材表面の積層構造 | |
| US20020166840A1 (en) | Clad sheet for printed circuit board, a multilayered printed circuit board using thereof and maunfacturing method thereof | |
| JP3462308B2 (ja) | 熱伝導複合材料の製造方法 | |
| JP4408009B2 (ja) | 半導体装置用インターポーザの製造方法 | |
| JP4623622B2 (ja) | 半導体パッケージ用クラッド材の製造方法および半導体パッケージの製造方法 | |
| JP2011211248A (ja) | Ｑｆｎ用金属積層板を用いたｑｆｎの製造方法 | |
| JP4409137B2 (ja) | プリント配線板の製造方法 | |
| JPH05109947A (ja) | 熱伝導材料とその製造方法 | |
| JPH09306949A (ja) | 複合バンプへのテープ自動化結合方法 | |
| JP5299411B2 (ja) | リードフレームの製造方法 | |
| JP5105625B2 (ja) | 半導体パッケージユニットの製造方法 | |
| JP2008147237A (ja) | Ｑｆｎ用金属積層板及びその製造方法、並びに該ｑｆｎ用金属積層板を用いたｑｆｎの製造方法 | |
| JPH05109946A (ja) | 熱伝導材料とその製造方法 | |
| TW495438B (en) | Material for mounting, circuit for mounting using that material, printed circuit board using that circuit | |
| JP2000312066A (ja) | 転写法用複合材及びその製造方法 | |
| JP2002299779A (ja) | 配線形成用帯材及びそれを用いたバンプ付き配線を有する配線板並びに配線形成用帯材を用いた転写配線板の製造方法 | |
| JPH0575008A (ja) | 熱伝導材料とその製造方法 | |
| JP2675077B2 (ja) | 半導体装置用リードフレーム | |
| JP2006222332A (ja) | 集合回路材料の製造方法および集合回路材料を用いた部品の製造方法 | |
| JPH08274123A (ja) | 混成集積回路基板用導体の製造方法 | |
| JP2006222331A (ja) | 集合回路材料および集合回路材料を用いた部品 | |
| JPH0521538A (ja) | フイルムキヤリア装置 | |
| JP2000015742A (ja) | 転写法用複合材およびその製造方法 | |
| JPH09172118A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061027 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091215 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100414 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100707 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101027 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101029 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131112 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |