JP4599834B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which wiring and an aperture which reaches the pad of a semiconductor chip are performed good to an insulating layer formed by covering the wiring and the semiconductor chip in the semiconductor device of an SiP formation, and to provide a method of manufacturing the same. <P>SOLUTION: In the method of manufacturing the semiconductor device, lower layer wirings (16, 18, and 20) are formed on a substrate 10, and an active element is included, and the semiconductor chip 21 is mounted with a pad 20b used as an upper surface. Here, a resin post P<SB>R</SB>is formed near the lower layer wiring, and post wiring 20' is formed on its upper layer. An insulating resin layer 23 is formed covering the semiconductor chip, the post wiring and the lower layer wiring, and a first opening H<SB>a</SB>is opened so as to reach the post wiring. On the other hand, a second opening H<SB>b</SB>is opened to reach the post wiring, and the upper layer wiring 24 is formed in the first opening and the second opening and on the insulating resin layer. <P>COPYRIGHT: (C)2005,JPO&amp;NCIPI

Description

本発明は半導体装置およびその製造方法に関し、特に受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰ（システムインパッケージ）形態の半導体装置とその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a SiP (system in package) type semiconductor device incorporating a passive element and incorporating a matching circuit and a filter, and a manufacturing method thereof.

デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。   The demand for downsizing, thinning, and weight reduction of portable electronic devices such as digital video cameras, digital mobile phones, and notebook personal computers is increasing. While an electronic circuit device in which such a semiconductor device is mounted on a printed wiring board has been realized by 70% reduction year by year, how can the component mounting density on the mounting substrate (printed wiring substrate) be improved? Has been researched and developed as an important issue.

例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。   For example, as a package form of a semiconductor device, a transition from a lead insertion type such as DIP (Dual Inline Package) to a surface mounting type is performed, and furthermore, bumps (projection electrodes) made of solder, gold, or the like are provided on a pad electrode of a semiconductor chip. A flip-chip mounting method has been developed in which a face-down connection is made to the wiring board via bumps.

さらに、受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰと呼ばれる複雑な形態のパッケージへと開発が進んでいる。
図１０は上述のＳｉＰ形態の半導体装置の一例の断面図である。
シリコン基板１００上に酸化シリコンからなる下地絶縁膜１０１が形成され、その上層に、アルミニウムからなる下部電極１０２、Ｔａ2Ｏ5からなる誘電体膜１０３、酸化シリコンがらなる保護層１０４、および、アルミニウムからなる下部電極の取り出し電極１０５ａおよび上部電極１０５ｂが積層されている。誘電体膜１０３を介して下部電極１０２と上部電極１０５ｂが対向して、静電容量素子（Ｃ1，Ｃ2）が構成されている。 Furthermore, development is progressing to a package of a complicated form called SiP that incorporates a passive element and incorporates a matching circuit, a filter, and the like.
FIG. 10 is a cross-sectional view of an example of the above-described SiP-type semiconductor device.
A base insulating film 101 made of silicon oxide is formed on a silicon substrate 100, and a lower electrode 102 made of aluminum, a dielectric film 103 made of Ta 2 O 5 , a protective layer 104 made of silicon oxide, and aluminum are formed thereon. The lower electrode extraction electrode 105a and the upper electrode 105b are stacked. The lower electrode 102 and the upper electrode 105b are opposed to each other with the dielectric film 103 interposed therebetween, so that capacitance elements (C 1 , C 2 ) are configured.

静電容量素子を被覆してポリイミド樹脂からなる第１絶縁層１０６が形成されており、下部電極の取り出し電極１０５ａおよび上部電極１０５ｂに達する開口部が形成されている。
上記の開口部内に埋め込まれて下部電極接続電極１０５ａおよび上部電極１０５ｂに接続するプラグ部分と一体になって、第１絶縁層１０６上に銅からなる第１配線１０７が形成されている。ここで、開口部の内壁面に通常形成されるバリアメタルの図示は省略している。
第１配線１０７の一部はらせん状に形成され、インダクタンスＬが構成されている。 A first insulating layer 106 made of polyimide resin is formed so as to cover the capacitance element, and an opening reaching the extraction electrode 105a of the lower electrode and the upper electrode 105b is formed.
A first wiring 107 made of copper is formed on the first insulating layer 106 so as to be integrated with the plug portion embedded in the opening and connected to the lower electrode connection electrode 105a and the upper electrode 105b. Here, illustration of the barrier metal normally formed on the inner wall surface of the opening is omitted.
A part of the first wiring 107 is formed in a spiral shape, and an inductance L is configured.

第１絶縁層１０６および第１配線１０７の上層に、能動素子が設けられた半導体チップ１０８がダイアタッチフィルム１０９により接着されている。半導体チップ１０８は、半導体本体部分１０８ａにパッド１０８ｂが形成され、パッド１０８ｂを除く領域は酸化シリコンの保護層１０８ｃで覆われた構成であり、フェースアップで、即ち、パッド１０８ｂ形成面の反対側の面側からマウントされている。   A semiconductor chip 108 provided with active elements is bonded to the upper layer of the first insulating layer 106 and the first wiring 107 by a die attach film 109. The semiconductor chip 108 has a structure in which a pad 108b is formed on a semiconductor body portion 108a, and a region excluding the pad 108b is covered with a silicon oxide protective layer 108c. Mounted from the front side.

第１配線１０７や半導体チップ１０８を被覆して、ポリイミド樹脂からなる第２絶縁層１１０が形成されており、半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2および第１配線１０７に達する開口部Ｈ3が形成されている。
上記の開口部（Ｈ1，Ｈ2）内に埋め込まれてパッド１０８ｂおよび第１配線１０７に接続するプラグ部分と一体になって、第２絶縁層１１０上に銅からなる第２配線１１１が形成されている。ここで、開口部の内壁面に通常形成されるバリアメタルの図示は省略している。 A second insulating layer 110 made of polyimide resin is formed so as to cover the first wiring 107 and the semiconductor chip 108, and an opening H 2 reaching the pad 108 b of the semiconductor chip 108 and an opening H reaching the first wiring 107. 3 is formed.
A second wiring 111 made of copper is formed on the second insulating layer 110 so as to be integrated with the plug 108 b and the plug portion connected to the first wiring 107 embedded in the openings (H 1 , H 2 ). Has been. Here, illustration of the barrier metal normally formed on the inner wall surface of the opening is omitted.

第２配線１１１に接続して、銅からなるポスト１１２が形成されており、その間隙における第２絶縁層１１０の上層にポリイミド樹脂からなる絶縁性のバッファ層１１３が形成されている。
さらに、バッファ層１１３の表面においてポスト１１２に接続するようにバンプ（突起電極）１１４が形成されている。 A post 112 made of copper is formed so as to be connected to the second wiring 111, and an insulating buffer layer 113 made of polyimide resin is formed on the second insulating layer 110 in the gap.
Further, bumps (projection electrodes) 114 are formed on the surface of the buffer layer 113 so as to be connected to the posts 112.

上記のＳｉＰ形態の半導体装置の製造方法について説明する。
まず、図１１（ａ）に示すように、シリコン基板１００の表面に下地絶縁膜１０１を形成し、その上層にスパッタリング法によりアルミニウムを堆積させ、パターン加工して下部電極１０２を形成し、次にＣＶＤ法によりＴａ2Ｏ5を堆積させ、パターン加工して誘電体層１０３を形成し、さらに酸化シリコンを堆積して誘電体層の保護層１０４を形成し、ＲＩＥ（反応性イオンエッチング）により電極取り出し用の窓開けを行い、スパッタリング法によりアルミニウムを堆積させ、パターン加工して下部電極の取り出し電極１０５ａおよび上部電極１０５ｂを形成する。以上で、静電容量素子（Ｃ1，Ｃ2）が構成される。
次に、スピンコート法により感光性ポリイミド樹脂を供給して塗布し、第１絶縁層１０６を形成する。 A method for manufacturing the SiP semiconductor device will be described.
First, as shown in FIG. 11A, a base insulating film 101 is formed on the surface of a silicon substrate 100, aluminum is deposited on the upper layer by sputtering, and pattern processing is performed to form a lower electrode 102. Ta 2 O 5 is deposited by the CVD method, patterned to form the dielectric layer 103, and further, silicon oxide is deposited to form the protective layer 104 for the dielectric layer, and the electrode is formed by RIE (reactive ion etching). An extraction window is opened, aluminum is deposited by a sputtering method, and patterning is performed to form an extraction electrode 105a and an upper electrode 105b for the lower electrode. The electrostatic capacitance elements (C 1 , C 2 ) are configured as described above.
Next, a photosensitive polyimide resin is supplied and applied by spin coating to form the first insulating layer 106.

次に、図１１（ｂ）に示すように、第１絶縁膜１０６にパターン露光および現像をして、下部電極の取り出し電極１０５ａおよび上部電極１０５ｂに達する開口部Ｈ1を第１絶縁膜１０６に形成する。 Next, as shown in FIG. 11B, pattern exposure and development are performed on the first insulating film 106, and the opening H 1 reaching the extraction electrode 105 a and the upper electrode 105 b of the lower electrode is formed in the first insulating film 106. Form.

次に、図１１（ｃ）に示すように、シードスパッタリングによりＴｉ／Ｃｕからなる不図示のバリアメタル膜を形成し、さらに開口部Ｈ1と配線形成領域を開口するパターンのレジスト膜（不図示）を成膜し、レジスト膜をマスクとしてバリアメタル膜に通電する電解メッキにより銅をメッキする。次に、レジスト膜を除去し、さらに銅をマスクとしてバリアメタル膜をエッチング除去する。これにより、開口部Ｈ1内のプラグと一体に第１配線１０７を形成する。この工程においてインダクタンスＬも同時にパターン形成する。 Next, as shown in FIG. 11C, a barrier metal film (not shown) made of Ti / Cu is formed by seed sputtering, and a resist film (not shown) having a pattern that opens the opening H 1 and the wiring formation region. ), And copper is plated by electrolytic plating in which a current is passed through the barrier metal film using the resist film as a mask. Next, the resist film is removed, and the barrier metal film is etched away using copper as a mask. As a result, the first wiring 107 is formed integrally with the plug in the opening H 1 . In this process, the inductance L is also patterned at the same time.

次に、図１２（ａ）に示すように、第１絶縁層１０６および第１配線１０７上に別工程で予め形成された半導体チップ１０８をダイアタッチフィルム１０９により接着する。半導体チップ１０８にはパッド１０８ｂが形成されており、フェースアップでマウントする。   Next, as shown in FIG. 12A, a semiconductor chip 108 previously formed in a separate process on the first insulating layer 106 and the first wiring 107 is bonded by a die attach film 109. A pad 108b is formed on the semiconductor chip 108 and is mounted face up.

次に、図１２（ｂ）に示すように、スピンコート法により感光性ポリイミド樹脂を供給して塗布し、第２絶縁層１１０を形成する。
次に、第２絶縁膜１１０にパターン露光および現像をして、半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2および第１配線１０７に達する開口部Ｈ3を第２絶縁膜１１０に形成する。
次に、第１配線１０７と同様にして、開口部（Ｈ2，Ｈ3）内のプラグと一体に第２配線１１１をパターン形成する。
このとき、次工程でのポスト形成のために、第２配線１１１のバリアメタル膜はエッチングしないで残しておく。 Next, as shown in FIG. 12B, a photosensitive polyimide resin is supplied and applied by spin coating to form a second insulating layer 110.
Next, pattern exposure and development are performed on the second insulating film 110 to form an opening H 2 reaching the pad 108 b of the semiconductor chip 108 and an opening H 3 reaching the first wiring 107 in the second insulating film 110.
Next, in the same manner as the first wiring 107, the second wiring 111 is pattern-formed integrally with the plugs in the openings (H 2 , H 3 ).
At this time, the barrier metal film of the second wiring 111 is left without being etched for post formation in the next process.

次に、第２絶縁層１１０および第２配線１１１上に感光性ドライフィルムをラミネートし、パターン露光および現像によりポスト用の開口部を形成し、これをマスクとし、第２配線１１１のバリアメタル膜に通電する電解メッキにより、開口部内に銅のポスト１１２を形成し、ドライフィルムの剥離およびバリアメタル膜のエッチングを行う。
さらに、スピンコート法によりエポキシ樹脂を供給して塗布し、バッファ層１１３を形成し、樹脂硬化後に、研削により銅のポスト１１２の頭出しを行い、さらにポスト１１２に接続するようにバンプ１１４を形成する。
以上で、図１０に示す構成のＳｉＰ形態の半導体装置が形成される。 Next, a photosensitive dry film is laminated on the second insulating layer 110 and the second wiring 111, and a post opening is formed by pattern exposure and development. Using this as a mask, a barrier metal film of the second wiring 111 is formed. A copper post 112 is formed in the opening by electrolytic plating to energize, and the dry film is peeled off and the barrier metal film is etched.
Further, an epoxy resin is supplied by spin coating and applied to form the buffer layer 113. After the resin is cured, the copper post 112 is cueed by grinding, and the bump 114 is formed so as to be connected to the post 112. To do.
Thus, the SiP semiconductor device having the configuration shown in FIG. 10 is formed.

上記のＳｉＰ形態の半導体装置の製造方法において、半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2および第１配線１０７に達する開口部Ｈ3を開口するための第２絶縁層１１０のパターン露光は、ウェハ一括で行っている。
このため、開口の精度はマスクからのギャップ、即ち、露光される感光性ポリイミド膜の膜厚によって決まる。従って、半導体チップのＺ方向の傾きや半導体チップの薄さのバラツキにより半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2に対する開口不良が発生する問題があった。
これを避けるために、ギャップの小さい半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2に露光条件を合わせると、同時に行う第１配線１０７に達する開口部Ｈ3の開口が困難となってしまう。
特に、半導体装置の小型化や微細化に伴い、配線や電極の大きさも微細化されてきている。半導体チップのパッドも微細化され、これに対応するためにはパッド１０８ｂに達する開口部Ｈ2の開口サイズも小さくすることが重要となってくる。このため、半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2と第１配線１０７に達する開口部Ｈ3の開口の両立はますます困難となる傾向にある。これを解決するために第１配線１０７に達する開口部Ｈ3の開口サイズを大きく設定すると、ＳｉＰ形態の半導体装置全体の小型化が困難となる弊害がある。 In the above-described method for manufacturing a SiP-type semiconductor device, pattern exposure of the second insulating layer 110 for opening the opening H 2 reaching the pad 108 b of the semiconductor chip 108 and the opening H 3 reaching the first wiring 107 is performed by: Performed in a batch of wafers.
Therefore, the accuracy of the opening is determined by the gap from the mask, that is, the film thickness of the exposed photosensitive polyimide film. Therefore, there is a problem that an opening defect with respect to the opening H 2 reaching the pad 108b of the semiconductor chip 108 occurs due to the inclination of the semiconductor chip in the Z direction and the variation in the thickness of the semiconductor chip.
In order to avoid this, if the exposure conditions are matched with the opening H 2 reaching the pad 108b of the semiconductor chip 108 with a small gap, it becomes difficult to open the opening H 3 reaching the first wiring 107 at the same time.
In particular, with the miniaturization and miniaturization of semiconductor devices, the size of wirings and electrodes has also been miniaturized. Semiconductor chip pads are also miniaturized, in order to cope with this becomes important to smaller aperture size of the aperture H 2 reaching the pad 108b. For this reason, coexistence of the opening H 2 reaching the pad 108 b of the semiconductor chip 108 and the opening H 3 reaching the first wiring 107 tends to become more difficult. In order to solve this, if the opening size of the opening H 3 reaching the first wiring 107 is set large, there is a problem that it is difficult to reduce the size of the entire SiP-type semiconductor device.

解決しようとする問題点は、ＳｉＰ形態の半導体装置における配線と半導体チップを被覆して形成された絶縁層に対して、配線と半導体チップのパッドに達する開口を良好に行うことが困難である点である。   The problem to be solved is that it is difficult to satisfactorily open the wiring and the pad of the semiconductor chip in the insulating layer formed by covering the wiring and the semiconductor chip in the semiconductor device of the SiP type. It is.

本発明の半導体装置は、基板と、前記基板に形成された下層配線と、能動素子を含み、表面にパッドが形成され、パッド形成面の反対側の面から前記基板にマウントされた半導体チップと、前記基板上において前記下層配線の近傍に形成された樹脂ポストと、前記下層配線に接続して前記樹脂ポスト上に形成されたポスト部配線と、前記半導体チップ、前記ポスト部配線および前記下層配線を被覆して形成された絶縁樹脂層と、前記半導体チップの前記パッドに達するように前記絶縁樹脂層に開口された第１開口部と、前記ポスト部配線に達するように前記絶縁樹脂層に開口された第２開口部と、前記第１開口部および第２開口部を埋め込み、前記絶縁樹脂層上に形成された上層配線とを有する。   The semiconductor device of the present invention includes a substrate, a lower layer wiring formed on the substrate, an active element, a pad formed on the surface, and a semiconductor chip mounted on the substrate from the surface opposite to the pad forming surface. A resin post formed on the substrate in the vicinity of the lower layer wiring; a post portion wiring formed on the resin post connected to the lower layer wiring; the semiconductor chip; the post portion wiring; and the lower layer wiring. An insulating resin layer formed so as to cover the semiconductor chip, a first opening opened in the insulating resin layer to reach the pad of the semiconductor chip, and an opening in the insulating resin layer to reach the post wiring. And the upper wiring formed on the insulating resin layer by embedding the first opening and the second opening.

上記の本発明の半導体装置は、基板に下層配線が形成され、また、能動素子を含み、表面にパッドが形成された半導体チップがパッド形成面の反対側の面からマウントされている。さらに、基板上の下層配線の近傍に樹脂ポストが形成され、下層配線に接続して樹脂ポスト上にポスト部配線が形成されている。
半導体チップ、ポスト部配線および下層配線を被覆して絶縁樹脂層が形成され、絶縁樹脂層には、半導体チップのパッドに達するように第１開口部が開口され、一方、ポスト部配線に達するように第２開口部が開口され、第１開口部および第２開口部の内部および絶縁樹脂層上に上層配線に形成されている。 In the semiconductor device of the present invention described above, the lower layer wiring is formed on the substrate, and the semiconductor chip including the active element and having the pad formed on the surface is mounted from the surface opposite to the pad forming surface. Further, a resin post is formed in the vicinity of the lower layer wiring on the substrate, and a post portion wiring is formed on the resin post in connection with the lower layer wiring.
An insulating resin layer is formed so as to cover the semiconductor chip, the post portion wiring, and the lower layer wiring. The first opening portion is opened in the insulating resin layer so as to reach the pad of the semiconductor chip, and on the other hand, the post portion wiring is reached. A second opening is formed in the upper layer wiring, and is formed in the upper wiring inside the first opening and the second opening and on the insulating resin layer.

本発明の半導体装置の製造方法は、基板に下層配線を形成する工程と、前記基板上において前記下層配線の近傍に樹脂ポストを形成する工程と、前記下層配線に接続して前記樹脂ポスト上にポスト部配線を形成する工程と、能動素子を含み、表面にパッドが形成された半導体チップをパッド形成面の反対側の面から前記基板にマウントする工程と、前記半導体チップ、前記ポスト部配線および前記下層配線を被覆して絶縁樹脂層を形成する工程と、前記半導体チップの前記パッドに達する第１開口部と前記ポスト部配線に達する第２開口部とを、前記絶縁樹脂層に開口する工程と、前記第１開口部および第２開口部を埋め込み、前記絶縁樹脂層上に上層配線を形成する工程とを有する。   The method for manufacturing a semiconductor device of the present invention includes a step of forming a lower layer wiring on a substrate, a step of forming a resin post in the vicinity of the lower layer wiring on the substrate, and a connection to the lower layer wiring on the resin post. A step of forming a post portion wiring, a step of mounting a semiconductor chip including an active element and having a pad formed on the surface thereof from the surface opposite to the pad forming surface, the semiconductor chip, the post portion wiring, and Forming an insulating resin layer by covering the lower layer wiring; and opening a first opening reaching the pad of the semiconductor chip and a second opening reaching the post wiring in the insulating resin layer. And a step of filling the first opening and the second opening and forming an upper layer wiring on the insulating resin layer.

上記の本発明の半導体装置の製造方法は、基板に下層配線を形成し、基板上において下層配線の近傍に樹脂ポストを形成し、下層配線に接続して樹脂ポスト上にポスト部配線を形成する。
次に、能動素子を含み、表面にパッドが形成された半導体チップをパッド形成面の反対側の面からマウントする。
次に、半導体チップ、ポスト部配線および下層配線を被覆して絶縁樹脂層を形成し、半導体チップのパッドに達する第１開口部とポスト部配線に達する第２開口部とを絶縁樹脂層に開口し、第１開口部および第２開口部の内部および絶縁樹脂層上に上層配線を形成する。 In the semiconductor device manufacturing method of the present invention, the lower layer wiring is formed on the substrate, the resin post is formed in the vicinity of the lower layer wiring on the substrate, and the post wiring is formed on the resin post by connecting to the lower layer wiring. .
Next, the semiconductor chip including the active element and having the pad formed on the surface is mounted from the surface opposite to the pad forming surface.
Next, an insulating resin layer is formed by covering the semiconductor chip, the post wiring, and the lower wiring, and the first opening reaching the pad of the semiconductor chip and the second opening reaching the post wiring are opened in the insulating resin layer. Then, upper wiring is formed inside the first opening and the second opening and on the insulating resin layer.

本発明の半導体装置は、絶縁樹脂層には下層配線に対する開口部の代わりに樹脂ポスト上のポスト部配線に対する開口部が開口されているので、ポスト部配線部分におけるギャップと半導体チップのパッド部分におけるギャップとの差が樹脂ポストの高さの分だけ緩和されている。これにより、下層配線に接続するためのポスト部配線部分での開口と半導体チップのパッドに達する開口がともに良好になされている。   In the semiconductor device of the present invention, since the opening for the post wiring on the resin post is opened in the insulating resin layer instead of the opening for the lower wiring, the gap in the post wiring portion and the pad portion of the semiconductor chip The difference from the gap is reduced by the height of the resin post. Thereby, both the opening in the post portion wiring portion for connecting to the lower layer wiring and the opening reaching the pad of the semiconductor chip are made favorable.

本発明の半導体装置の製造方法は、ポスト部配線部分におけるギャップと半導体チップのパッド部分におけるギャップとの差を樹脂ポストの高さの分緩和して開口するので、下層配線に接続するためのポスト部配線部分での開口と半導体チップのパッドに達する開口をともに良好に行うことできる。   In the method of manufacturing a semiconductor device according to the present invention, the difference between the gap in the post portion wiring portion and the gap in the pad portion of the semiconductor chip is opened by relaxing the height of the resin post. Both the opening in the partial wiring portion and the opening reaching the pad of the semiconductor chip can be satisfactorily performed.

以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。   Embodiments of a semiconductor device and a method for manufacturing the same according to the present invention will be described below with reference to the drawings.

図１は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、シリコン基板１０上に酸化シリコンからなる下地絶縁膜１１が形成され、その上層に、例えばアルミニウムあるいは銅からなる下部電極１２、Ｔａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコン、ポリイミド樹脂あるいは酸化シリコンなどからなる誘電体膜１３、アルミニウムあるいは銅からなる下部電極の取り出し電極１４ａおよび上部電極１４ｂが積層されており、誘電体膜１３を介して下部電極１２と上部電極１４ｂが対向している部分が静電容量素子（Ｃa，Ｃb）となっている。 FIG. 1 is a cross-sectional view of a SiP-type semiconductor device according to this embodiment.
For example, a base insulating film 11 made of silicon oxide is formed on a silicon substrate 10, and a lower electrode 12 made of, for example, aluminum or copper, Ta 2 O 5 , BST, PZT, BaTiO 3 , silicon nitride, polyimide resin is formed thereon. Alternatively, a dielectric film 13 made of silicon oxide or the like, and a lower electrode take-out electrode 14a and an upper electrode 14b made of aluminum or copper are laminated so that the lower electrode 12 and the upper electrode 14b face each other with the dielectric film 13 in between. The part which becomes is an electrostatic capacitance element (C a , C b ).

静電容量素子を被覆してポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第１絶縁層１５が形成されている。
第１絶縁層１５には、下部電極取り出し電極１４ａおよび上部電極１４ｂに達する開口部が形成されており、この開口部内に埋め込まれて下部電極取り出し電極１４ａおよび上部電極１４ｂに接続するプラグ部分と一体になって、第１絶縁層１５上にバリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６が形成されている。
第１配線１６の一部はらせん状に形成され、インダクタンス（Ｌa，Ｌb）が構成されている。 A first insulating layer 15 made of polyimide resin, epoxy resin, acrylic resin or the like is formed so as to cover the capacitive element.
The first insulating layer 15 has openings reaching the lower electrode extraction electrode 14a and the upper electrode 14b, and is integrated with a plug portion embedded in the opening and connected to the lower electrode extraction electrode 14a and the upper electrode 14b. Thus, the first wiring 16 composed of the barrier metal layer 16 a and the copper layer 16 b is formed on the first insulating layer 15.
A part of the first wiring 16 is formed in a spiral shape, and an inductance (L a , L b ) is configured.

また、第１配線１６を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第２絶縁層１７が形成され、第１配線１６に達する開口部が形成されており、この開口部内に埋め込まれて第１配線１６に接続するプラグ部分と一体になって、第２絶縁層１７上にバリアメタル層１８ａおよび銅層１８ｂからなる第２配線１８が形成されている。
第２配線１８の一部はらせん状に形成され、インダクタンスＬcが構成されている。 In addition, a second insulating layer 17 made of the same polyimide resin as the first insulating layer 15 is formed so as to cover the first wiring 16, and an opening reaching the first wiring 16 is formed. A second wiring 18 composed of a barrier metal layer 18 a and a copper layer 18 b is formed on the second insulating layer 17 so as to be integrated with the plug portion embedded and connected to the first wiring 16.
A part of the second wiring 18 is formed in a spiral shape, and an inductance L c is configured.

さらに、第２配線１８を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第３絶縁層１９が形成され、第２配線１８に達する開口部が形成されており、この開口部内に埋め込まれて第２配線１８に接続するプラグ部分と一体になって、第３絶縁層１９上にバリアメタル層２０ａおよび銅層２０ｂからなる第３配線２０が形成されている。
第３配線２０の一部はらせん状に形成され、インダクタンス（Ｌd，Ｌe）が構成されている。 Further, a third insulating layer 19 made of the same polyimide resin as that of the first insulating layer 15 is formed so as to cover the second wiring 18, and an opening reaching the second wiring 18 is formed. A third wiring 20 including a barrier metal layer 20a and a copper layer 20b is formed on the third insulating layer 19 so as to be integrated with a plug portion that is buried and connected to the second wiring 18.
A part of the third wiring 20 is formed in a spiral shape, and an inductance (L d , Le ) is configured.

第３絶縁層１９および第３配線２０の上層に、能動素子が設けられた半導体チップ２１がダイアタッチフィルム２２により接着されている。半導体チップ２１は、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成であり、フェースアップで、即ち、パッド２１ｂ形成面の反対側の面側からマウントされている。
一方、第３配線２０の近傍に、例えばポリイミド樹脂、エポキシ樹脂、アクリル樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの絶縁性樹脂材料から構成される柱状の樹脂ポストＰRが形成されている。
さらに、第３配線２０に接続して樹脂ポストＰR上に、バリアメタル層２０ｃおよび銅層２０ｄからなるポスト部配線２０’が形成されている。 A semiconductor chip 21 provided with active elements is bonded to the upper layer of the third insulating layer 19 and the third wiring 20 by a die attach film 22. The semiconductor chip 21 has a structure in which a pad 21b is formed on a semiconductor body portion 21a, and a region excluding the pad 21b is covered with a silicon oxide protective layer 21c, and is face-up, that is, on the opposite side of the pad 21b formation surface. Mounted from the front side.
On the other hand, in the vicinity of the third wiring 20, for example, a polyimide resin, epoxy resin, resin post P R of the columnar made of an insulating resin material such as an acrylic resin or polyparaphenylenebenzobisoxazole resin is formed.
Furthermore, connected to the third wiring 20 on the resin post P R, the post portion wiring 20 of the barrier metal layer 20c and the copper layer 20d 'is formed.

第３配線２０、半導体チップ２１および樹脂ポストＰR上のポスト部配線２０’を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第４絶縁層２３が形成されている。
第４絶縁層２３には、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよびポスト部配線２０’に達する第２開口部Ｈbが形成されている。
上記の第１および第２開口部（Ｈa，Ｈb）内に埋め込まれてパッド２１ｂおよびポスト部配線２０’に接続するプラグ部分と一体になって、第４絶縁層２３上にバリアメタル層２４ａおよび銅層２４ｂからなる第４配線２４が形成されている。
第４配線２４の一部はらせん状に形成され、インダクタンスＬfが構成されている。 The third wiring 20, the semiconductor chip 21 and the resin post P and covers the post portion wiring 20 'on the R made of the same polyimide resin as the first insulating layer 15 fourth insulating layer 23 is formed.
In the fourth insulating layer 23, a first opening Ha reaching the pad 21b of the semiconductor chip 21 and a second opening Hb reaching the post wiring 20 ′ are formed.
A barrier metal layer is formed on the fourth insulating layer 23 integrally with the plug portion embedded in the first and second openings (H a , H b ) and connected to the pad 21b and the post portion wiring 20 ′. A fourth wiring 24 composed of 24a and a copper layer 24b is formed.
The part of the fourth wiring 24 are formed in a spiral shape, an inductance L f is formed.

第４配線２４に接続して、銅などからなる導電性ポスト２５が形成されており、その間隙における第４絶縁層２３の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層２６が形成されている。
さらに、バッファ層２６の表面において導電性ポスト２５に接続するようにバンプ（突起電極）２７が形成されている。 A conductive post 25 made of copper or the like is formed so as to be connected to the fourth wiring 24. Polyamideimide resin, polyimide resin, epoxy resin, phenol resin, or polyparaffin is formed on the upper layer of the fourth insulating layer 23 in the gap. An insulating buffer layer 26 made of phenylene benzobisoxazole resin or the like is formed.
Further, bumps (projection electrodes) 27 are formed on the surface of the buffer layer 26 so as to be connected to the conductive posts 25.

本実施形態においては、例えば、樹脂ポストＰRより下層に形成されている第１配線１６、第２配線１８および第３配線２０などの配線を下層配線と称し、樹脂ポストＰRより上層に形成されている第４配線２４などの配線を上層配線と称する。
上記の本実施形態の半導体装置は、シリコン基板１０に上記のような下層配線（第１配線１６、第２配線１８および第３配線２０）が形成され、また、半導体チップ２１がフェースアップでマウントされており、また、下層配線の近傍に樹脂ポストＰRが形成され、その上層に下層配線に接続してポスト部配線２０’が形成されている。半導体チップ、ポスト部配線および下層配線を被覆して絶縁樹脂層（第４絶縁層２３）が形成され、絶縁樹脂層には、半導体チップ２１のパッド２１ｂに達するように第１開口部Ｈaが開口され、一方、樹脂ポストＰR上のポスト部配線２０’に達するように第２開口部Ｈbが開口され、第１開口部および第２開口部の内部および絶縁樹脂層上に上層配線（第４配線２４）に形成されている構成となっている。 In the present embodiment, for example, referred to the first wiring 16 is formed in a lower layer of resin post P R, the wirings such as the second wiring 18 and the third wiring 20 and lower wiring, formed on the upper layer of resin post P R Wirings such as the fourth wiring 24 are referred to as upper layer wirings.
In the semiconductor device of the present embodiment, the lower layer wiring (first wiring 16, second wiring 18, and third wiring 20) as described above is formed on the silicon substrate 10, and the semiconductor chip 21 is mounted face up. are, also, resin post P R is formed in the vicinity of the lower layer wiring, the post portion wiring 20 connected to the lower wiring 'are formed thereon. Semiconductor chip, an insulating resin layer covering the post portion wirings and the lower layer wiring (fourth insulating layer 23) is formed on the insulating resin layer, the first opening H a to reach the pad 21b of the semiconductor chip 21 It is opened, while the second opening H b is opened to reach the post portion wiring 20 on the resin post P R ', upper wiring inside and the insulating resin layer of the first opening and the second opening ( The fourth wiring 24) is formed.

上記の本実施形態の半導体装置によれば、絶縁樹脂層には下層配線に対する開口部の代わりに樹脂ポスト上に形成されたポスト部配線に対する開口部が開口されているので、ポスト部配線部分におけるギャップと半導体チップのパッド部分におけるギャップとの差が樹脂ポストの高さの分だけ緩和されている。これにより、下層配線に接続するためのポスト部配線部分での開口と半導体チップのパッドに達する開口がともに良好になされている。
上記のような樹脂ポストとポスト部配線を用いた接続方法では、配線容量を小さく保って厚膜の絶縁層（第４絶縁層）を貫通する配線を設けることができ、例えば信号の入出力（Ｉ／Ｏ）に用いる配線に好ましく適用できる。 According to the semiconductor device of the present embodiment described above, the insulating resin layer has an opening for the post wiring formed on the resin post instead of the opening for the lower wiring. The difference between the gap and the gap at the pad portion of the semiconductor chip is reduced by the height of the resin post. Thereby, both the opening in the post portion wiring portion for connecting to the lower layer wiring and the opening reaching the pad of the semiconductor chip are made favorable.
In the connection method using the resin post and the post part wiring as described above, a wiring penetrating the thick insulating layer (fourth insulating layer) can be provided while keeping the wiring capacity small. It can be preferably applied to wiring used for I / O).

上記の本実施形態の半導体装置において、好ましくは、ポスト部配線２０’の表面と半導体チップ２１のパッド２１ｂの表面とが略同じ高さとなるように、樹脂ポストＰRの高さおよびポスト部配線２０’の厚さが設定されている。
略同じ高さであることにより、ポスト部配線部分におけるギャップと半導体チップのパッド部分におけるギャップが略等しくなり、両部分に対する開口は良好になされる。 In the semiconductor device of the present embodiment, preferably, as the surface of the pad 21b of the surface of the semiconductor chip 21 of the post section wire 20 'is substantially the same height, the resin post P R height and the post portion wirings A thickness of 20 'is set.
By having substantially the same height, the gap in the post portion wiring portion and the gap in the pad portion of the semiconductor chip become substantially equal, and the opening to both portions is made good.

上記の樹脂ポストＰRのアスペクト比が１以下であることが好ましい。上記の製造工程において第４絶縁層２３を形成する時に樹脂ポストＰRが転倒したり、ボイドが形成されるのを防止あるいは低減することができる。
樹脂ポストＰRの高さは、後述のように、例えば半導体チップの高さ＋１０μｍ程度の高さとする。
また、樹脂ポストＰRは、基板と平行な面での断面における径が上方程小さくなるように側面にテーパ形状が設けられており、テーパ形状の側面の幅は５μｍ程度である。従って、樹脂ポストＰRの底面の径と上面の径は１０μｍ程度の差が設けられている。ここで、樹脂ポストＰRの底面の径は、ポスト部配線２０’に達するように開口された第２開口部Ｈbの開口径より２０μｍ以上大きく形成されていることが好ましい。これにより、上記のテーパ形状の側面の幅を考慮しても、第２開口部Ｈbの開口工程において、半径あたり５μｍづつの合わせずれ余裕を確保することができる。
また、樹脂ポストＰRは、応力緩和機能を有する樹脂で形成されていることが好ましい。これにより、応力緩和させるために形成されるバッファ層２６を薄膜化できる。 It is preferable aspect ratio of the resin post P R is 1 or less. Or resin post P R from overturning, that the voids are formed can be prevented or reduced when forming a fourth insulating layer 23 in the manufacturing process.
The height of the resin post P R, as described below, for example, the height + 10 [mu] m as high as the semiconductor chip.
The resin post P R, the diameter in the cross section in a plane parallel to the substrate has a tapered shape is provided on a side surface so as to be smaller as above, the width of the side surface of the taper shape is approximately 5 [mu] m. Thus, diameters of the upper surface of the bottom surface of the resin post P R is provided with a difference of about 10 [mu] m. Here, the diameter of the bottom surface of the resin post P R is preferably formed larger than 20μm than the opening diameter of the second opening H b which is opened to reach the post portion wiring 20 '. Thereby, even when the width of the side surface of the tapered shape is taken into account, it is possible to ensure a misalignment margin of 5 μm per radius in the opening process of the second opening Hb .
The resin post P R, it is preferably formed of a resin having a stress relaxing function. Thereby, the buffer layer 26 formed for stress relaxation can be thinned.

また、上記の下層配線および上層配線を含む配線の一部が、受動素子を構成していることが好ましい。静電容量素子（Ｃa，Ｃb）やインダクタンス（Ｌa〜Ｌf）などの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter ）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと半導体チップ２１に設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。受動素子を構成する配線の層数は、例えば必要なフィルタの個数に合わせて設けることができる。
ここで、本実施形態にように、例えばシリコン基板１０と絶縁樹脂層（第４絶縁層２３）の間に、例えば複数の樹脂層（第１絶縁層１５、第２絶縁層１７、第３絶縁層１９）の積層体からなる下層絶縁樹脂層が形成されており、下層配線の一部が下層絶縁樹脂層に埋め込まれて形成されている構成として、下層絶縁樹脂層に埋め込まれた受動素子を下層配線の一部から構成することができる。 Further, it is preferable that a part of the wiring including the lower layer wiring and the upper layer wiring constitutes a passive element. By combining passive elements such as capacitance elements (C a , C b ) and inductances (L a to L f ), for example, LPF (Low Pass Filter), BPF (Band Pass Filter) or HPF (High Pass Filter) In addition, a so-called SiP-type semiconductor device can be configured by combining these with active elements provided on the semiconductor chip 21. For example, the number of wiring layers constituting the passive element can be provided in accordance with the number of necessary filters.
Here, as in the present embodiment, for example, a plurality of resin layers (first insulating layer 15, second insulating layer 17, third insulating layer) between the silicon substrate 10 and the insulating resin layer (fourth insulating layer 23), for example. A lower insulating resin layer formed of a layered body of layer 19) is formed, and a passive element embedded in the lower insulating resin layer is formed as a configuration in which a part of the lower wiring is embedded in the lower insulating resin layer. It can consist of a part of lower layer wiring.

次に、上記の本実施形態の半導体装置の製造方法について図２〜９を参照して説明する。本実施形態においては、例えば図２〜９に示す全ての工程についてウェハレベルで行うことができる。
まず、図２（ａ）に示すように、例えば、ＣＶＤ（化学気相成長）法あるいは熱拡散法により、シリコン基板１０上に酸化シリコンを形成し、下地絶縁膜１１とする。 Next, a method for manufacturing the semiconductor device of the present embodiment will be described with reference to FIGS. In the present embodiment, for example, all processes shown in FIGS. 2 to 9 can be performed at the wafer level.
First, as shown in FIG. 2A, silicon oxide is formed on the silicon substrate 10 by, for example, a CVD (chemical vapor deposition) method or a thermal diffusion method to form the base insulating film 11.

次に、図２（ｂ）に示すように、例えば、スパッタリング法などによりアルミニウムあるいは銅などを堆積させ、パターン加工して下部電極１２とする。
次に、例えばＣＶＤ法などによりＴａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコンあるいは酸化シリコンを堆積させて、あるいはスピンコート法などによりポリイミド樹脂を塗布して、誘電体膜１３を形成し、得られた誘電体膜１３に下部電極取り出し口を開口する。
次に、例えばスパッタリング法などによりアルミニウムあるいは銅などを堆積させ、パターン加工して下部電極の取り出し電極１４ａおよび上部電極１４ｂとする。
誘電体膜１３を介して下部電極１２と上部電極１４ｂが対向する静電容量素子（Ｃa，Ｃb）が構成される。 Next, as shown in FIG. 2B, for example, aluminum or copper is deposited by sputtering or the like, and patterned to form the lower electrode 12.
Next, for example, Ta 2 O 5 , BST, PZT, BaTiO 3 , silicon nitride or silicon oxide is deposited by CVD or the like, or polyimide resin is applied by spin coating or the like to form the dielectric film 13. Then, the lower electrode outlet is opened in the obtained dielectric film 13.
Next, for example, aluminum or copper is deposited by sputtering or the like, and patterned to form a lower electrode take-out electrode 14a and an upper electrode 14b.
Capacitance elements (C a , C b ) in which the lower electrode 12 and the upper electrode 14 b face each other through the dielectric film 13 are configured.

次に、図２（ｃ）に示すように、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、１０μｍの膜厚で第１絶縁層１５を形成する。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：５０ｒｐｍ（１秒）＋５０ｒｐｍ（２０秒）＋３００ｒｐｍ（５秒）＋１０００ｒｐｍ（１０秒）
プリベーク：９０℃（１２０秒）＋１００℃（１２０秒）＋室温（３０秒） Next, as shown in FIG. 2C, a photosensitive insulating material such as polyimide resin, epoxy resin, or acrylic resin is supplied by, eg, spin coating, and the first insulating layer 15 is formed to a thickness of 10 μm. Form.
In the case of a photosensitive polyimide resin, for example, the film is formed under the following conditions.
Spin coating: 50 rpm (1 second) + 50 rpm (20 seconds) + 300 rpm (5 seconds) + 1000 rpm (10 seconds)
Pre-bake: 90 ° C (120 seconds) + 100 ° C (120 seconds) + room temperature (30 seconds)

次に、露光量１５０ｍＪでパターン露光および現像し、下部電極の取り出し電極１４ａおよび上部電極１４ｂに達する開口部を第１絶縁層１５に形成する。開口部のアスペクト比は、次工程のシードスパッタリングのカバレッジを考慮して、１．７以下とする。
現像後、例えば以下の条件で第１絶縁層１５を硬化（キュア）させる。
ポストキュア：１５０℃（２０分）＋１５０℃（３０分）＋３００℃（２０分）＋３００℃（１２０分） Next, pattern exposure and development are performed at an exposure amount of 150 mJ, and an opening reaching the extraction electrode 14 a and the upper electrode 14 b of the lower electrode is formed in the first insulating layer 15. The aspect ratio of the opening is set to 1.7 or less in consideration of the coverage of seed sputtering in the next process.
After the development, for example, the first insulating layer 15 is cured (cured) under the following conditions.
Post cure: 150 ° C. (20 minutes) + 150 ° C. (30 minutes) + 300 ° C. (20 minutes) + 300 ° C. (120 minutes)

次に、図３（ａ）に示すように、例えば、シードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、第１絶縁層１５に形成した開口部の内壁を被覆して、全面にバリアメタル層１６ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。 Next, as shown in FIG. 3A, for example, TiCu or CrCu is formed by seed sputtering, the inner wall of the opening formed in the first insulating layer 15 is covered, and the barrier metal layer 16a is formed on the entire surface. Form and treat with O 2 asher (300 W) for 5 minutes.

次に、図３（ｂ）に示すように、例えば、第１絶縁層１５に形成した開口部と第１配線の形成領域以外にメッキされるのを防止するために、レジスト塗布および現像処理を行い、第１絶縁層１５に形成した開口部と第１配線の形成領域を開口するパターンのレジスト膜Ｒ１を成膜する。   Next, as shown in FIG. 3B, for example, in order to prevent plating other than the opening formed in the first insulating layer 15 and the formation region of the first wiring, resist coating and development processing are performed. Then, a resist film R1 having a pattern that opens the opening formed in the first insulating layer 15 and the formation region of the first wiring is formed.

次に、図３（ｃ）に示すように、例えば、レジスト膜をマスクとし、バリアメタル層１６ａをシードとする１．５Ａ、９０分の電解メッキにより、第１絶縁層１５上での膜厚が５μｍ程度となるように銅をメッキして、第１絶縁層１５に形成した開口部と第１配線の形成領域に銅層１６ｂを形成する。   Next, as shown in FIG. 3C, for example, the film thickness on the first insulating layer 15 is obtained by 1.5 A, 90 minutes of electrolytic plating using the resist film as a mask and the barrier metal layer 16a as a seed. Is plated to have a thickness of about 5 μm to form a copper layer 16b in the opening formed in the first insulating layer 15 and the first wiring formation region.

次に、図４（ａ）に示すように、例えば、アッシング処理などによりレジスト膜Ｒ１を除去し、さらに図４（ｂ）に示すように、銅層１６ｂをマスクとしてバリアメタル層１６ａをエッチング加工する。このシードエッチングにおいてアンダーカットがないようにするため、第１絶縁層１５に形成した開口部とレジスト膜Ｒ１のパターンのオーバーラップ部分は、少なくとも５μｍとする。
以上で、下部電極取り出し電極１４ａおよび上部電極１４ｂに接続するプラグ部分と一体にして、第１絶縁層１５上にバリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６を形成する。このとき、受動素子の１つであるインダクタンス（Ｌa，Ｌb）も第１配線１６の一部として同時にパターン形成する。 Next, as shown in FIG. 4A, the resist film R1 is removed by, for example, ashing, and the barrier metal layer 16a is etched using the copper layer 16b as a mask, as shown in FIG. 4B. To do. In order to prevent undercut in this seed etching, the overlap portion of the opening formed in the first insulating layer 15 and the pattern of the resist film R1 is at least 5 μm.
As described above, the first wiring 16 including the barrier metal layer 16a and the copper layer 16b is formed on the first insulating layer 15 integrally with the plug portion connected to the lower electrode extraction electrode 14a and the upper electrode 14b. At this time, the inductance (L a , L b ), which is one of the passive elements, is simultaneously patterned as part of the first wiring 16.

次に、上記のようなセミアディティブ方式による配線の形成を３回繰り返して、絶縁膜を３層積層させ、各層に配線を形成する。即ち、第１絶縁膜１５の形成、第１絶縁膜１５に対する開口部の開口および第１配線１６の形成の各工程の後、第２絶縁膜１７の形成、第２絶縁膜１７に対する開口部の開口、第２配線１８の形成、第３絶縁膜１９の形成、第３絶縁膜１９に対する開口部の開口、および、第３配線２０の形成の各工程を行い、図５（ａ）に示す状態とする。
第２配線１８の形成時には、受動素子の１つであるインダクタンスＬcも第２配線１８の一部として同時にパターン形成し、また、第３配線２０の形成時にはインダクタンス（Ｌd，Ｌe）も第３配線２０の一部として同時にパターン形成する。 Next, the formation of the wiring by the semi-additive method as described above is repeated three times, three insulating films are stacked, and wiring is formed in each layer. That is, after the steps of forming the first insulating film 15, opening the opening with respect to the first insulating film 15, and forming the first wiring 16, forming the second insulating film 17 and opening the opening with respect to the second insulating film 17 are performed. The state shown in FIG. 5A is performed by performing the steps of forming the opening, forming the second wiring 18, forming the third insulating film 19, opening the opening to the third insulating film 19, and forming the third wiring 20. And
When the second wiring 18 is formed, the inductance L c, which is one of the passive elements, is simultaneously patterned as a part of the second wiring 18, and when the third wiring 20 is formed, the inductances (L d , Le ) are also formed. A pattern is simultaneously formed as a part of the third wiring 20.

次に、図５（ｂ）に示すように、例えば、第３配線２０の近傍に、樹脂ポストＰRをパターン形成する。即ち、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの感光性絶縁材料を所定の膜厚で、例えば７５μｍ以下の膜厚となるように供給し、パターン露光および現像を行って形成する。
ここで、樹脂ポストＰRの側面Ｓはテーパ形状に傾いて形成され、その幅Ｗが５μｍ程度となる。これにより、上面の径と底面の径の差は１０μｍ程度となる。 Next, as shown in FIG. 5 (b), for example, in the vicinity of the third wiring 20, the resin post P R patterning. That is, a photosensitive insulating material such as a polyimide resin, an epoxy resin, an acrylic resin, or a polyparaphenylene benzobisoxazole resin is supplied at a predetermined film thickness, for example, 75 μm or less by a spin coating method, It is formed by pattern exposure and development.
Here, the side surface S of the resin post P R is formed inclined in a tapered shape, the width W is about 5 [mu] m. Thereby, the difference between the diameter of the upper surface and the diameter of the bottom surface is about 10 μm.

次に、図６（ａ）に示すように、例えば、全面にシードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜してバリアメタル層２０ｃを形成し、樹脂ポストＰR上のポスト部配線形成領域を開口する不図示のレジスト膜をパターン形成し、バリアメタル層２０ｃをシードとする電解メッキにより、膜厚が５μｍ程度となるように銅をメッキして、銅層２０ｂを形成する。レジスト膜を除去した後、銅層２０ｂの下部を除いて全面にバリアメタル層２０ｃを除去し、バリアメタル層２０ｃと銅層２０ｄからなるポスト部配線２０’を形成する。 Next, as shown in FIG. 6 (a), for example, a barrier metal layer 20c by forming a TiCu or CrCu by seed sputtering on the entire surface, opening the post portion wiring formation region on the resin post P R A resist layer (not shown) is formed into a pattern, and copper is plated by electrolytic plating using the barrier metal layer 20c as a seed so that the film thickness becomes about 5 μm, thereby forming a copper layer 20b. After removing the resist film, the barrier metal layer 20c is removed on the entire surface except for the lower portion of the copper layer 20b to form a post wiring 20 ′ composed of the barrier metal layer 20c and the copper layer 20d.

次に、図６（ｂ）に示すように、例えば、第３絶縁層１９および第３配線２０の上層に、別工程において予め薄型個片化工程までしておいた能動素子を有する半導体チップ２１をマウントする。
半導体チップ２１は、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成であり、フェースアップで、即ち、パッド２１ｂ形成面の反対側の面側から、ダイアタッチフィルム２２を介して積層させ、６０〜７０℃の温度で１．０〜１．３Ｎの荷重を０．７〜１秒間かけて接着する。半導体チップ２１の搭載面に設けられたアライメントマークと半導体チップ２１の電極とをツールからオフセットさせることで１台のカメラで認識させることができ、例えば搭載精度±１μｍを満たして搭載できる。 Next, as shown in FIG. 6B, for example, a semiconductor chip 21 having an active element previously formed in a separate process up to a thin singulation step on the third insulating layer 19 and the third wiring 20. Mount.
The semiconductor chip 21 has a structure in which a pad 21b is formed on a semiconductor body portion 21a, and a region excluding the pad 21b is covered with a silicon oxide protective layer 21c, and is face-up, that is, on the opposite side of the pad 21b formation surface. From the surface side, they are laminated via the die attach film 22 and bonded at a temperature of 60 to 70 ° C. with a load of 1.0 to 1.3 N for 0.7 to 1 second. By offsetting the alignment mark provided on the mounting surface of the semiconductor chip 21 and the electrode of the semiconductor chip 21 from the tool, it can be recognized by one camera. For example, it can be mounted with a mounting accuracy of ± 1 μm.

次に、図７（ａ）に示すように、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、第４絶縁層２３を形成する。例えば硬化後に例えば５０μｍの膜厚となるように形成するが、これは半導体チップ２１および樹脂ポストＰR上のポスト部配線２０’を被覆するような厚さとすればよい。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
未硬化の感光性ポリイミド樹脂の粘度：３１．５Ｐａ・ｓ
スピンコート：５０ｒｐｍ（１秒）＋５０ｒｐｍ（３０秒）＋３００ｒｐｍ（３０秒）＋１２００ｒｐｍ（２０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（２４０秒）＋室温（３０秒） Next, as shown in FIG. 7A, a fourth insulating layer 23 is formed by supplying a photosensitive insulating material such as polyimide resin, epoxy resin, or acrylic resin by, for example, spin coating. For example, it is formed to a thickness of after curing for example 50 [mu] m, which may be the thickness as to cover the semiconductor chip 21 and the post portion wiring 20 on the resin post P R '.
In the case of a photosensitive polyimide resin, for example, the film is formed under the following conditions.
Viscosity of uncured photosensitive polyimide resin: 31.5 Pa · s
Spin coating: 50 rpm (1 second) + 50 rpm (30 seconds) + 300 rpm (30 seconds) + 1200 rpm (20 seconds)
Pre-bake: 60 ° C (240 seconds) + 90 ° C (240 seconds) + 110 ° C (240 seconds) + room temperature (30 seconds)

次に、露光量１５０ｍＪでパターン露光および現像し、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよびポスト部配線２０’に達する第２開口部Ｈbを第４絶縁層２３に形成する。
現像後、例えば以下の条件で第４絶縁層２３を硬化（キュア）させる。
ポストキュア：１５０℃（２０分）＋１５０℃（３０分）＋３００℃（２０分）＋３００℃（１２０分） Next, pattern exposure and development are performed with an exposure amount of 150 mJ, and a first opening Ha reaching the pad 21 b of the semiconductor chip 21 and a second opening H b reaching the post wiring 20 ′ are formed in the fourth insulating layer 23. .
After the development, for example, the fourth insulating layer 23 is cured (cured) under the following conditions.
Post cure: 150 ° C. (20 minutes) + 150 ° C. (30 minutes) + 300 ° C. (20 minutes) + 300 ° C. (120 minutes)

例えば、第３配線２０の膜厚が５μｍ程度、ダイアタッチフィルム２２の接着層部分の厚さが１２．５μｍ程度であるとすると、第３配線２０の凹凸に対してダイアタッチフィルム２２が変形してカバレッジすることから、半導体チップ２１のパッド２１ｂの位置は第３絶縁層１９の表面から半導体チップ２１の厚さ＋１５μｍ程度となる。
従って、樹脂ポストＰR上に形成される膜厚が５μｍ程度のポスト部配線２０’の表面と半導体チップ２１のパッド２１ｂの表面の高さを合わせるためには、樹脂ポストのＰRの高さを半導体チップ２１の厚さ＋１０μｍ程度に合わせることが好ましい。
例えば、半導体チップ２１の厚さが２５μｍ程度の場合には、樹脂ポストＰRの高さを３５μｍ程度とし、半導体チップ２１の厚さが５０μｍ程度の場合には、樹脂ポストＰRの高さを６０μｍ程度とする。樹脂ポストＰRの高さのウェハ面内のバラツキは±２．５％程度である。樹脂ポストＰRの高さに対する目標値は、配線やダイアタッチフィルムの厚さなどに応じて変えることは言うまでもない。
上記のように樹脂ポストＰR上のポスト部配線２０’の表面と半導体チップ２１のパッド２１ｂの表面の高さを略合わせた場合、半導体チップ２１のパッド２１ｂ部分とポスト部配線２０’部分におけるギャップ（両部分における第４絶縁層２３の膜厚）は略同じ値となり、本実施気形態においては、例えば、半導体チップ２１のパッド２１ｂ部分におけるギャップが７〜１３μｍ（平均で１０μｍ程度）、ポスト部配線２０’部分におけるギャップが７〜１３μｍ（平均で１０μｍ程度）と、どちらも１０μｍ程度の同じ値となる。
このとき、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよびポスト部配線２０’に達する第２開口部Ｈbとしては、どちらも例えば３０μｍの径で良好に開口することができる。 For example, if the thickness of the third wiring 20 is about 5 μm and the thickness of the adhesive layer portion of the die attach film 22 is about 12.5 μm, the die attach film 22 is deformed with respect to the unevenness of the third wiring 20. Therefore, the position of the pad 21b of the semiconductor chip 21 is about the thickness of the semiconductor chip 21 +15 μm from the surface of the third insulating layer 19.
Therefore, in order to adjust the height of the surface of the surface and the pad 21b of the semiconductor chip 21 of the resin post P R thickness to be formed on the post portion wirings of about 5 [mu] m 20 ', the height of the resin post P R Is preferably adjusted to the thickness of the semiconductor chip 21 +10 μm.
For example, when the thickness of the semiconductor chip 21 is about 25μm, the height of the resin post P R is set to about 35 [mu] m, when the thickness of the semiconductor chip 21 is about 50μm, the height of the resin post P R It is about 60 μm. Variation in the wafer surface height of the resin post P R is about ± 2.5%. Target value for the height of the resin post P R is naturally vary depending on the thickness of the wiring and a die attach film.
'If substantially combined height of the surface of the pad 21b of the surface of the semiconductor chip 21, pad 21b portion and the post portion wirings 20 of the semiconductor chip 21' the post portion wiring 20 on the resin post P R as in the portion The gap (the film thickness of the fourth insulating layer 23 in both portions) has substantially the same value. In the present embodiment, for example, the gap in the pad 21b portion of the semiconductor chip 21 is 7 to 13 μm (average of about 10 μm), post The gap in the partial wiring 20 ′ portion is 7 to 13 μm (average of about 10 μm), and both have the same value of about 10 μm.
At this time, the second opening H b reaching the first opening H a and post portion wiring 20 'reaches the pad 21b of the semiconductor chip 21, both can be satisfactorily opened in diameter, for example 30 [mu] m.

上記の樹脂ポストＰRを形成する工程において、樹脂ポストＰRのアスペクト比が１以下となるように形成することが好ましい。上記の製造工程において第４絶縁層２３を形成する時に樹脂ポストＰRが転倒したり、ボイドが形成されるのを防止あるいは低減することができる。
また、樹脂ポストＰRを形成する工程において、樹脂ポストＰRの底面の径がポスト部配線２０’に達するように開口された第２開口部Ｈbの開口径より２０μｍ以上大きく形成することが好ましい。樹脂ポストＰRの側面Ｓはテーパ形状に傾いて形成され、その幅Ｗが５μｍ程度となるので、第２開口部Ｈbの開口工程において、半径あたり５μｍづつの合わせずれ余裕を確保することができる。
また、樹脂ポストＰRを形成する工程において、応力緩和機能を有する樹脂で形成することが好ましい。これにより、応力緩和させるために形成されるバッファ層２６を薄膜化できる。 In the step of forming the resin post P R, it is preferable that the aspect ratio of the resin post P R is formed to be 1 or less. Or resin post P R from overturning, that the voids are formed can be prevented or reduced when forming a fourth insulating layer 23 in the manufacturing process.
Further, in the step of forming the resin post P R, that the diameter of the bottom surface of the resin post P R is formed larger than 20μm than the opening diameter of the second opening H b which is opened to reach the post portion wiring 20 ' preferable. The side surfaces S of the resin post P R is formed inclined in a tapered shape, because the width W is about 5 [mu] m, in the opening process of the second opening H b, to ensure a misalignment margin of 5 [mu] m increments per radius it can.
Further, in the step of forming the resin post P R, it is preferably formed of a resin having a stress relaxing function. Thereby, the buffer layer 26 formed for stress relaxation can be thinned.

次に、図７（ｂ）に示すように、例えば、シードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよびポスト部配線２０’に達する第２開口部Ｈbの内壁を被覆して、全面にバリアメタル層２４ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
次に、レジスト塗布および現像処理を行い、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよびポスト部配線２０’に達する第２開口部Ｈbと第４配線の形成領域を開口するパターンのレジスト膜（不図示）を成膜し、これをマスクとし、バリアメタル層２４ａをシードとする１．５Ａ、９０分の電解メッキにより、第４絶縁層２３上での膜厚が５μｍ程度となるように銅をメッキして、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよびポスト部配線２０’に達する第２開口部Ｈbと第４配線の形成領域に銅層２４ｂを形成する。この後、上記のレジスト膜を除去する。 Next, as shown in FIG. 7 (b), for example, by forming a TiCu or CrCu by seed sputtering, a second reaching the first opening H a and post portion wiring 20 'reaches the pad 21b of the semiconductor chip 21 A barrier metal layer 24a is formed on the entire surface by covering the inner wall of the opening Hb , and is treated with an O 2 asher (300 W) for 5 minutes.
Next, the resist coating and developing processing, to open the second opening H b and forming region of the fourth wiring reaching the first opening H a and post portion wiring 20 'to reach the pad 21b of the semiconductor chip 21 patterns A resist film (not shown) is formed, and this is used as a mask, and electrolytic plating with 1.5 A for 90 minutes using the barrier metal layer 24a as a seed results in a film thickness on the fourth insulating layer 23 of about 5 μm. by plating copper so that, forming a first opening H a and the second opening H b and copper layer 24b in the formation region of the fourth wiring reaching the post portion wiring 20 'reaches the pad 21b of the semiconductor chip 21 To do. Thereafter, the resist film is removed.

次に、図８（ａ）に示すように、例えば、感光性ドライフィルムを貼り合わせ、あるいはレジスト膜を成膜し、パターン露光および現像して導電性ポスト用の開口部を形成し、バリアメタル膜２４ａを用いた銅の電解メッキにより、高さ１００μｍ、径１５０μｍの導電性ポスト２５を形成する。その後ドライフィルムあるいはレジスト膜を除去する。   Next, as shown in FIG. 8A, for example, a photosensitive dry film is bonded or a resist film is formed, pattern exposure and development are performed to form openings for conductive posts, and barrier metal is formed. Conductive posts 25 having a height of 100 μm and a diameter of 150 μm are formed by copper electroplating using the film 24a. Thereafter, the dry film or resist film is removed.

次に、図８（ｂ）に示すように、導電性ポスト２５および銅層２４ｂをマスクとしてバリアメタル層２４ａをエッチング加工する。これにより、バリアメタル層２４ａおよび銅層２４ｂからなる第４配線２４が形成される。   Next, as shown in FIG. 8B, the barrier metal layer 24a is etched using the conductive posts 25 and the copper layer 24b as a mask. Thereby, the 4th wiring 24 which consists of barrier metal layer 24a and copper layer 24b is formed.

次に、図９（ａ）に示すように、例えばポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などをスピンコートまたは印刷などにより成膜し、１２０μｍの膜厚で絶縁性のバッファ層２６を形成する。
例えばポリアミドイミド樹脂を印刷する場合は、樹脂の粘度を１３８Ｐａ・ｓとし、スキージ速度１０ｍｍ／ｓで印刷する。 Next, as shown in FIG. 9A, for example, a polyamide imide resin, a polyimide resin, an epoxy resin, a phenol resin, or a polyparaphenylene benzobisoxazole resin is formed by spin coating or printing, and the film thickness is 120 μm. Thus, the insulating buffer layer 26 is formed.
For example, when printing a polyamideimide resin, the viscosity of the resin is 138 Pa · s, and printing is performed at a squeegee speed of 10 mm / s.

次に、図９（ｂ）に示すように、バッファ層２６の樹脂硬化後に、研削により導電性ポスト２５の頭出しを行う。このときの条件は、例えば＃６００砥石、スピンドル回転数１５００ｒｐｍ、送り速度（０．２ｍｍ／ｓ＋０．１ｍｍ／ｓ）とする。   Next, as shown in FIG. 9B, after the resin hardening of the buffer layer 26, the cue of the conductive post 25 is performed by grinding. The conditions at this time are, for example, a # 600 grindstone, a spindle rotation speed of 1500 rpm, and a feed rate (0.2 mm / s + 0.1 mm / s).

次に、導電性ポスト２５に接続するように、例えばハンダボールの搭載、ＬＧＡ、あるいはハンダバンプの印刷などにより、バンプ（突起電極）２６を形成する。
ハンダバンプの印刷の場合には、例えば無鉛ハンダを０．２ｍｍの径で印刷し、２６０℃以下の温度でリフローしてバンプに成形する。
この後、例えばシリコン基板１０をハーフカットし、薄型化を行うことでダイシングすることで、二次接続信頼性を有し、応力緩和可能なバッファ層を有するためにアンダーフィル不要でリペア可能な、図１に示す構成のウェハレベルのＳｉＰ形態の半導体装置とすることができる。 Next, bumps (projection electrodes) 26 are formed so as to be connected to the conductive posts 25 by, for example, mounting solder balls, printing LGA, or solder bumps.
In the case of printing solder bumps, for example, lead-free solder is printed with a diameter of 0.2 mm and reflowed at a temperature of 260 ° C. or lower to form bumps.
After that, for example, the silicon substrate 10 is half-cut and diced by thinning, thereby having secondary connection reliability and having a buffer layer that can relieve stress, and therefore can be repaired without an underfill. A wafer-level SiP semiconductor device having the configuration shown in FIG. 1 can be obtained.

上記の本実施形態に係る半導体装置の製造方法によれば、樹脂ポストＰR上のポスト部配線２０’部分におけるギャップと半導体チップ２１のパッド２１ｂ部分におけるギャップとの差を、樹脂ポストＰRの高さの分緩和して開口するので、下層配線（第１配線１６、第２配線１８および第３配線２０）に接続するためのポスト部配線２０’部分での開口と半導体チップ２１のパッド２１ｂに達する開口をともに良好に行うことできる。 According to the method of manufacturing a semiconductor device according to the present embodiment, the difference between the gap in the pad 21b portion of the gap and the semiconductor chip 21 in the post portion wiring 20 'portion of the resin post P R, the resin post P R Since the opening is relaxed by the height, the opening in the post portion wiring 20 ′ for connecting to the lower layer wiring (the first wiring 16, the second wiring 18, and the third wiring 20) and the pad 21b of the semiconductor chip 21 are provided. Both of the openings reaching to can be performed satisfactorily.

さらに、本実施形態に係る半導体装置によれば、以下の効果を享受できる。
（１）絶縁樹脂層中に内蔵する半導体チップの薄さにバラツキがあっても、そのパッドに対する安定した開口か可能となる。
（２）絶縁樹脂層中に内蔵する半導体チップのマウント時にＺ方向の傾きなどがあっても、そのパッドに対する安定した開口か可能となる。
（３）コンタクト、プロキシミティ、ステッパなどの露光性を限定しないで、絶縁樹脂層中に内蔵する半導体チップのパッドに対する安定した開口か可能となる。
（４）半導体チップのパッドを４０μｍまで縮小化し、ピッチ６０μｍまで対応可能となり、半導体チップの小型化、縮小化が可能となり、理論収率向上によるコストダウンが図れる。 Furthermore, the semiconductor device according to the present embodiment can enjoy the following effects.
(1) Even if the semiconductor chip incorporated in the insulating resin layer varies in thickness, a stable opening to the pad is possible.
(2) Even when there is an inclination in the Z direction when the semiconductor chip built in the insulating resin layer is mounted, a stable opening to the pad is possible.
(3) A stable opening to the pad of the semiconductor chip built in the insulating resin layer can be achieved without limiting exposure such as contact, proximity, and stepper.
(4) The semiconductor chip pad can be reduced to 40 μm and the pitch can be reduced to 60 μm, so that the semiconductor chip can be reduced in size and reduced, and the cost can be reduced by improving the theoretical yield.

本発明は上記の説明に限定されない。
例えば、樹脂ポストの高さとしては、その上層に形成するポスト部配線の表面の高さが半導体チップのパッドの表面に合うようにすることが好ましいが、必ずしもこれに限らない。樹脂ポスト上のポスト部配線部分のギャップと半導体チップのパッド部分とのギャップとの差を低減できれば、本発明の効果を得ることができる。
また、下層配線として３層の配線（第１配線、第２配線および第３配線）を形成しているが、これに限らず、少なくとも１層の下層配線が設けられていればよい。
バッファ層や第１〜第４絶縁層に用いる樹脂は上記に限らず、その他の樹脂を用いることもできる。
実施形態においては、樹脂ポストをポスト部配線を形成する領域にのみ形成しているが、これに限らず、ポスト部配線を形成しない領域にまで広く形成し、その上層にポスト部配線をパターン形成することも可能であり、樹脂ポストのパターンは自由度を広く形成することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 The present invention is not limited to the above description.
For example, the height of the resin post is preferably such that the height of the surface of the post wiring formed in the upper layer matches the surface of the pad of the semiconductor chip, but is not necessarily limited thereto. The effect of the present invention can be obtained if the difference between the gap of the post portion wiring portion on the resin post and the gap of the pad portion of the semiconductor chip can be reduced.
In addition, although three-layer wiring (first wiring, second wiring, and third wiring) is formed as the lower-layer wiring, the present invention is not limited to this, and at least one lower-layer wiring may be provided.
The resin used for the buffer layer and the first to fourth insulating layers is not limited to the above, and other resins can also be used.
In the embodiment, the resin post is formed only in the region where the post portion wiring is formed. However, the present invention is not limited to this, and the resin post is widely formed in the region where the post portion wiring is not formed. The pattern of the resin post can be formed with a wide degree of freedom.
In addition, various modifications can be made without departing from the scope of the present invention.

本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。   The semiconductor device of the present invention can be applied to a semiconductor device in a system in package form.

本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置の製造方法に適用できる。   The semiconductor device manufacturing method of the present invention can be applied to a system-in-package semiconductor device manufacturing method.

図１は本発明の実施形態に係る半導体装置の断面図である。FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention. 図２（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。2A to 2C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to an embodiment of the present invention. 図３（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。3A to 3C are cross-sectional views illustrating the manufacturing process of the method for manufacturing a semiconductor device according to the embodiment of the present invention. 図４（ａ）および図４（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 4A and FIG. 4B are cross-sectional views showing manufacturing steps of the method for manufacturing a semiconductor device according to the embodiment of the present invention. 図５（ａ）および図５（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 5A and FIG. 5B are cross-sectional views showing manufacturing steps of the method for manufacturing a semiconductor device according to the embodiment of the present invention. 図６（ａ）および図６（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 6A and FIG. 6B are cross-sectional views illustrating manufacturing steps of the method for manufacturing a semiconductor device according to the embodiment of the present invention. 図７（ａ）および図７（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 7A and FIG. 7B are cross-sectional views showing the manufacturing process of the semiconductor device manufacturing method according to the embodiment of the present invention. 図８（ａ）および図８（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 8A and FIG. 8B are cross-sectional views illustrating manufacturing steps of the method for manufacturing a semiconductor device according to the embodiment of the present invention. 図９（ａ）および図９（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 9A and FIG. 9B are cross-sectional views showing manufacturing steps of the method for manufacturing a semiconductor device according to the embodiment of the present invention. 図１０は従来例に係る半導体装置の断面図である。FIG. 10 is a cross-sectional view of a conventional semiconductor device. 図１１（ａ）〜（ｃ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。11A to 11C are cross-sectional views illustrating manufacturing steps of a conventional method for manufacturing a semiconductor device. 図１２（ａ）および図１２（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。12 (a) and 12 (b) are cross-sectional views showing manufacturing steps of a method for manufacturing a semiconductor device according to a conventional example.

符号の説明Explanation of symbols

１０…シリコン基板、１１…下地絶縁膜、１２…下部電極、１３…誘電体膜、１４ａ…下部電極取り出し電極、１４ｂ…上部電極、１５…第１絶縁層、１６…第１配線、１６ａ，１８ａ，２０ａ，２０ｃ，２４ａ…バリアメタル層、１６ｂ，１８ｂ，２０ｂ，２０ｄ，２４ｂ…銅層、１７…第２絶縁層、１８…第２配線、１９…第３絶縁層、２０…第３配線、２０’…ポスト部配線、２１…半導体チップ、２１ａ…半導体本体部分、２１ｂ…パッド、２１ｃ…保護層、２２…ダイアタッチフィルム、２３…第４絶縁層、２４…第４配線、２５…導電性ポスト、２６…バッファ層、２７…バンプ、ＰR…樹脂ポスト、Ｃa，Ｃb…静電容量素子、Ｌa，Ｌb，Ｌc，Ｌd，Ｌe，Ｌf…インダクタンス、Ｈa…第１開口部、Ｈb…第２開口部、１００…シリコン基板、１０１…下地絶縁膜、１０２…下部電極、１０３…誘電体膜、１０４…保護層、１０５ａ…下部電極取り出し電極、１０５ｂ…上部電極、１０６…第１絶縁層、１０７…第１配線、１０８…半導体チップ、１０８ａ…半導体本体部分、１０８ｂ…パッド、１０８ｃ…保護層、１０９…ダイアタッチフィルム、１１０…第２絶縁層、１１１…第２配線、１１２…ポスト、１１３…バッファ層、１１４…バンプ、Ｃ1，Ｃ2…静電容量素子、Ｌ…インダクタンス、Ｈ1〜Ｈ3…開口部。
DESCRIPTION OF SYMBOLS 10 ... Silicon substrate, 11 ... Base insulating film, 12 ... Lower electrode, 13 ... Dielectric film, 14a ... Lower electrode taking-out electrode, 14b ... Upper electrode, 15 ... 1st insulating layer, 16 ... 1st wiring, 16a, 18a , 20a, 20c, 24a ... barrier metal layer, 16b, 18b, 20b, 20d, 24b ... copper layer, 17 ... second insulating layer, 18 ... second wiring, 19 ... third insulating layer, 20 ... third wiring, 20 '... post wiring, 21 ... semiconductor chip, 21a ... semiconductor body part, 21b ... pad, 21c ... protective layer, 22 ... die attach film, 23 ... fourth insulating layer, 24 ... fourth wiring, 25 ... conductive Post, 26 ... Buffer layer, 27 ... Bump, P R ... Resin post, C a , C b ... Capacitance element, L a , L b , L c , L d , Le , L f ... Inductance, H a ... first opening, H b ... second opening, 1 DESCRIPTION OF SYMBOLS 00 ... Silicon substrate, 101 ... Base insulating film, 102 ... Lower electrode, 103 ... Dielectric film, 104 ... Protective layer, 105a ... Lower electrode taking-out electrode, 105b ... Upper electrode, 106 ... First insulating layer, 107 ... First Wiring, 108 ... semiconductor chip, 108a ... semiconductor body portion, 108b ... pad, 108c ... protective layer, 109 ... die attach film, 110 ... second insulating layer, 111 ... second wiring, 112 ... post, 113 ... buffer layer, 114... Bump, C 1 , C 2 ... Capacitance element, L... Inductance, H 1 to H 3 .

Claims (13)

基板と、
前記基板に形成された下層配線と、
能動素子を含み、表面にパッドが形成され、パッド形成面の反対側の面から前記基板にマウントされた半導体チップと、
前記基板上において前記下層配線の近傍に形成された樹脂ポストと、
前記下層配線に接続して前記樹脂ポスト上に形成されたポスト部配線と、
前記半導体チップ、前記ポスト部配線および前記下層配線を被覆して形成された絶縁樹脂層と、
前記半導体チップの前記パッドに達するように前記絶縁樹脂層に開口された第１開口部と、
前記ポスト部配線に達するように前記絶縁樹脂層に開口された第２開口部と、
前記第１開口部および前記第２開口部の内部および前記絶縁樹脂層上に形成された上層配線と
を有し、
前記ポスト部配線の部分における前記絶縁樹脂層の膜厚と前記半導体チップの前記パッドの部分における前記絶縁樹脂層の膜厚との差が前記樹脂ポストの高さの分緩和されている
半導体装置。 A substrate,
Lower layer wiring formed on the substrate;
A semiconductor chip including an active element, having a pad formed on the surface, and mounted on the substrate from a surface opposite to the pad forming surface;
A resin post formed in the vicinity of the lower layer wiring on the substrate;
A post portion wiring formed on the resin post connected to the lower layer wiring;
An insulating resin layer formed to cover the semiconductor chip, the post portion wiring and the lower layer wiring;
A first opening opened in the insulating resin layer so as to reach the pad of the semiconductor chip;
A second opening opened in the insulating resin layer to reach the post wiring,
Possess an upper layer wiring formed therein and the insulating resin layer of said first opening and said second opening,
A semiconductor device in which a difference between a thickness of the insulating resin layer in the post wiring portion and a thickness of the insulating resin layer in the pad portion of the semiconductor chip is reduced by the height of the resin post . 前記ポスト部配線の表面と前記パッドの表面とが同じ高さとなるように、前記樹脂ポストの高さおよび前記ポスト部配線の厚さが設定されている
請求項１に記載の半導体装置。 As the surface of the post portion wirings and the surface of the pad is the same height, the semiconductor device according to claim 1, the height and the thickness of the post portion wirings of the resin post is set. 前記樹脂ポストのアスペクト比が１以下である
請求項１または２に記載の半導体装置。 The semiconductor device according to claim 1 or 2 aspect ratio of 1 or less of the resin post. 前記樹脂ポストの底面の径は前記第２開口部の開口径より２０μｍ以上大きく形成されている
請求項１〜３のいずれかに記載の半導体装置。 The semiconductor device according to claim 1, wherein a diameter of a bottom surface of the resin post is formed to be 20 μm or more larger than an opening diameter of the second opening. 前記樹脂ポストが、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂で形成されている
請求項１〜４のいずれかに記載の半導体装置。 The resin post, polyimide resin, epoxy resin, the semiconductor device according to claim 1 which is formed of an acrylic resin or polyparaphenylene benzobisoxazole resin. 前記下層配線および前記上層配線を含む配線の一部が受動素子を構成している
請求項１〜５のいずれかに記載の半導体装置。 The semiconductor device according to claim 1, wherein a part of the wiring including the lower layer wiring and the upper layer wiring constitutes a passive element. 前記基板と前記絶縁樹脂層の間に下層絶縁樹脂層が形成されており、前記下層配線の一部が前記下層絶縁樹脂層に埋め込まれて形成されている
請求項１〜６のいずれかに記載の半導体装置。 The substrate and are lower insulating resin layer is formed between the insulating resin layer, according to claim 1, a portion of the lower layer wiring are formed is embedded in the lower insulating resin layer Semiconductor device. 前記下層絶縁樹脂層が複数の樹脂層の積層体からなる
請求項７に記載の半導体装置。 The semiconductor device according to claim 7, wherein the lower insulating resin layer is formed of a laminate of a plurality of resin layers. 基板に下層配線を形成する工程と、
前記基板上において前記下層配線の近傍に樹脂ポストを形成する工程と、
前記下層配線に接続して前記樹脂ポスト上にポスト部配線を形成する工程と、
能動素子を含み、表面にパッドが形成された半導体チップをパッド形成面の反対側の面から前記基板にマウントする工程と、
前記半導体チップ、前記ポスト部配線および前記下層配線を被覆して絶縁樹脂層を形成する工程と、
前記半導体チップの前記パッドに達する第１開口部と前記ポスト部配線に達する第２開口部とを、前記絶縁樹脂層に開口する工程と、
前記第１開口部および前記第２開口部の内部および前記絶縁樹脂層上に上層配線を形成する工程と
を有し、
前記半導体チップの前記パッドに達する第１開口部と前記ポスト部配線に達する第２開口部とを、前記絶縁樹脂層に開口する工程において、前記ポスト部配線の部分における前記絶縁樹脂層の膜厚と前記半導体チップの前記パッドの部分における前記絶縁樹脂層の膜厚との差を前記樹脂ポストの高さの分緩和して開口する
半導体装置の製造方法。 Forming a lower layer wiring on the substrate;
Forming a resin post in the vicinity of the lower layer wiring on the substrate;
Connecting to the lower layer wiring and forming a post portion wiring on the resin post;
Mounting a semiconductor chip including an active element and having a pad formed on the surface thereof from the surface opposite to the pad forming surface;
Forming an insulating resin layer by covering the semiconductor chip, the post part wiring and the lower layer wiring;
Opening a first opening reaching the pad of the semiconductor chip and a second opening reaching the post wiring in the insulating resin layer;
Have a forming an upper wiring on the first internal opening and the second opening and the insulating resin layer,
In the step of opening, in the insulating resin layer, the first opening reaching the pad of the semiconductor chip and the second opening reaching the post wiring, the film thickness of the insulating resin layer in the post wiring And a method of manufacturing a semiconductor device in which the difference between the thickness of the insulating resin layer in the pad portion of the semiconductor chip is relaxed by the height of the resin post . 前記樹脂ポストを形成する工程および前記ポスト部配線を形成する工程において、前記ポスト部配線の表面と前記パッドの表面とが同じ高さとなるように、前記樹脂ポストの高さおよび前記ポスト部配線の厚さを設定して形成する
請求項９に記載の半導体装置の製造方法。 Wherein in the step of forming a step and the post portion wirings to form a resin posts, as the surface of the post portion wirings and the surface of the pad is the same height, the height and the post portion wirings of the resin post The method for manufacturing a semiconductor device according to claim 9, wherein the thickness of the semiconductor device is set. 前記樹脂ポストを形成する工程において、アスペクト比が１以下となるように前記樹脂ポストを形成する
請求項９または１０に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 9 , wherein in the step of forming the resin post, the resin post is formed so that an aspect ratio is 1 or less. 前記樹脂ポストを形成する工程において、前記樹脂ポストの底面の径が前記第２開口部の開口径より２０μｍ以上大きくなるように前記樹脂ポストを形成する
請求項９〜１１のいずれかに記載の半導体装置の製造方法。 The semiconductor post according to any one of claims 9 to 11 , wherein, in the step of forming the resin post, the resin post is formed such that a diameter of a bottom surface of the resin post is larger than an opening diameter of the second opening by 20 μm or more. Device manufacturing method. 前記樹脂ポストを形成する工程において、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂で前記樹脂ポストを形成する
請求項９〜１２のいずれかに記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 9 , wherein in the step of forming the resin post, the resin post is formed of a polyimide resin, an epoxy resin, an acrylic resin, or a polyparaphenylene benzobisoxazole resin .
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