JP5245209B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は半導体装置及びその製造方法に関し、特に能動素子や受動素子を内蔵し、整合回路やフィルタなどを取り込んだSiP(システムインパッケージ)形態の半導体装置とその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, in particular a built-in active elements and passive elements, SiP incorporating such a matching circuit and filters the (system in package) embodiment of a semiconductor device manufacturing method thereof.

デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のVLSIなどの半導体装置においては3年で7割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板(プリント配線基板)上の部品実装密度をいかに向上させるかが重要な課題として研究及び開発がなされてきた。 Digital video cameras, digital cellular phones, and notebook personal computers, etc., miniaturization of portable electronic devices, thinner, demands for weight reduction is in one made stronger, 3 in the semiconductor device such as a recent VLSI To meet this while has been realized 70% of reduction in years, or such is also a semiconductor device as an electronic circuit device mounted on a printed circuit board, how to improve the component mounting density on the mounting board (printed circuit board) research and development have been made as an important issue.

例えば、半導体装置のパッケージ形態としては、DIP(Dual Inline Package )などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ(突起電極)を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。 For example, as a package form of a semiconductor device, a DIP (Dual Inline Package) shifted to surface mounting from the lead insertion type, such as news and the like solder or gold on the pad electrode of the semiconductor chip bump (protruding electrode) provided, the flip chip mounting method for connecting via a bump on a wiring board by face down have been developed.

さらに、インダクタンスやキャパシタなどの受動素子を内蔵し、整合回路やフィルタなどを取り込んだSiPと呼ばれる複雑な形態のパッケージへと開発が進んでいる。 Additionally, a built-in passive elements such inductances and capacitors, it has been developed into complex forms of package called SiP incorporating such matching circuits and filters.

例えば、デジタルチップとデジタルチップ、デジタルチップとアナログチップ、アナログチップとアナログチップなど、能動素子を含むチップを2個以上含んで一体化する場合、有機基板の両側にアナログ、デジタルチップをそれぞれ実装する構成が知られている。 For example, a digital chip and digital chips, digital chips and analog chip, an analog chip and analog chip, if integrated contain two or more chips including an active element, respectively implement analog and digital chips on both sides of the organic substrate configuration is known.
しかし、この構造では基板のスルーホールと片側に外部電極の形成が必要で全体の厚さが厚くなり薄型化は行えない。 However, can not be performed thicker becomes thinner overall thickness of the required formation of the external electrodes in the through holes and the one side of the substrate in this structure.

そこで、上記のようなSiP形態の半導体装置として、上記のような能動素子を含むチップを2個以上含んで一体化した半導体装置が開発されており、例えば2つの半導体チップを同一平面に平置きした構造が取られる。 Therefore, as a semiconductor device for SiP configuration as described above, a semiconductor device that integrates contain two or more chips including active elements such as described above have been developed, for example, flat two semiconductor chips on the same plane the structure is taken.
しかしながら、この構造ではサイズが大きくなり小型化の要求を満足しない。 However, it does not satisfy the demand for miniaturization increases in size in the structure.

そこで、2つの半導体チップをスタックして配置した構造の半導体装置が開発され、例えば、特許文献1に上記のSiP形態の半導体装置の構成が開示されている。 Accordingly, the semiconductor device of the two semiconductor chips arranged in a stack structure is developed, for example, a structure of a semiconductor device of the SiP configuration is disclosed in Patent Document 1.

図15は上記のような2つの半導体チップをスタックしてパッケージ化したSiP形態の半導体装置である。 Figure 15 is a semiconductor device of SiP form packaged and stacked two semiconductor chips as described above.
シリコン基板100上に、例えば、酸化シリコンからなる下地絶縁膜101が形成され、能動素子が形成された第1半導体チップ102がマウントされている。 The silicon substrate 100, for example, the base insulating film 101 made of silicon oxide is formed, the first semiconductor chip 102 is mounted to active devices are formed. 第1半導体チップ102は、半導体本体部分102aの回路面にパッド102bが形成され、パッド102bを除く領域は酸化シリコンなどの保護層102cで覆われた構成であり、ダイアタッチフィルム102dにより、パッド102bの形成面が基板100と反対側を向くようにしてマウントされている。 The first semiconductor chip 102, pad 102b is formed on the circuit surface of the semiconductor body portion 102a, a region excluding the pad 102b is configured covered with a protective layer 102c, such as silicon oxide, the die attach film 102d, pad 102b the forming surface is mounted so as to face the side opposite to the substrate 100.

例えば、第1半導体チップ102を被覆してポリイミド樹脂などからなる第1絶縁層103が形成され、第1半導体チップ102のパッド102bに達する開口部103aが形成されており、開口部103a内に埋め込まれて、第1半導体チップ102のパッド102bに接続するプラグ部分と一体になって、第1絶縁層102上にTiCuなどのシード層104及び銅層105からなる第1配線が形成されている。 For example, the first insulating layer 103 made of polyimide resin and covers the first semiconductor chip 102 is formed, an opening portion 103a reaching the pad 102b of the first semiconductor chip 102 is formed, buried in the opening 103a is, the turned plug portion integrally connecting the pad 102b of the first semiconductor chip 102, first wiring is formed consisting of the seed layer 104 and copper layer 105, such as TiCu on the first insulating layer 102.

また、例えば、第1配線を被覆してポリイミド樹脂などからなる第2絶縁層106が形成され、第1配線に達する開口部106aが形成されており、開口部106a内に埋め込まれて、第1配線に接続するプラグ部分と一体になって、第2絶縁層106上にTiCuなどのシード層107及び銅層108からなる第2配線が形成され、さらに第2配線上に導電性ポスト109が形成されている。 Further, for example, the second insulating layer 106 made of polyimide resin and covers the first wiring is formed, an opening portion 106a reaching the first wiring is formed, are embedded in the opening 106a, the first turned plug portion integrally connecting to the wiring, the second second wiring composed of the seed layer 107 and copper layer 108, such as TiCu on the insulating layer 106 is formed, further the conductive posts 109 on the second wiring formed It is.

また、第1半導体チップ102の上方であって、第2絶縁層106の上層に、能動素子が形成された第2半導体チップ110がマウントされている。 Further, a top of the first semiconductor chip 102, the upper layer of the second insulating layer 106, the second semiconductor chip 110 is mounted to active devices are formed. 第2半導体チップ110は、半導体本体部分110aの回路面にパッド110bが形成され、パッド110bを除く領域は酸化シリコンなどの保護層110cで覆われた構成であり、ダイアタッチフィルム110dにより、パッド110bの形成面が基板100と反対側を向くようにしてマウントされている。 The second semiconductor chip 110, pad 110b is formed on the circuit surface of the semiconductor body portion 110a, a region excluding the pad 110b is configured covered with a protective layer 110c, such as silicon oxide, the die attach film 110d, pad 110b the forming surface is mounted so as to face the side opposite to the substrate 100.

また、例えば、導電性ポスト109、第2配線及び第2半導体チップ110を被覆して、ポリイミド樹脂などからなる第3絶縁層111が形成され、導電性ポスト109及び第2半導体チップ110のパッド110bに達する開口部111aが形成されており、開口部111a内に埋め込まれて、導電性ポスト109及び第2半導体チップ110のパッド110bに接続するプラグ部分と一体になって、第3絶縁層111上にTiCuなどのシード層112及び銅層113からなる第3配線が形成されている。 Further, for example, conductive posts 109, to cover the second wiring and the second semiconductor chip 110, the third insulating layer 111 made of polyimide resin is formed, conductive posts 109 and the second semiconductor chip 110 pads 110b opening 111a is formed to reach the, are buried in the openings 111a, becomes the plug portion integrally connecting the pad 110b of the conductive posts 109 and the second semiconductor chip 110, the upper third insulating layer 111 the third wiring is formed consisting of the seed layer 112 and copper layer 113, such as TiCu to.

また、第3配線に接続して、銅などからなる導電性ポスト114が形成されており、導電性ポスト114の間隙における第3絶縁層111の上層に、ポリアミドイミド樹脂などからなる絶縁性のバッファ層115が形成され、バッファ層115の表面において導電性ポスト114に接続するようにバンプ(突起電極)116が形成されている。 Further, connected to the third wiring, the conductive posts 114 made of copper and is formed on the upper layer of the third insulating layer 111 in the gap of the conductive posts 114, insulating buffer made of polyamide-imide resin layer 115 is formed, a bump (protruding electrode) 116 is formed so as to be connected to the conductive posts 114 in the surface of the buffer layer 115.

上記の従来例に係る半導体装置において、チップ上とそれ以外部分での段差がチップ1つのみの場合に比べ2倍以上になる。 In the semiconductor device according to the conventional example above, the step of the chip on the other portions is twice or more than that of the chip 1 only. 従って、半導体チップ上に再配線層を形成してSiP形態の半導体装置とする場合、再配線層形成の形成工程におけるレジスト膜などのカバレージが悪くなってしまい、段切れを起こして再配線の形成が困難となる場合があり、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さがパッケージ位置で異なってしまうことに起因して応力緩和機能が不十分となるおそれがある。 Thus, the formation of the case to be formed the semiconductor device of the SiP forms a rewiring layer on the semiconductor chip, would be coverage such as a resist film in the rewiring layer forming step of forming becomes worse, rewiring causing disconnection may be difficult, also due to stress relaxation function to the height of the contributing conductive post stress relaxation occurring between the mounting substrate when mounted on the mounting substrate becomes different package position there is a risk that may be insufficient.
特開2003−124236号公報 JP 2003-124236 JP

解決しようとする問題点は、SiP形態の半導体装置において2個以上の半導体チップをスタック型に一体化する場合に、段切れを抑制し、実装基板に実装したときの実装基板との間に生じる応力を緩和する機能を確保することが困難である点である。 A problem to be solved is, in the case of integrating two or more semiconductor chips in a semiconductor device of the SiP form stacked to suppress disconnection occurs between the mounting substrate when mounted on the mounting board it is that it is difficult to ensure the ability to relieve stress.

本発明の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、チップ埋め込み用凹部が形成された基板と、能動素子が形成され、前記チップ埋め込み用凹部の底面上にマウントされた第1半導体チップと、能動素子が形成され、前記第1半導体チップの上方に積層してマウントされた第2半導体チップとを有する。 The semiconductor device of the present invention is a semiconductor device which is packaged include semiconductor, a substrate chip burying concave is formed, is an active element is formed and is mounted on the bottom surface of the chip burying concave It has a first semiconductor chip, the active elements are formed, and a second semiconductor chip which is mounted by laminating over the first semiconductor chip.

上記の本発明の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、基板に形成されたチップ埋め込み用凹部の底面上に、能動素子が形成された第1半導体チップがマウントされており、また、能動素子が形成された第2半導体チップが第1半導体チップの上方に積層してマウントされている。 The semiconductor device of the present invention is a semiconductor device which is packaged include semiconductor, on the bottom surface of the recess for embedding chips formed on a substrate, a first semiconductor chip is mounted the active elements are formed and, also, the second semiconductor chip is mounted by laminating over the first semiconductor chip which active devices are formed.

本発明の半導体装置の製造方法は、半導体を含んでパッケージ化された半導体装置の製造方法であって、基板にチップ埋め込み用凹部を形成する工程と、前記チップ埋め込み用凹部の底面上に、能動素子が形成された第1半導体チップをマウントする工程と、前記第1半導体チップの上方に積層して、能動素子が形成された第2半導体チップをマウントする工程とを有する。 The method of manufacturing a semiconductor device of the present invention is a manufacturing method of a semiconductor device packaged include semiconductor, forming a recess for embedding a chip in a substrate, on the bottom surface of the chip burying concave, active and a step of mounting a first semiconductor chip which elements are formed, by laminating over the first semiconductor chip, and a step of mounting a second semiconductor chip which active devices are formed.

上記の本発明の半導体装置の製造方法は、半導体を含んでパッケージ化して半導体装置を製造する方法であって、基板にチップ埋め込み用凹部を形成し、チップ埋め込み用凹部の底面上に、能動素子が形成された第1半導体チップをマウントし、さらに、第1半導体チップの上方に積層して、能動素子が形成された第2半導体チップをマウントする。 The method of manufacturing a semiconductor device of the present invention is a method of manufacturing a semiconductor device package includes a semiconductor, a recess for embedding a chip in a substrate, on the bottom surface of the recess for the chip embedded active elements There mount the first semiconductor chip formed, further stacked over the first semiconductor chip, mounting a second semiconductor chip which active devices are formed.

本発明の半導体装置は、SiP形態の半導体装置において、基板に形成されたチップ埋め込み用凹部の底面上に第1半導体チップがマウントされ、さらにその上方に積層して第2半導体チップがマウントされているので、絶縁層に生じる段差に対して第1半導体チップの分影響が軽減され、2個以上の半導体チップをスタック型に一体化しても段切れを抑制することができ、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保することができる。 The semiconductor device of the present invention is a semiconductor device of the SiP configuration, the first semiconductor chip is mounted on the bottom surface of the chip burying concave formed in the substrate, is a second semiconductor chip is mounted with further laminated thereabove because there, partial influence of the first semiconductor chip is reduced relative to the step formed in the insulating layer, two or more semiconductor chips can be suppressed disconnection be integrated into the stack-type, also to the mounting substrate the height variations in the contributing conductive posts stress relaxation occurring between the mounting substrate when mounted is reduced can be ensured stress relaxing function.

本発明の半導体装置の製造方法は、SiP形態の半導体装置において、基板に形成されたチップ埋め込み用凹部の底面上に第1半導体チップをマウントし、さらにその上方に積層して第2半導体チップをマウントするので、絶縁層に生じる段差に対して第1半導体チップの分影響が軽減され、2個以上の半導体チップをスタック型に一体化しても段切れを抑制して、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保して、半導体装置を製造することができる。 The method of manufacturing a semiconductor device of the present invention is a semiconductor device of the SiP configuration, the first semiconductor chip mounted on the bottom surface of the chip burying concave formed in the substrate, the second semiconductor chip further stacked thereabove because mount, partial influence of the first semiconductor chip is reduced relative to the step formed in the insulating layer, two or more semiconductor chips to suppress disconnection be integrated into the stack-type, also mounted on the mounting board to ensure stress relief function to reduce the height variation of contributing conductive posts stress relaxation occurring between the mounting board when it is possible to manufacture the semiconductor device.

以下に、本発明に係る半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。 Hereinafter, embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be described with reference to the drawings.

第1実施形態 First Embodiment
図1は本実施形態に係るSiP形態の半導体装置の断面図である。 Figure 1 is a cross-sectional view of a semiconductor device of the SiP configuration according to the present embodiment.
例えば、シリコン基板10にチップ埋め込み用凹部10aが形成されている。 For example, the chip embedded recess 10a is formed on the silicon substrate 10. チップ埋め込み用凹部10aの深さは、埋め込む半導体チップの板厚とダイアタッチフィルムの膜厚を合わせた厚みに合わせることが好ましく、例えば数10μm程度とする。 The depth of the chip burying concave 10a is preferably, for example, to several 10μm approximately match the total thickness of the thickness of the plate thickness and the die attach film of the semiconductor chip to be embedded. また、チップ埋め込み用凹部10aの広さは、半導体チップを埋め込んだときの半導体チップの側面と凹部の内壁面の間隔が30μm程度となるように、半導体チップの広さより若干広く形成されていることが好ましい。 Further, the breadth of the chip burying concave 10a, as in the interval of the inner wall surface of the side and the concave portion of the semiconductor chip when the embedded semiconductor chip is about 30 [mu] m, that is slightly wider than the width of the semiconductor chip It is preferred.
また、チップ埋め込み用凹部10a内壁を含んでシリコン基板上に酸化シリコンからなり、膜厚が300nm程度の下地絶縁膜12が形成されている。 Further, a silicon oxide on the silicon substrate includes a concave portion 10a inner wall chip embedding a thickness of the underlying insulating film 12 of about 300nm is formed.

チップ埋め込み用凹部10aの底面上に、例えば、能動素子が形成された回路面を有する第1半導体チップ14がマウントされている。 On the bottom surface of the chip burying concave 10a, for example, the first semiconductor chip 14 having a circuit surface on which active elements are formed is mounted. 第1半導体チップ14の板厚は、例えば25〜50μm程度である。 Thickness of the first semiconductor chip 14 is, for example, about 25 to 50 m. 第1半導体チップ14は、半導体本体部分14aの回路面にパッド14bが形成され、パッド14bを除く領域は酸化シリコンなどの保護層14cで覆われた構成であり、例えば10μm程度の膜厚のダイアタッチフィルム14dにより、フェースアップで、即ち、パッド14bの形成面が上面を向くようにしてマウントされている。 The first semiconductor chip 14, pad 14b is formed on the circuit surface of the semiconductor body portion 14a, a region excluding the pad 14b is a structure covered with a protective layer 14c such as a silicon oxide, for example, 10μm approximately film thickness Dia the touch film 14d, in a face-up, i.e., forming surfaces of the pad 14b is mounted so as to face the top surface.
また、例えば、チップ埋め込み用凹部10aの縁部近傍にTiCu層がパターン形成されており、これは上記の第1半導体チップ14をマウントするためのアライメントマーク13である。 Further, for example, near the edge to TiCu layer chip burying concave 10a is formed in a pattern, which is the alignment marks 13 for mounting the first semiconductor chip 14 described above.

例えば、チップ埋め込み用凹部10a内を埋め込み、第1半導体チップ14を被覆して、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第1樹脂層15が形成されている。 For example, embedded in the chip embedding recess 10a, to cover the first semiconductor chip 14, a polyimide resin, the first resin layer 15 made of epoxy resin or an acrylic resin is formed.
第1樹脂層15には、第1半導体チップ14のパッド14bに達する開口部15aが形成されている。 The first resin layer 15, opening 15a reaching the pad 14b of the first semiconductor chip 14 is formed.
上記の開口部15a内に埋め込まれて、第1半導体チップ14のパッド14bに接続するプラグ部分と一体になって、第1樹脂層15上にTiCuなどのシード層16及び銅層18からなる第1配線が形成されている。 Embedded within the openings 15a, it turned plug portion integrally connecting the pad 14b of the first semiconductor chip 14, consisting of the seed layer 16 and the copper layer 18, such as TiCu on the first resin layer 15 second 1 wiring is formed.

また、例えば、第1半導体チップ14の上方であって、第1樹脂層15の上層あるいはその上層に形成された第1配線の上層に、能動素子が形成された回路面を有する第2半導体チップ21がマウントされている。 Further, for example, a top of the first semiconductor chip 14, second semiconductor chip having the upper layer of the first wiring formed on an upper layer or an upper layer thereof in the first resin layer 15, the circuit surface of the active element is formed 21 is mounted. 第2半導体チップ21の板厚は、例えば25〜50μm程度である。 Thickness of the second semiconductor chip 21 is, for example, about 25 to 50 m. 第2半導体チップ21は、半導体本体部分21aの回路面にパッド21bが形成され、パッド21bを除く領域は酸化シリコンなどの保護層21cで覆われている構成であり、ダイアタッチフィルム21dにより、フェースアップで、即ち、パッド21bの形成面が上面を向くようにしてマウントされている。 The second semiconductor chip 21, pad 21b is formed on the circuit surface of the semiconductor body portion 21a, a region excluding the pad 21b is a structure that is covered with a protective layer 21c such as silicon oxide, the die attach film 21d, the face in up, i.e., formed surface of the pad 21b is mounted so as to face the top surface.

また、例えば、第1配線上には導電性ポスト20が形成されている。 Further, for example, is on the first wiring conductive posts 20 are formed. 導電性ポスト20の高さは、例えば第2半導体チップ21の表面の高さと同程度となっていることが好ましい。 The height of the conductive posts 20 are preferably for example has a height about the same surface of the second semiconductor chip 21.

また、例えば、導電性ポスト20、第2半導体チップ21、第1配線及び第1樹脂層を被覆して、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第2樹脂層22が形成されている。 Further, for example, conductive posts 20, the second semiconductor chip 21, and covers the first wiring and the first resin layer, a polyimide resin, a second resin layer 22 made of epoxy resin or an acrylic resin is formed.
第2樹脂層22には、導電性ポスト20の上面及び第2半導体チップ21のパッド21bに達する開口部22aが形成されている。 The second resin layer 22, opening 22a reaching the top surface and the pad 21b of the second semiconductor chip 21 of the conductive posts 20 are formed.
上記の開口部22a内に埋め込まれて、導電性ポスト20の上面及び第2半導体チップ21のパッド21bに接続するプラグ部分と一体になって、第2樹脂層22上にTiCuなどのシード層23及び銅層25からなる第2配線が形成されている。 Embedded within the openings 22a, turned plug portion integrally connecting the upper surface and the pad 21b of the second semiconductor chip 21 of the conductive posts 20, a seed layer, such as TiCu on the second resin layer 22 23 and the second wiring is formed of copper layer 25.

また、第2配線に接続して、銅などからなる導電性ポスト27が形成されている。 Further, connected to the second wiring, the conductive posts 27 made of copper is formed.
導電性ポスト27の間隙における第2樹脂層22の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層28が形成されている。 The upper layer of the second resin layer 22 in the gap of the conductive posts 27, polyamide-imide resins, polyimide resins, epoxy resins, phenolic resins or polyparaphenylenebenzobisoxazole resins such as made of an insulating buffer layer 28 is formed .
さらに、バッファ層28の表面において導電性ポスト27に接続するようにバンプ(突起電極)29が形成されている。 Further, the bump (protruding electrode) 29 is formed so as to be connected to the conductive post 27 in the surface of the buffer layer 28.

上記の本実施形態の半導体装置において、第1半導体チップ14は、例えばデジタルチップであり、一方、第2半導体チップ21は、例えばアナログチップである。 In the semiconductor device of the present embodiment, the first semiconductor chip 14 is, for example, a digital chip, while the second semiconductor chip 21 is, for example, analog chip.
基板10に第1樹脂層15及び第2樹脂層22などが積層して絶縁層が形成されており、上記の第1半導体チップ14及び第2半導体チップ21が絶縁層中に埋め込まれている。 A substrate 10 such as the first resin layer 15 and the second resin layer 22 is laminated and insulating layer is formed, the first semiconductor chip 14 and second semiconductor chip 21 described above is embedded in the insulating layer.

上記の本実施形態の半導体装置は、SiP形態の半導体装置において、基板上に2個の半導体チップが積層して一体化したスタック型であるが、基板に形成されたチップ埋め込み用凹部の底面上に第1半導体チップ14がマウントされ、さらにその上方に積層して第2半導体チップ21がマウントされているので、絶縁層に生じる段差に対して第1半導体チップ14の分影響が軽減され、2個以上の半導体チップをスタック型に一体化しても段切れを抑制することができ、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保することができる。 The semiconductor device of this embodiment is the same as the semiconductor device of the SiP configuration, although two semiconductor chips on the substrate are stacked with integrated by stacking, on the bottom surface of the chip burying concave formed in the substrate the first semiconductor chip 14 is mounted, further since the second semiconductor chip 21 stacked thereabove is mounted, partial influence of the first semiconductor chip 14 is reduced relative to the step formed in the insulating layer, 2 the number or more semiconductor chips can be suppressed and disconnection integrated into stacked, also contributing conductive posts stress relaxation occurring between the mounting substrate when mounted on the mounting substrate height by reducing variations can be ensured stress relaxing function.

第1半導体チップ14及び第2半導体チップ21が、上記と上下が逆の組み合わせ、あるいは、両者共にデジタルチップあるいはアナログチップであっても、上記と同様の効果が得られる。 The first semiconductor chip 14 and second semiconductor chip 21, the upper and lower reverse combinations or even digital chip or analog chip Both, the same effect as described above can be obtained.

次に、上記の本実施形態の半導体装置の製造方法について図2〜12を参照して説明する。 Will now be described with reference to FIGS. 2-12 method for manufacturing the semiconductor device of the present embodiment. 本実施形態においては、例えば図2〜12に示す全ての工程についてウェハレベルで行うことができる。 In the present embodiment, it can be performed at the wafer level for all steps shown in FIG. 2 to 12, for example.
まず、図2(a)に示すように、例えば、725μmの厚さのシリコン基板10上に、スピン塗布などによりレジスト膜11を形成し、フォトリソグラフィー工程により露光及び現像などを行って、チップ埋め込み用凹部形成領域を開口する。 First, as shown in FIG. 2 (a), for example, on the silicon substrate 10 having a thickness of 725 .mu.m, the resist film 11 is formed by spin coating, and subjected to an exposure and development by a photolithography process, the chip embedded opening the use recess forming region.

次に、図2(b)に示すように、例えば、レジスト膜11をマスクとしてドライまたはウェットエッチングを行い、シリコン基板10にチップ埋め込み用凹部10aを形成する。 Next, as shown in FIG. 2 (b), for example, by dry or wet etching using the resist film 11 as a mask to form a chip burying concave 10a in the silicon substrate 10. チップ埋め込み用凹部10aの深さは、埋め込む半導体チップの板厚とダイアタッチフィルムの膜厚を合わせた厚みに合わせることが好ましく、例えば数10μm程度とする。 The depth of the chip burying concave 10a is preferably, for example, to several 10μm approximately match the total thickness of the thickness of the plate thickness and the die attach film of the semiconductor chip to be embedded. また、チップ埋め込み用凹部10aの広さは、半導体チップのサイズより片側30μm大きく形成する。 Further, the breadth of the chip burying concave 10a is one 30μm formed larger than the size of the semiconductor chip. これは後工程で樹脂を埋め込みときのボイドの発生を抑制するためである。 This is to suppress the generation of voids when embedding resin in a later step.

次に、図2(c)に示すように、例えば、レジスト膜11を除去した後、図2(d)に示すように、例えば熱酸化法、CVD(化学気相成長)法あるいはスパッタリング法などにより、300nmの膜厚の酸化シリコンからなる下地絶縁膜12を形成する。 Next, as shown in FIG. 2 (c), for example, after removing the resist film 11, as shown in FIG. 2 (d), for example, a thermal oxidation method, CVD (chemical vapor deposition) or sputtering, etc. Accordingly, a base insulating film 12 made of 300nm thickness silicon oxide.

次に、図3(a)に示すように、例えば、チップ埋め込み用凹部10a内を被覆して全面に、スパッタリング法によりTiCu層13aを形成する。 Next, as shown in FIG. 3 (a), for example, on the entire surface to cover the chip burying concave 10a, to form the TiCu layer 13a by sputtering. 膜厚は、例えばTiを300nm、Cuを300nmとする。 The film thickness, for example 300nm to Ti, and 300nm of Cu.

次に、図3(b)に示すように、例えば、スピン塗布などによりレジスト膜13bを形成し、フォトリソグラフィー工程により露光及び現像などを行い、アライメントマークのパターンにパターニングする。 Next, as shown in FIG. 3 (b), for example, a resist film 13b is formed by spin coating, subjected to an exposure and development by a photolithography process, patterning the pattern of the alignment mark. 例えば、半導体チップの1辺または2辺において形成され、チップ埋め込み用凹部10aの縁部近傍、例えば半導体チップのマウント位置のエッジから50μm離れた場所におけるL字形状のパターンとする。 For example, formed in one side or two sides of the semiconductor chip, the edge near the chip burying concave 10a, and the pattern of the L-shaped at the location for example at a distance 50μm from the edge of the mounting position of the semiconductor chip.

次に、図3(c)に示すように、例えば、レジスト膜13bをマスクとしてTiCu層13aをRIEなどのドライエッチングによりパターン加工し、TiCuからなるアライメントマーク13とする。 Next, as shown in FIG. 3 (c), for example, the TiCu layer 13a of the resist film 13b as a mask is patterned by dry etching such as RIE, the alignment marks 13 made of TiCu.

次に、図4(a)に示すように、レジスト膜13bを除去した後、図4(b)に示すように、例えば、チップ埋め込み用凹部10aの底面上において、予め別工程で形成された、半導体本体部分14aの能動素子が形成された回路面にパッド14bが形成され、パッド14bを除く領域は酸化シリコンなどの保護層14cで覆われた構成の第1半導体チップ14を、ダイアタッチフィルム14dにより、フェースアップで、即ち、パッド14bの形成面が上面を向くようにしてマウントする。 Next, as shown in FIG. 4 (a), after removing the resist film 13b, as shown in FIG. 4 (b), for example, on the bottom surface of the chip burying concave 10a, which is formed in advance by a separate process , pad 14b is formed on the circuit surface where active devices are formed in a semiconductor body portion 14a, a first semiconductor chip 14 in the configuration area excluding the pad 14b is covered with a protective layer 14c such as a silicon oxide, a die attach film 14d, the face-up, i.e., forming surfaces of the pad 14b is mounted so as to face the top surface.

第1半導体チップ14の製造方法においては、例えば、研削法などにより25〜50μmまで薄型化し、接着剤であるダイアタッチフィルム14dを裏面にラミネートし、フルカットダイシングすることで個片薄型化を行う。 In the production method of the first semiconductor chip 14, for example, thinned by such as grinding method to 25 to 50 m, by laminating a die attach film 14d is an adhesive on the back, performing singulation thinner by full-cut dicing .
また、例えば、チップ埋め込み用凹部10aが半導体チップのサイズより片側30μmずつ大きくなるように形成されており、上記のように半導体チップを搭載したときの半導体チップの側面と凹部の内壁面の間隔Wが30μm程度となる。 Further, for example, chip burying concave 10a is formed to be larger on each side 30μm than the size of the semiconductor chip, the interval W of the inner wall surface of the side and the concave portion of the semiconductor chip when mounting the semiconductor chip as described above There is about 30μm.

上記の第1半導体チップの搭載においては、アライメントマーク13と第1半導体チップ14のパッド14bを同時に認識して高精度に搭載を行う。 In mounting the first semiconductor chip, performs mounting with high accuracy by recognizing the alignment mark 13 of the pad 14b of the first semiconductor chip 14 at the same time.
搭載条件は、チップサイズが1.5mm□の場合、温度160℃、荷重1.6N、時間2秒とする。 Mounting conditions, when the chip size is 1.5 mm □, temperature 160 ° C., a load 1.6 N, and time 2 seconds. チップサイズにより搭載の荷重を調整する。 Adjusting the load of mounting the chip size.
搭載後、ダイアタッチフィルム14dの硬化のため、170℃、1時間以上で硬化処理を行う。 After mounting, for curing the die attach film 14d, a curing treatment was conducted 170 ° C., 1 hour or more.

次に、図4(c)に示すように、例えば、スピンコート法あるいは印刷法などにより、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、BCB樹脂、PBO樹脂などの絶縁材料を供給し、チップ埋め込み用凹部内10aを埋め込んで第1半導体チップ14を被覆する第1樹脂層15を形成する。 Next, as shown in FIG. 4 (c), for example, by spin coating or printing method, and supplies a polyimide resin, silicone-modified polyimide resin, epoxy resin, BCB resin, an insulating material such as PBO resin, chip embedding forming a first resin layer 15 for covering the first semiconductor chip 14 by embedding the use recess 10a. 第1樹脂層15は硬化後に50μm程度の膜厚となるようにする。 The first resin layer 15 is made to be 50μm approximately a thickness after curing.

次に、図5(a)に示すように、例えば、露光量300mJ/cm 2でパターン露光及び現像し、第1半導体チップ14のパッド14bに達する開口部15aを第1樹脂層15に形成する。 Next, as shown in FIG. 5 (a), for example, pattern exposure and development with an exposure amount 300 mJ / cm 2, to form an opening 15a reaching the pad 14b of the first semiconductor chip 14 in the first resin layer 15 . 開口部15aのサイズは、例えば直径50μm程度である。 The size of the opening 15a is, for example, about a diameter 50 [mu] m.
現像後、300℃(60分)のポストキュア処理を行って第1樹脂層15を硬化させる。 After development, to cure the first resin layer 15 by performing a post-cure process of 300 ° C. (60 minutes).

次に、図5(b)に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第1樹脂層15の開口部15a内を被覆して全面にTiCu膜を成膜してシード層16とする。 Next, as shown in FIG. 5 (b), for example, performs a descum, preprocesses etching of the sputtering, a further TiCu film on the entire surface to cover the inside of the opening portion 15a of the first resin layer 15 by sputtering by depositing the seed layer 16. 例えば、膜厚はTiが160nm、Cuが600nmとする。 For example, the film thickness of Ti is 160 nm, Cu is to 600 nm.

次に、図5(c)に示すように、例えば、第1樹脂層15に形成した開口部15aと第1配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第1樹脂層15の開口部15aと第1配線の形成領域を開口するパターンのレジスト膜17を成膜する。 Next, FIG. 5 as shown in (c), for example, in order to prevent the opening 15a formed in the first resin layer 15 from being plated in addition to forming region of the first wiring, a resist coating and developing treatment It was carried out, to form a resist film 17 of a pattern having an opening region for forming the opening 15a and the first wiring of the first resin layer 15.

次に、図6(a)に示すように、例えば、レジスト膜17をマスクとし、シード層16を一方の電極とする電解メッキにより銅をメッキして、第1樹脂層15に形成した開口部15aと第1配線の形成領域に銅層18を形成する。 Next, as shown in FIG. 6 (a), for example, the resist film 17 as a mask, and plating copper by electrolytic plating to one electrode of the seed layer 16, an opening portion formed in the first resin layer 15 to 15a and formation region of the first wiring to form a copper layer 18.

次に、図6(b)に示すように、例えば、アッシング処理などによりレジスト膜17を除去する。 Next, as shown in FIG. 6 (b), for example, to remove the resist film 17 by ashing treatment or the like.

次に、図6(c)に示すように、例えば、レジスト塗布及び現像処理を行い、導電性ポストの形成領域を開口するパターンのレジスト膜19を成膜する。 Next, as shown in FIG. 6 (c), for example, resist coating and developing treatment to form a resist film 19 of a pattern for opening the forming region of the conductive posts.

次に、図7(a)に示すように、例えば、シード層16を一方の電極とした銅の電解メッキにより、導電性ポスト用の開口部内に導電性ポスト20を形成する。 Next, as shown in FIG. 7 (a), for example, by electrolytic plating of copper to the seed layer 16 as one electrode, to form the conductive posts 20 in the opening for the conductive posts. 導電性ポスト20は、例えば50μm程度の高さとする。 Conductive posts 20 is, for example, high as 50 [mu] m.

次に、図7(b)に示すように、例えば、レジスト膜19を除去し、図7(c)に示すように、導電性ポスト20及び銅層18をマスクとしてシード層16をエッチング加工する。 Next, as shown in FIG. 7 (b), for example, the resist film 19 is removed, as shown in FIG. 7 (c), a seed layer 16 is etched conductive posts 20 and the copper layer 18 as a mask . これにより、シード層16及び銅層18からなる第1配線が形成され、さらに第1配線上に導電性ポストが形成された構成とする。 Thus, it is formed a first wiring formed of the seed layer 16 and the copper layer 18 is further configured to conductive posts are formed on the first wiring.

次に、図8(a)に示すように、例えば、予め別工程で形成された、半導体本体部分21aの能動素子が形成された回路面にパッド21bが形成され、パッド21bを除く領域は酸化シリコンなどの保護層21cで覆われた構成の第2半導体チップ21を、第1半導体チップ14の上方であって、第1樹脂層15及び第1配線の上層に、ダイアタッチフィルム21dにより、フェースアップで、即ち、パッド21bの形成面を上面にしてマウントする。 Next, as shown in FIG. 8 (a), for example, formed in advance by a separate process, the pad 21b is formed on the circuit surface where active devices are formed in a semiconductor body portion 21a, a region excluding the pad 21b is oxidized the second semiconductor chip 21 of the covered configuration by a protective layer 21c such as silicon, a top of the first semiconductor chip 14, the upper layer of the first resin layer 15 and the first wiring, the die attach film 21d, the face in up, i.e., to mount the forming surface of the pad 21b on the upper surface.
このとき、第1配線を形成するときなどにおいて予め形成したアライメントマークと第2半導体チップのパッドを同時に認識して高精度に搭載を行う。 At this time, we perform mounted simultaneously recognize and precision alignment mark and the pad of the second semiconductor chip which is pre-formed in such as when forming the first wiring.

第2半導体チップ21の製造方法においては、例えば、研削法などにより25〜50μmまで薄型化し、接着剤であるダイアタッチフィルム21dを裏面にラミネートし、フルカットダイシングすることで個片薄型化を行う。 In the production method of the second semiconductor chip 21, for example, thinned by such as grinding method to 25 to 50 m, by laminating a die attach film 21d is an adhesive on the back, performing singulation thinner by full-cut dicing .
搭載条件は、チップサイズが1.5mm□の場合、温度160℃、荷重1.6N、時間2秒とする。 Mounting conditions, when the chip size is 1.5 mm □, temperature 160 ° C., a load 1.6 N, and time 2 seconds. チップサイズにより搭載の荷重を調整する。 Adjusting the load of mounting the chip size.
搭載後、ダイアタッチフィルム21dの硬化のため、170℃、1時間以上で硬化処理を行う。 After mounting, for curing the die attach film 21d, a curing treatment was conducted 170 ° C., 1 hour or more.

次に、図8(b)に示すように、例えば、スピンコート法あるいは印刷法などにより、BCB樹脂、ポリイミド樹脂、エポキシ樹脂、PBO樹脂などの感光性絶縁材料を供給し、第2樹脂層22を形成する。 Next, as shown in FIG. 8 (b), for example, by spin coating or printing method, BCB resin, polyimide resin, epoxy resin, supplying photosensitive insulating material such as PBO resin, the second resin layer 22 to form. 例えば、硬化後に50μmの膜厚となるように形成する。 For example, it formed to a thickness of 50μm after cure.

次に、図8(c)に示すように、例えば、露光量300mJ/cm 2でパターン露光及び現像し、導電性ポスト20の上面及び第2半導体チップ21のパッド21bに達する開口部22aを第2樹脂層22に形成する。 Next, as shown in FIG. 8 (c), for example, the exposure amount pattern exposure and development with 300 mJ / cm 2, an opening 22a reaching the top surface and the pad 21b of the second semiconductor chip 21 of the conductive posts 20 second forming the second resin layer 22.
現像後、300℃(60分)のポストキュア処理を行って第2樹脂層22を硬化させる。 After development, to cure the second resin layer 22 by performing a post-cure process of 300 ° C. (60 minutes).

次に、図9(a)に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第2樹脂層22の開口部22a内を被覆して全面にTiCu膜を成膜してシード層23とする。 Next, as shown in FIG. 9 (a), for example, performs a descum, preprocesses etching of the sputtering, a further sputtering by TiCu film on the entire surface to cover the inside of the opening portion 22a of the second resin layer 22 by depositing the seed layer 23. 例えば、膜厚はTiが160nm、Cuが600nmとする。 For example, the film thickness of Ti is 160 nm, Cu is to 600 nm.

次に、図9(b)に示すように、例えば、第2樹脂層22に形成した開口部22aと第2配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第2樹脂層22の開口部22aと第2配線の形成領域を開口するパターンのレジスト膜24を成膜する。 Next, as shown in FIG. 9 (b), for example, in order to prevent opening 22a formed in the second resin layer 22 and from being plated in non-forming region of the second wiring, a resist coating and developing treatment It was carried out, to form a resist film 24 of a pattern having an opening region for forming the opening 22a and the second wiring of the second resin layer 22.

次に、図9(c)に示すように、例えば、レジスト膜24をマスクとし、シード層23を一方の電極とする電解メッキにより銅をメッキして、第2樹脂層22に形成した開口部22aと第2配線の形成領域に銅層25を形成する。 Next, as shown in FIG. 9 (c), for example, the resist film 24 as a mask, and plating copper by electrolytic plating using the seed layer 23 as one electrode, an opening portion formed in the second resin layer 22 to 22a and formation region of the second wiring to form a copper layer 25.

次に、図10(a)に示すように、例えば、アッシング処理などによりレジスト膜24を除去する。 Next, as shown in FIG. 10 (a), for example, to remove the resist film 24 by ashing treatment or the like.

次に、図10(b)に示すように、例えば、レジスト膜26を成膜あるいは感光性ドライフィルムを貼り合わせ、パターン露光及び現像して導電性ポスト用の開口部を形成する。 Next, as shown in FIG. 10 (b), for example, the resist film 26 stuck to the film formation or photosensitive dry film to form an opening for the conductive posts and the pattern exposure and development.

次に、図10(c)に示すように、例えば、シード層23を一方の電極とした銅の電解メッキにより、導電性ポスト用の開口部内に導電性ポスト27を形成する。 Next, as shown in FIG. 10 (c), for example, by electrolytic plating of copper to the seed layer 23 as one electrode, to form the conductive posts 27 in the opening for the conductive posts. 導電性ポスト27は、例えば直径180〜300μm、高さ80〜180μmとする。 Conductive posts 27 may, for example diameter 180~300Myuemu, the height 80~180Myuemu.

次に、図11(a)に示すように、例えば、レジスト膜26あるいはドライフィルムを除去し、図11(b)に示すように、導電性ポスト27及び銅層25をマスクとしてシード層23をエッチング加工する。 Next, as shown in FIG. 11 (a), for example, the resist film 26 or to remove the dry film, as shown in FIG. 11 (b), a seed layer 23 conductive posts 27 and the copper layer 25 as a mask It is etched. これにより、シード層23及び銅層25からなる第2配線が形成される。 Accordingly, the second wiring is formed consisting of the seed layer 23 and the copper layer 25.

次に、図11(c)に示すように、例えば、エポキシ系樹脂、ポリイミド系樹脂、シリコーン系樹脂、ポリアミドイミド樹脂、ポリイミド樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの樹脂を、スピンコート、印刷またはモールドなどにより成膜し、導電性ポスト27を完全に覆うような膜厚で絶縁性のバッファ層28を形成する。 Next, as shown in FIG. 11 (c), for example, epoxy resin, polyimide resin, silicone resin, polyamideimide resin, polyimide resin, a resin such as phenol resin or polyparaphenylenebenzobisoxazole resin, spin coating, printing or the like by depositing a mold to form an insulating buffer layer 28 conductive posts 27 with a film thickness as to completely cover.

次に、図12(a)に示すように、例えば、バッファ層28の樹脂硬化後に、研削により導電性ポスト27の頭出しを行う。 Next, as shown in FIG. 12 (a), for example, after the resin curing of the buffer layer 28, it performs the beginning of the conductive posts 27 by grinding. このときの条件は、例えば#600のホイールを用い、3500rpm、0.5mm/秒とする。 Condition at this time is, for example using a wheel # 600, 3500 rpm, and 0.5 mm / sec.

次に、図12(b)に示すように、例えば、導電性ポスト27に接続するように、例えばハンダボールの搭載、あるいはハンダペーストの印刷などにより、バンプ(突起電極)29を形成する。 Next, as shown in FIG. 12 (b), for example, to connect to the conductive post 27, for example, mounting the solder balls, or the like printing of solder paste, to form a bump (protruding electrode) 29.

次に、図12(c)に示すように、例えば、シリコン基板10の裏面側からBGRにより所望の薄さまで薄型化し、さらにブレードBによりシリコン基板10をダイシングして薄型個片化する。 Next, as shown in FIG. 12 (c), for example, by BGR from the back side of the silicon substrate 10 is thinned to a desired thinness, further thinner individual pieces by dicing the silicon substrate 10 by the blade B.

上記の本実施形態に係る半導体装置の製造方法によれば、SiP形態の半導体装置において、基板に形成されたチップ埋め込み用凹部の底面上に第1半導体チップをマウントし、さらにその上方に積層して第2半導体チップをマウントするので、絶縁層に生じる段差に対して第1半導体チップの分影響が軽減され、2個以上の半導体チップをスタック型に一体化しても段切れを抑制して、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保して、半導体装置を製造することができる。 According to the method of manufacturing a semiconductor device according to the present embodiment, in the semiconductor device of the SiP configuration, the first semiconductor chip is mounted, further laminated thereabove on the bottom surface of the chip burying concave formed in the substrate because mounting the second semiconductor chip Te, min influence of the first semiconductor chip is reduced relative to the step formed in the insulating layer, two or more semiconductor chips to suppress disconnection be integrated into the stack-type, Further, it is possible to ensure a stress relaxation function to reduce the height variation of contributing conductive posts stress relaxation occurring between the mounting substrate when mounted on the mounting substrate to produce a semiconductor device.

上記の本実施形態に係る半導体装置に内蔵される半導体チップとしては、デジタル、デジタルチップの組み合わせ、アナログ、アナログチップの組み合わせ、デジタル、アナログチップの組み合わせにおいて相互干渉にないスタック型薄型構造が可能である。 As the semiconductor chip built in the semiconductor device according to the present embodiment, digital, combination of digital chip, an analog, a combination of analog chip, a digital, can be stacked thin structure without mutual interference in the combination of analog chip is there.
また、1層目と2層目のチップサイズは、再配線構造のため大小関係の制約を受けない。 Further, the first and second layers of the chip size is not restricted by the magnitude relationship for the redistribution structure. いずれのチップもワイヤーボンディングでの接続がないので、ワイヤのループ高さの分絶縁膜の厚さを厚くする必要がなく、薄型化のスタック構造が実現する。 Since any of the chip do not have even connection by wire bonding, there is no need to increase the thickness of the partial insulation film loop height of the wire, the stack structure of the thinning realized.
高熱放散性が必要な半導体チップを1層目に配置し、シリコン基板の高熱放散性を利用させることで低熱抵抗型のSiPを構成することが可能である。 A semiconductor chip that requires high heat dissipation arranged on the first layer, it is possible to construct a low thermal resistance type SiP by causing utilizing high heat dissipation of the silicon substrate.

(変形例) (Modification)
上記の実施形態においては、シリコン基板と第1半導体チップの間にノイズ遮蔽層は形成されていないが、チップ埋め込み用凹部10a内において、シリコン基板10と第1半導体チップ14の間にノイズ遮蔽層となる誘電体層あるいは導電層が形成された構成とすることができる。 In the above embodiments, although not the noise shielding layer between the silicon substrate and the first semiconductor chip is formed in the chip embedding recess 10a, the noise shielding layer between the silicon substrate 10 first semiconductor chip 14 may be configured to dielectric layer or a conductive layer is formed as a.
例えば、チップ埋め込み用凹部10a内における底面上の所定の領域に、誘電体層あるいは導電層をパターン形成し、導電層の場合にはグラウンドなど一定電位に固定されるように電気的に接続して製造することができる。 For example, in a predetermined region on the bottom surface in the chip embedding recess 10a, the dielectric layer or the conductive layer is patterned, in the case of the conductive layer is electrically connected so as to be fixed to a constant potential such as a ground it can be produced. 例えば、アライメントマークを形成するために成膜されたTiCu層を、チップ埋め込み用凹部の底面上において、30μm□のメッシュのパターンにエッチング加工し、これをグラウンド電位に固定することなどによりノイズ遮蔽層とすることができる。 For example, the TiCu layer formed to form an alignment mark, on the bottom surface of the chip burying concave, 30 [mu] m □ of pattern etched into a mesh, the noise shielding layer, such as by securing it to the ground potential it can be.
このように、ノイズ遮蔽層となる誘電体層あるいはグランドパターンとなる導電層が設けられていると、チップ間のノイズをさらに抑制できる。 Thus, when the conductive layer to be the dielectric layer or the ground pattern serving as a noise shield layer is provided, it is possible to further suppress noise between the chips.

第2実施形態 Second Embodiment
図13は本実施形態に係るSiP形態の半導体装置の断面図である。 Figure 13 is a cross-sectional view of a semiconductor device of the SiP configuration according to the present embodiment.
実質的に第1実施形態の半導体装置と同様の構成であるが、シリコン基板10に形成されたチップ埋め込み用凹部10aの底面が露出する程度にまで、シリコン基板10の裏面側から研削された構成である。 It is substantially similar to the semiconductor device of the first embodiment configuration, to the extent that the bottom surface of the chip burying concave 10a formed in the silicon substrate 10 is exposed, which is ground from the rear surface side of the silicon substrate 10 constituting it is.
第1実施形態の半導体装置よりもさらに薄型化を実現できる。 Further it can be realized thinner than the semiconductor device of the first embodiment.
また、図14は本実施形態に係るSiP形態の半導体装置の変形例の断面図である。 Further, FIG. 14 is a sectional view of a modification of the semiconductor device of the SiP configuration according to the present embodiment.
図13の半導体装置よりもさらにシリコン基板10裏面からの研削が進められ、第1半導体チップ14の途中まで研削された構成である。 It proceeded further grinding the silicon substrate 10 backside than the semiconductor device in FIG 13, in the middle until grinding configurations of the first semiconductor chip 14.
第1半導体チップ14は回路面が上方を向いてマウントされているので、シリコン基板10側から研削されても問題はなく、図13の半導体装置よりもさらに薄型化を実現できる。 Since the first semiconductor chip 14 is mounted facing upward circuit surface, is ground from the silicon substrate 10 side not issue further possible to realize a thinner than the semiconductor device in FIG 13.

本発明は上記の説明に限定されない。 The present invention is not limited to the above description.
例えば、第1及び第2配線などに、インダクタンスやキャパシタなどの受動素子が形成されていてもよい。 For example, in such first and second wiring, passive elements such inductance or a capacitor may be formed.
実施形態においては、絶縁層中の配線として2層の配線(第1配線及び第2配線)が形成されているが、これに限らない。 In the embodiments, two-layer wiring (first wiring and the second wiring) is formed as a wiring in the insulating layer is not limited thereto. 樹脂の絶縁層の層数も上記のような層数などに限定されない。 The number of layers of the resin insulating layer is not limited to such number of layers as described above.
シリコン基板自体にも能動素子などを含む電子回路が形成されていてもよい。 Electronic circuit including active elements in the silicon substrate itself may be formed.
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 Other, without departing from the scope of the present invention, various modifications are possible.

本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。 The semiconductor device of the present invention is applicable to a semiconductor device of the system in package form.

本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置の製造方法に適用できる。 The method of manufacturing a semiconductor device of the present invention can be applied to the manufacturing method of a semiconductor device of the system in package form.

図1は本発明の第1実施形態に係る半導体装置の断面図である。 Figure 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. 図2(a)〜(d)は本発明の第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 Figure 2 (a) ~ (d) are sectional views showing steps of a method of manufacturing the semiconductor device according to a first embodiment of the present invention. 図3(a)〜(c)は本発明の第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 Figure 3 (a) ~ (c) are sectional views showing steps of a method of manufacturing the semiconductor device according to a first embodiment of the present invention. 図4(a)〜(c)は本発明の第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 Figure 4 (a) ~ (c) are sectional views showing steps of a method of manufacturing the semiconductor device according to a first embodiment of the present invention. 図5(a)〜(c)は本発明の第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 Figure 5 (a) ~ (c) are sectional views showing steps of a method of manufacturing the semiconductor device according to a first embodiment of the present invention. 図6(a)〜(c)は本発明の第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 FIG 6 (a) ~ (c) are sectional views showing steps of a method of manufacturing the semiconductor device according to a first embodiment of the present invention. 図7(a)〜(c)は本発明の第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 Figure 7 (a) ~ (c) are sectional views showing steps of a method of manufacturing the semiconductor device according to a first embodiment of the present invention. 図8(a)〜(c)は本発明の第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 Figure 8 (a) ~ (c) are sectional views showing steps of a method of manufacturing the semiconductor device according to a first embodiment of the present invention. 図9(a)〜(c)は本発明の第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 Figure 9 (a) ~ (c) are sectional views showing steps of a method of manufacturing the semiconductor device according to a first embodiment of the present invention. 図10(a)〜(c)は本発明の第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 Figure 10 (a) ~ (c) are sectional views showing steps of a method of manufacturing the semiconductor device according to a first embodiment of the present invention. 図11(a)〜(c)は本発明の第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 Figure 11 (a) ~ (c) are sectional views showing steps of a method of manufacturing the semiconductor device according to a first embodiment of the present invention. 図12(a)〜(c)は本発明の第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 Figure 12 (a) ~ (c) are sectional views showing steps of a method of manufacturing the semiconductor device according to a first embodiment of the present invention. 図13は本発明の第2実施形態に係る半導体装置の断面図である。 Figure 13 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention. 図14は本発明の第2実施形態に係る半導体装置の変形例の断面図である。 Figure 14 is a sectional view of a modification of the semiconductor device according to a second embodiment of the present invention. 図15は従来例に係る半導体装置の断面図である。 Figure 15 is a cross-sectional view of a semiconductor device according to a conventional example.

符号の説明 DESCRIPTION OF SYMBOLS

10…シリコン基板、11…レジスト膜、12…下地絶縁膜、13…アライメントマーク、13a…TiCu層、13b…レジスト膜、14…第1半導体チップ、14a…半導体本体部分、14b…パッド、14c…保護層、14d…ダイアタッチフィルム、15…第1樹脂層、15a…開口部、16…シード層、17…レジスト膜、18…銅層、19…レジスト膜、20…導電性ポスト、21…第2半導体チップ、21a…半導体本体部分、21b…パッド、21c…保護層、21d…ダイアタッチフィルム、22…第2樹脂層、22a…開口部、23…シード層、24…レジスト膜、25…銅層、26…レジスト膜、27…導電性ポスト、28…バッファ層、29…バンプ、B…ブレード 10 ... silicon substrate, 11 ... resist film, 12 ... base insulating film, 13 ... alignment marks, 13a ... TiCu layer, 13b ... resist film, 14 ... first semiconductor chip, 14a ... semiconductor body portion, 14b ... pad, 14c ... protective layer, 14d ... die attach film, 15 ... first resin layer, 15a ... opening 16 ... seed layer, 17 ... resist film, 18 ... copper layer, 19 ... resist film, 20 ... conductive posts, 21 ... first 2 semiconductor chip, 21a ... semiconductor body portion, 21b ... pad, 21c ... protective layer, 21d ... die attach film, 22 ... second resin layer, 22a ... opening 23 ... seed layer, 24 ... resist film, 25 ... copper layer, 26 ... resist film, 27 ... conductive posts, 28 ... buffer layer, 29 ... bumps, B ... blade

Claims (6)

  1. 半導体を含んでパッケージ化されており、 Is packaged include semiconductor,
    チップ埋め込み用凹部が形成されたシリコン基板と、 A silicon substrate chip burying concave is formed,
    能動素子が形成され、前記チップ埋め込み用凹部の底面上にマウントされた第1半導体チップと、 It is an active element is formed, and a first semiconductor chip that is mounted on the bottom surface of the chip burying concave,
    能動素子が形成され、前記第1半導体チップの上方に積層してマウントされた第2半導体チップと Active element is formed, and a second semiconductor chip which is mounted by laminating over the first semiconductor chip,
    前記チップ埋め込み用凹部内を埋め込んで前記第1半導体チップの上層であって前記第2半導体チップの下層に形成された第1樹脂層と、前記第2半導体チップの上層に前記第2半導体チップを被覆して形成された第2樹脂層とを含む絶縁層と、 A first resin layer formed on the lower layer of the second semiconductor chip to a top layer of said first semiconductor chip is embedded the chip burying the recess, the second semiconductor chip on the upper layer of the second semiconductor chip an insulating layer containing a coated second resin layer formed by,
    前記絶縁層中に埋め込まれて前記第1半導体チップ及び前記第2半導体チップに接続して形成された配線層と A wiring layer in which the are embedded in an insulating layer formed by connecting to said first semiconductor chip and the second semiconductor chip
    を有し、 Have,
    前記配線層が前記第1樹脂層と前記第2樹脂層の間において前記第2樹脂層に被覆された導電性ポストを含む Including conductive posts coated on the second resin layer between the second resin layer the wiring layer and the first resin layer
    半導体装置。 Semiconductor device.
  2. 前記チップ埋め込み用凹部内において前記シリコン基板と前記第1半導体チップの間に誘電体層が形成されている 請求項に記載の半導体装置。 The semiconductor device of claim 1, the dielectric layer is formed between the silicon substrate in the chip burying the recess the first semiconductor chip.
  3. 前記チップ埋め込み用凹部内において前記シリコン基板と前記第1半導体チップの間に導電層が形成されている 請求項に記載の半導体装置。 The semiconductor device according to claim 1 in which the conductive layer is formed between the first semiconductor chip and the silicon substrate in the chip embedding a recess.
  4. 半導体を含んでパッケージ化された半導体装置を製造するために、 To produce a packaged semiconductor device includes a semiconductor,
    シリコン基板にチップ埋め込み用凹部を形成する工程と、 Forming a recess for embedding a chip in a silicon substrate,
    前記チップ埋め込み用凹部の底面上に、能動素子が形成された第1半導体チップをマウントする工程と、 On the bottom surface of the chip burying concave, a step of mounting a first semiconductor chip having an active element is formed,
    前記第1半導体チップの上方に積層して、能動素子が形成された第2半導体チップをマウントする工程と Laminated above the first semiconductor chip, a step of mounting a second semiconductor chip having an active element is formed,
    前記チップ埋め込み用凹部内を埋め込んで前記第1半導体チップの上層であって前記第2半導体チップの下層に第1樹脂層を形成する工程と、前記第2半導体チップの上層に前記第2半導体チップを被覆して第2樹脂層を形成する工程とを含む絶縁層を形成する工程と、 Forming a first resin layer in the lower layer of the second semiconductor chip to a top layer of said first semiconductor chip is embedded the chip burying the recess, the second semiconductor chip on the upper layer of the second semiconductor chip forming an insulating layer and a step of forming a second resin layer by coating a
    前記絶縁層中に埋め込まれて前記第1半導体チップ及び前記第2半導体チップに接続して配線層を形成する工程を有し、 And a step of forming a wiring layer connected to the first semiconductor chip and the second semiconductor chip is embedded in said insulating layer,
    前記配線層を形成する工程が前記第1樹脂層と前記第2樹脂層の間に導電性ポストを形成する工程を含み、前記第2樹脂層を形成する工程において前記導電性ポストを被覆して形成する Comprising the step of forming the wiring layer to form a conductive post between the second resin layer and the first resin layer, and covering the conductive posts in the step of forming the second resin layer Form
    半導体装置の製造方法。 The method of manufacturing a semiconductor device.
  5. 前記第1半導体チップをマウントする工程の前に前記チップ埋め込み用凹部内において誘電体層を形成する工程をさらに有し、 Further comprising a step of forming a dielectric layer in the chip burying the recess before the step of mounting the first semiconductor chip,
    前記第1半導体チップをマウントする工程において前記誘電体層上にマウントする 請求項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 4, mounted on the dielectric layer in the step of mounting the first semiconductor chip.
  6. 前記第1半導体チップをマウントする工程の前に前記チップ埋め込み用凹部内において導電層を形成する工程をさらに有し、 Further comprising a step of forming a conductive layer in the chip burying the recess before the step of mounting the first semiconductor chip,
    前記第1半導体チップをマウントする工程において前記導電層上にマウントする 請求項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 4, mounted on the conductive layer in the step of mounting the first semiconductor chip.
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