JP4325478B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は半導体装置およびその製造方法に関し、特に受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰ（システムインパッケージ）形態の半導体装置とその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a SiP (system in package) type semiconductor device having a built-in passive element and incorporating a matching circuit and a filter, and a manufacturing method thereof.

近年、受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰと呼ばれるパッケージの開発が進んでいる。   In recent years, development of a package called SiP that incorporates a passive element and incorporates a matching circuit, a filter, and the like is in progress.

図１２は上述のＳｉＰ形態の半導体装置の一例の断面図である。
シリコン基板１００上に酸化シリコンからなる下地絶縁膜１０１が形成され、その上層に、アルミニウムからなる下部電極１０２、Ｔａ2Ｏ5からなる誘電体膜１０３、酸化シリコンからなる保護層１０４、および、アルミニウムからなる下部電極の取り出し電極１０５ａおよび上部電極１０５ｂが積層されている。誘電体膜１０３を介して下部電極１０２と上部電極１０５ｂが対向して、静電容量素子Ｃが構成されている。 FIG. 12 is a cross-sectional view of an example of the above-described SiP-type semiconductor device.
A base insulating film 101 made of silicon oxide is formed on a silicon substrate 100, and a lower electrode 102 made of aluminum, a dielectric film 103 made of Ta 2 O 5 , a protective layer 104 made of silicon oxide, and aluminum are formed thereon. The lower electrode extraction electrode 105a and the upper electrode 105b are stacked. The lower electrode 102 and the upper electrode 105b are opposed to each other with the dielectric film 103 therebetween, so that the capacitance element C is configured.

静電容量素子Ｃを被覆してポリイミド樹脂からなる第１絶縁層１０６が形成されており、下部電極の取り出し電極１０５ａおよび上部電極１０５ｂに達する開口部が形成されている。   A first insulating layer 106 made of polyimide resin is formed so as to cover the capacitance element C, and an opening reaching the extraction electrode 105a and the upper electrode 105b of the lower electrode is formed.

上記の開口部内に埋め込まれて第１絶縁層１０６上に、下部電極の取り出し電極１０５ａおよび上部電極１０５ｂに接続する銅等からなる第１配線１０７が形成されている。第１配線１０７の一部はらせん状に形成され、インダクタンスＬが構成されている。   A first wiring 107 made of copper or the like connected to the extraction electrode 105a of the lower electrode and the upper electrode 105b is formed on the first insulating layer 106 embedded in the opening. A part of the first wiring 107 is formed in a spiral shape, and an inductance L is configured.

第１絶縁層１０６および第１配線１０７の上層に、能動素子が設けられた半導体チップ１０８がダイアタッチフィルム１０９により接着されている。半導体チップ１０８は、表面にパッド１０８ａが形成され、パッド１０８ａを除く領域は酸化シリコンの保護層１０８ｂで覆われた構成であり、フェースアップで、即ち、パッド１０８ａ形成面の反対側の面側からマウントされている。   A semiconductor chip 108 provided with active elements is bonded to the upper layer of the first insulating layer 106 and the first wiring 107 by a die attach film 109. The semiconductor chip 108 has a configuration in which a pad 108a is formed on the surface, and a region excluding the pad 108a is covered with a silicon oxide protective layer 108b, and is face-up, that is, from the surface opposite to the surface on which the pad 108a is formed. Mounted.

第１配線１０７や半導体チップ１０８を被覆して、ポリイミド樹脂からなる第２絶縁層１１０が形成されており、半導体チップ１０８のパッド１０８ａに達する開口部Ｈ2および第１配線１０７に達する開口部Ｈ3が形成されている。 A second insulating layer 110 made of polyimide resin is formed so as to cover the first wiring 107 and the semiconductor chip 108, and an opening H 2 reaching the pad 108 a of the semiconductor chip 108 and an opening H reaching the first wiring 107. 3 is formed.

上記の開口部Ｈ2，Ｈ3内に埋め込まれて第２絶縁層１１０上に、パッド１０８ａおよび第１配線１０７に接続する銅等からなる第２配線１１１が形成されている。 A second wiring 111 made of copper or the like connected to the pad 108 a and the first wiring 107 is formed on the second insulating layer 110 so as to be embedded in the openings H 2 and H 3 .

第２配線１１１に接続して、銅からなるポスト１１２が形成されており、その間隙における第２絶縁層１１０の上層にポリイミド樹脂からなる絶縁性のバッファ層１１３が形成されている。さらに、バッファ層１１３の表面においてポスト１１２に接続するようにバンプ（突起電極）１１４が形成されている。   A post 112 made of copper is formed so as to be connected to the second wiring 111, and an insulating buffer layer 113 made of polyimide resin is formed on the second insulating layer 110 in the gap. Further, bumps (projection electrodes) 114 are formed on the surface of the buffer layer 113 so as to be connected to the posts 112.

上記のＳｉＰ形態の半導体装置の製造方法について説明する。
まず、図１３（ａ）に示すように、シリコン基板１００の表面に下地絶縁膜１０１を形成し、その上層にスパッタリング法によりアルミニウムを堆積させ、パターン加工して下部電極１０２を形成する。次にＣＶＤ法によりＴａ2Ｏ5を堆積させ、パターン加工して誘電体膜１０３を形成し、さらに酸化シリコンを堆積して誘電体膜の保護層１０４を形成し、ＲＩＥ（反応性イオンエッチング）により電極取り出し用の窓開けを行う。次に、スパッタリング法によりアルミニウムを堆積させ、パターン加工して下部電極の取り出し電極１０５ａおよび上部電極１０５ｂを形成する。以上で、静電容量素子Ｃが構成される。続いて、スピンコート法により感光性ポリイミド樹脂を供給して塗布し、第１絶縁層１０６を形成する。 A method for manufacturing the SiP semiconductor device will be described.
First, as shown in FIG. 13A, a base insulating film 101 is formed on the surface of a silicon substrate 100, aluminum is deposited on the upper layer by sputtering, and a lower electrode 102 is formed by patterning. Next, Ta 2 O 5 is deposited by the CVD method, patterned to form the dielectric film 103, and further, silicon oxide is deposited to form the protective layer 104 of the dielectric film, and RIE (Reactive Ion Etching) To open the electrode extraction window. Next, aluminum is deposited by sputtering, and pattern processing is performed to form a lower electrode take-out electrode 105a and an upper electrode 105b. The electrostatic capacitance element C is configured as described above. Subsequently, a photosensitive polyimide resin is supplied and applied by a spin coating method to form the first insulating layer 106.

次に、図１３（ｂ）に示すように、第１絶縁層１０６にパターン露光および現像をして、下部電極の取り出し電極１０５ａおよび上部電極１０５ｂに達する開口部Ｈ1を第１絶縁層１０６に形成する。 Next, as shown in FIG. 13B, pattern exposure and development are performed on the first insulating layer 106, and the opening H 1 reaching the extraction electrode 105 a and the upper electrode 105 b of the lower electrode is formed in the first insulating layer 106. Form.

次に、図１３（ｃ）に示すように、シードスパッタリングによりＴｉ／Ｃｕからなる不図示のバリアメタル膜を形成し、さらに開口部Ｈ1と配線形成領域を開口するパターンのレジスト膜（不図示）を成膜し、レジスト膜をマスクとしてバリアメタル膜をシードとする電解メッキにより銅をメッキする。次に、レジスト膜を除去し、さらに銅をマスクとしてバリアメタル膜をエッチング除去する。これにより、第１配線１０７を形成する。この工程においてインダクタンスＬも同時にパターン形成する。 Next, as shown in FIG. 13C, a barrier metal film (not shown) made of Ti / Cu is formed by seed sputtering, and a resist film (not shown) having a pattern that opens the opening H 1 and the wiring formation region. ), And copper is plated by electrolytic plating using the resist film as a mask and the barrier metal film as a seed. Next, the resist film is removed, and the barrier metal film is etched away using copper as a mask. Thereby, the first wiring 107 is formed. In this process, the inductance L is also patterned at the same time.

次に、図１４（ａ）に示すように、第１絶縁層１０６および第１配線１０７上に別工程で予め形成された半導体チップ１０８をダイアタッチフィルム１０９により接着する。半導体チップ１０８にはパッド１０８ａが形成されており、フェースアップでマウントする。   Next, as shown in FIG. 14A, a semiconductor chip 108 previously formed in a separate process on the first insulating layer 106 and the first wiring 107 is bonded by a die attach film 109. A pad 108a is formed on the semiconductor chip 108 and is mounted face up.

次に、図１４（ｂ）に示すように、スピンコート法により感光性ポリイミド樹脂を供給して塗布し、第２絶縁層１１０を形成する。続いて、第２絶縁層１１０にパターン露光および現像をして、半導体チップ１０８のパッド１０８ａに達する開口部Ｈ2および第１配線１０７に達する開口部Ｈ3を第２絶縁層１１０に形成する。続いて、第１配線１０７と同様にして、開口部Ｈ2，Ｈ3内を埋め込む第２配線１１１をパターン形成する。このとき、次工程でのポスト形成のために、第２配線１１１のバリアメタル膜はエッチングしないで残しておく。 Next, as shown in FIG. 14B, a photosensitive polyimide resin is supplied and applied by spin coating to form a second insulating layer 110. Subsequently, pattern exposure and development are performed on the second insulating layer 110 to form an opening H 2 reaching the pad 108 a of the semiconductor chip 108 and an opening H 3 reaching the first wiring 107 in the second insulating layer 110. Subsequently, in the same manner as the first wiring 107, the second wiring 111 filling the openings H 2 and H 3 is patterned. At this time, the barrier metal film of the second wiring 111 is left without being etched for post formation in the next process.

次に、第２絶縁層１１０および第２配線１１１上に感光性ドライフィルムをラミネートし、パターン露光および現像によりポスト用の開口部を形成し、これをマスクとし、第２配線１１１のバリアメタル膜をシードとする電解メッキにより、開口部内に銅のポスト１１２を形成し、ドライフィルムの剥離およびバリアメタル膜のエッチングを行う。
さらに、スピンコート法によりエポキシ樹脂を供給して塗布し、バッファ層１１３を形成し、樹脂硬化後に、研削により銅のポスト１１２の頭出しを行い、さらにポスト１１２に接続するようにバンプ１１４を形成する。
以上で、図１２に示す構成のＳｉＰ形態の半導体装置が形成される。 Next, a photosensitive dry film is laminated on the second insulating layer 110 and the second wiring 111, and a post opening is formed by pattern exposure and development. Using this as a mask, a barrier metal film of the second wiring 111 is formed. A copper post 112 is formed in the opening by electrolytic plating using as a seed, and the dry film is peeled off and the barrier metal film is etched.
Further, an epoxy resin is supplied by spin coating and applied to form the buffer layer 113. After the resin is cured, the copper post 112 is cueed by grinding, and the bump 114 is formed so as to be connected to the post 112. To do.
Thus, the SiP-type semiconductor device having the configuration shown in FIG. 12 is formed.

上記のＳｉＰ形態の半導体装置の製造方法において、半導体チップ１０８のパッド１０８ａに達する開口部Ｈ2および第１配線１０７に達する開口部Ｈ3を形成するための第２絶縁層１１０のパターン露光は、ウェハ一括で行っている。 In the above-described method for manufacturing a SiP-type semiconductor device, pattern exposure of the second insulating layer 110 for forming the opening H 2 reaching the pad 108 a of the semiconductor chip 108 and the opening H 3 reaching the first wiring 107 is performed by: Performed in a batch of wafers.

このため、開口の精度はマスクからのギャップ、即ち、露光される感光性ポリイミド膜の膜厚によって決まる。従って、半導体チップのＺ方向の傾きや半導体チップの薄さのバラツキにより半導体チップ１０８のパッド１０８ａに達する開口部Ｈ2の開口不良が発生する問題があった。 Therefore, the accuracy of the opening is determined by the gap from the mask, that is, the film thickness of the exposed photosensitive polyimide film. Therefore, there is a problem that an opening defect of the opening H 2 reaching the pad 108a of the semiconductor chip 108 occurs due to the inclination of the semiconductor chip in the Z direction and the variation in the thickness of the semiconductor chip.

これを避けるために、ギャップの小さい半導体チップ１０８のパッド１０８ａに達する開口部Ｈ2に露光条件を合わせると、同時に行う第１配線１０７に達する開口部Ｈ3の形成が困難となってしまう。 In order to avoid this, if the exposure condition is matched with the opening H 2 reaching the pad 108a of the semiconductor chip 108 with a small gap, it becomes difficult to form the opening H 3 reaching the first wiring 107 at the same time.

特に、半導体装置の小型化や微細化に伴い、配線や電極の大きさも微細化されてきている。半導体チップのパッドも微細化され、これに対応するためにはパッド１０８ａに達する開口部Ｈ2の開口サイズも小さくすることが重要となってくる。このため、半導体チップ１０８のパッド１０８ａに達する開口部Ｈ2と第１配線１０７に達する開口部Ｈ3の形成の両立はますます困難となる傾向にある。これを解決するために第１配線１０７に達する開口部Ｈ3の開口サイズを大きく設定すると、ＳｉＰ形態の半導体装置全体の小型化が困難となる弊害がある。 In particular, with the miniaturization and miniaturization of semiconductor devices, the size of wirings and electrodes has also been miniaturized. Semiconductor chip pads are also miniaturized, in order to cope with this becomes important to smaller aperture size of the aperture H 2 reach the pad 108a. For this reason, it tends to become increasingly difficult to form both the opening H 2 reaching the pad 108 a of the semiconductor chip 108 and the opening H 3 reaching the first wiring 107. In order to solve this, if the opening size of the opening H 3 reaching the first wiring 107 is set large, there is a problem that it is difficult to reduce the size of the entire SiP-type semiconductor device.

また、ＳｉＰ形態の半導体装置の高機能化により内部配線層が多層化すると半導体チップ下に多層の構造が存在し、発熱体である半導体チップ１０８からシリコン基板１００への距離が長くなり放熱性を阻害することとなる。これは層間絶縁膜（本例では、第１絶縁層１０６に相当）とチップ搭載用のダイアタッチフィルム１０９の熱伝導率が低いためである。この対応としてチップ下面にサーマルビア等を形成した場合は、チップ下面にはサーマルビアの存在のために配線を形成できなくなるという問題がある。   In addition, when the internal wiring layer becomes multi-layered due to the high functionality of the SiP-type semiconductor device, a multi-layer structure exists under the semiconductor chip, and the distance from the semiconductor chip 108 as a heating element to the silicon substrate 100 becomes long and heat dissipation is improved. Will be inhibited. This is because the thermal conductivity of the interlayer insulating film (corresponding to the first insulating layer 106 in this example) and the die attach film 109 for mounting the chip is low. As a countermeasure, when a thermal via or the like is formed on the lower surface of the chip, there is a problem that a wiring cannot be formed on the lower surface of the chip due to the presence of the thermal via.

本発明は上記の事情に鑑みてなされたものであり、その目的は、ＳｉＰ形態の半導体装置において、配線と半導体チップのパッドに良好に接続された上層配線をもつ半導体装置を提供することにある。
本発明は上記の事情に鑑みてなされたものであり、その目的は、ＳｉＰ形態の半導体装置の製造において、配線と半導体チップとを被覆して形成された絶縁膜に対して、配線と半導体チップのパッドに達する開口を良好に形成することができる半導体装置の製造方法を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device having an upper layer wiring that is well connected to a wiring and a pad of a semiconductor chip in a SiP type semiconductor device. .
The present invention has been made in view of the above circumstances, and an object of the present invention is to manufacture a wiring and a semiconductor chip with respect to an insulating film formed by covering the wiring and the semiconductor chip in the manufacture of a SiP type semiconductor device. An object of the present invention is to provide a method of manufacturing a semiconductor device capable of satisfactorily forming an opening reaching the pad.

上記の目的を達成するため、本発明の半導体装置は、基板と、前記基板に形成された下層配線と、前記下層配線上に形成され、チップ搭載部が彫り込まれた絶縁層と、前記絶縁層上に形成され、前記下層配線に接続される配線と、前記チップ搭載部に形成される導電層と、表面にパッドが形成され、パッド形成面の反対側の面から前記チップ搭載部に搭載された半導体チップと、前記半導体チップ、前記配線および前記絶縁層を被覆して形成された絶縁樹脂層と、前記半導体チップの前記パッドおよび前記配線に達するように前記絶縁樹脂層に形成された開口部と、前記開口部の内部および前記絶縁樹脂層上に形成された上層配線と、を有し、前記導電層は、前記チップ搭載部から前記絶縁層上に延伸し、さらに前記基板に接続されて半導体装置の端部を形成している。 In order to achieve the above object, a semiconductor device of the present invention includes a substrate, a lower layer wiring formed on the substrate, an insulating layer formed on the lower layer wiring and having a chip mounting portion carved therein, and the insulating layer. A wiring formed on and connected to the lower layer wiring, a conductive layer formed on the chip mounting portion , a pad is formed on the surface, and is mounted on the chip mounting portion from a surface opposite to the pad forming surface. A semiconductor chip, an insulating resin layer formed so as to cover the semiconductor chip, the wiring and the insulating layer, and an opening formed in the insulating resin layer so as to reach the pad and the wiring of the semiconductor chip And an upper layer wiring formed on the inside of the opening and on the insulating resin layer, and the conductive layer extends from the chip mounting portion onto the insulating layer and is further connected to the substrate. semiconductor Forming an end portion of the location.

上記の本発明の半導体装置によれば、絶縁層のチップ搭載部が彫り込まれており、当該彫り込まれたチップ搭載部に半導体チップが搭載されている。従って、絶縁層上に形成された配線上の絶縁樹脂層の膜厚と、半導体チップのパッド上の絶縁樹脂層の膜厚の差が、彫り込みの深さ分だけ緩和されている。
このように、両者の膜厚差が緩和された状態で、絶縁樹脂層に、半導体チップのパッドに達する開口部と、配線に達する開口部が形成されており、当該開口部の内部および絶縁樹脂層上に上層配線が形成されている。 According to the semiconductor device of the present invention, the chip mounting portion of the insulating layer is engraved, and the semiconductor chip is mounted on the engraved chip mounting portion. Therefore, the difference between the thickness of the insulating resin layer on the wiring formed on the insulating layer and the thickness of the insulating resin layer on the pad of the semiconductor chip is reduced by the depth of engraving.
Thus, in the state where the difference in film thickness between the two is relaxed, the insulating resin layer is formed with an opening reaching the pad of the semiconductor chip and an opening reaching the wiring, and the inside of the opening and the insulating resin An upper layer wiring is formed on the layer.

上記の目的を達成するため、本発明の半導体装置の製造方法は、基板に下層配線を形成する工程と、前記下層配線を被覆する絶縁層を形成する工程と、前記絶縁層のチップ搭載部を彫り込む工程と、前記絶縁層上に、前記下層配線に接続する配線を形成する工程と、
該配線を形成する工程において、前記絶縁層の前記チップ搭載部に配線材料を残して導電層を形成する工程と、該導電層を前記基板に接続させて半導体装置の端部を形成する工程と、表面にパッドが形成された半導体チップを、パッド形成面の反対側の面から前記チップ搭載部に搭載する工程と、前記半導体チップ、前記配線および前記絶縁層を被覆する絶縁樹脂層を形成する工程と、前記半導体チップの前記パッド、および前記配線に達する開口部を前記絶縁樹脂層に形成する工程と、前記開口部の内部および前記絶縁樹脂層上に上層配線を形成する工程とを有する。
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a lower layer wiring on a substrate, a step of forming an insulating layer covering the lower layer wiring, and a chip mounting portion of the insulating layer. A step of engraving, a step of forming a wiring connected to the lower layer wiring on the insulating layer, and
Forming a conductive layer by leaving a wiring material on the chip mounting portion of the insulating layer, and forming an end portion of a semiconductor device by connecting the conductive layer to the substrate; the semiconductor chip pads formed on the surface thereof to form a step of mounting the opposite surface of the pad forming surface on the chip mounting portion, the semiconductor chip, an insulating resin layer covering the wiring and the insulating layer A step of forming an opening reaching the pad and the wiring of the semiconductor chip in the insulating resin layer, and a step of forming an upper layer wiring inside the opening and on the insulating resin layer.

上記の本発明の半導体装置の製造方法では、絶縁層のチップ搭載部を彫り込み、当該チップ搭載部に半導体チップを搭載することから、絶縁層上に形成した配線上の絶縁樹脂層の膜厚と、半導体チップのパッド上の絶縁樹脂層の膜厚の差が、彫り込みの深さ分だけ緩和される。
このように、両者の膜厚差を緩和した状態で、絶縁樹脂層に、半導体チップのパッドに達する開口部と、配線に達する開口部を形成し、当該開口部の内部および絶縁樹脂層上に上層配線を形成する。 In the manufacturing method of the semiconductor device of the present invention, since the chip mounting portion of the insulating layer is engraved and the semiconductor chip is mounted on the chip mounting portion, the thickness of the insulating resin layer on the wiring formed on the insulating layer and The difference in film thickness of the insulating resin layer on the pad of the semiconductor chip is alleviated by the depth of engraving.
In this way, with the thickness difference between the two relaxed, an opening reaching the pad of the semiconductor chip and an opening reaching the wiring are formed in the insulating resin layer, and inside the opening and on the insulating resin layer. Upper layer wiring is formed.

本発明の半導体装置によれば、配線と半導体チップのパッドに良好に接続された上層配線をもつＳｉＰ形態の半導体装置を実現することができる。
本発明の半導体装置の製造方法によれば、ＳｉＰ形態の半導体装置の製造において、配線と半導体チップとを被覆して形成された絶縁膜に対して、配線と半導体チップのパッドに達する開口を良好に形成することができる。 According to the semiconductor device of the present invention, it is possible to realize a SiP type semiconductor device having an upper layer wiring well connected to the wiring and the pad of the semiconductor chip.
According to the method for manufacturing a semiconductor device of the present invention, in the manufacture of a SiP-type semiconductor device, an opening reaching the pads of the wiring and the semiconductor chip is favorable for the insulating film formed by covering the wiring and the semiconductor chip. Can be formed.

以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。   Embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be described below with reference to the drawings.

図１は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、シリコン基板１０上に酸化シリコンからなる下地絶縁膜１１が形成され、その上層に、例えばアルミニウムあるいは銅からなる下部電極１２、Ｔａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコン、ポリイミド樹脂あるいは酸化シリコンなどからなる誘電体膜１３、アルミニウムあるいは銅からなる下部電極の取り出し電極１４ａおよび上部電極１４ｂが積層されており、誘電体膜１３を介して下部電極１２と上部電極１４ｂが対向している部分が静電容量素子Ｃとなっている。 FIG. 1 is a cross-sectional view of a SiP-type semiconductor device according to this embodiment.
For example, a base insulating film 11 made of silicon oxide is formed on a silicon substrate 10, and a lower electrode 12 made of, for example, aluminum or copper, Ta 2 O 5 , BST, PZT, BaTiO 3 , silicon nitride, polyimide resin is formed thereon. Alternatively, a dielectric film 13 made of silicon oxide or the like, and a lower electrode take-out electrode 14a and an upper electrode 14b made of aluminum or copper are laminated so that the lower electrode 12 and the upper electrode 14b face each other with the dielectric film 13 in between. The part which becomes the electrostatic capacitance element C.

静電容量素子Ｃを被覆してポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第１絶縁層１５が形成されている。
第１絶縁層１５には、下部電極取り出し電極１４ａおよび上部電極１４ｂに達する開口部が形成されており、この開口部内に埋め込まれて下部電極取り出し電極１４ａおよび上部電極１４ｂに接続するプラグ部分と一体になって、第１絶縁層１５上にバリアメタル層および銅層からなる第１配線１６が形成されている。
第１配線１６の一部はらせん状に形成され、インダクタンスＬが構成されている。 A first insulating layer 15 made of polyimide resin, epoxy resin, acrylic resin, or the like is formed so as to cover the capacitive element C.
The first insulating layer 15 has openings reaching the lower electrode extraction electrode 14a and the upper electrode 14b, and is integrated with a plug portion embedded in the opening and connected to the lower electrode extraction electrode 14a and the upper electrode 14b. Thus, the first wiring 16 made of a barrier metal layer and a copper layer is formed on the first insulating layer 15.
A part of the first wiring 16 is formed in a spiral shape, and an inductance L is configured.

第１配線１６を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第２絶縁層１７が形成され、第１配線１６に達する開口部が形成されており、この開口部内に埋め込まれて第１配線１６に接続するプラグ部分と一体になって、第２絶縁層１７上にバリアメタル層および銅層からなる第２配線１８が形成されている。
第２配線１８の一部はらせん状に形成され、インダクタンスＬが構成されている。 A second insulating layer 17 made of the same polyimide resin as the first insulating layer 15 is formed so as to cover the first wiring 16, and an opening reaching the first wiring 16 is formed, and is embedded in this opening. A second wiring 18 made of a barrier metal layer and a copper layer is formed on the second insulating layer 17 so as to be integrated with the plug portion connected to the first wiring 16.
A part of the second wiring 18 is formed in a spiral shape, and an inductance L is configured.

第２配線１８を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第３絶縁層１９が形成され、第２配線１８に達する開口部が形成されており、この開口部内に埋め込まれて第２配線１８に接続するプラグ部分と一体になって、第３絶縁層１９上にバリアメタル層および銅層からなる第３配線２０が形成されている。
第３配線２０の一部はらせん状に形成され、インダクタンスＬが構成されている。 A third insulating layer 19 made of the same polyimide resin as that of the first insulating layer 15 is formed so as to cover the second wiring 18, and an opening reaching the second wiring 18 is formed. The third insulating layer 19 is embedded in the opening. A third wiring 20 made of a barrier metal layer and a copper layer is formed on the third insulating layer 19 so as to be integrated with the plug portion connected to the second wiring 18.
A part of the third wiring 20 is formed in a spiral shape, and an inductance L is configured.

第３絶縁層１９および第３配線２０の上層に、第１絶縁層１５と同様のポリイミド樹脂などからなる第４絶縁層２１が形成されている。第４絶縁層２１には、チップ搭載部が彫り込まれた彫り込み部２１ａを有する。本実施形態では、第３絶縁層１９に達する彫り込み部２１ａが形成されていることから、第４絶縁層２１の厚さと彫り込み部２１ａの深さは略等しい。また、第４絶縁層２１には、第３配線２０に接続する第１導電性ポスト２２が埋め込まれて形成されている。第１導電性ポスト２２は、例えば銅などの導電性材料から構成される。   A fourth insulating layer 21 made of the same polyimide resin as the first insulating layer 15 is formed on the third insulating layer 19 and the third wiring 20. The fourth insulating layer 21 has a carved portion 21a in which a chip mounting portion is carved. In this embodiment, since the engraved portion 21a reaching the third insulating layer 19 is formed, the thickness of the fourth insulating layer 21 and the depth of the engraved portion 21a are substantially equal. Further, a first conductive post 22 connected to the third wiring 20 is embedded in the fourth insulating layer 21. The first conductive post 22 is made of a conductive material such as copper, for example.

第４絶縁層２１の彫り込み部２１ａに、能動素子が設けられた半導体チップ２４がダイアタッチフィルム２５により接着されている。半導体チップ２４は、表面にパッド２４ａが形成され、パッド２４ａを除く領域は酸化シリコンの保護層で覆われた構成であり、フェースアップで、即ち、パッド２４ａ形成面の反対側の面側からマウントされている。   A semiconductor chip 24 provided with active elements is bonded to the engraved portion 21 a of the fourth insulating layer 21 by a die attach film 25. The semiconductor chip 24 has a structure in which a pad 24a is formed on the surface, and a region excluding the pad 24a is covered with a silicon oxide protective layer, and is mounted face-up, that is, from the surface opposite to the surface on which the pad 24a is formed. Has been.

第４絶縁層２１上には、第１導電性ポスト２２を介して第３配線２０と接続された第４配線２３が形成されている。第４配線２３は、例えば、バリアメタル層および銅層からなる。第４絶縁層２１の彫り込み部２１ａ内には、第４配線２３の加工時に形成された導電層２３Ｈが形成されている。導電層２３Ｈは、彫り込み部２１ａ内から第４絶縁層２１上に伸び、さらにパッケージの端部において、シリコン基板１０に接続されている。第４絶縁層２１、第３絶縁層１９、第２絶縁層１７、第１絶縁層１５および下地絶縁膜１１は、導電層２３Ｈの被覆性を向上させて、導電層２３Ｈの断線を防止すべく、内側から外側へ向けて階段状に形成されている。   A fourth wiring 23 connected to the third wiring 20 via the first conductive post 22 is formed on the fourth insulating layer 21. The fourth wiring 23 is made of, for example, a barrier metal layer and a copper layer. In the engraved portion 21a of the fourth insulating layer 21, a conductive layer 23H formed during the processing of the fourth wiring 23 is formed. The conductive layer 23H extends from the engraved portion 21a onto the fourth insulating layer 21, and is connected to the silicon substrate 10 at the end of the package. The fourth insulating layer 21, the third insulating layer 19, the second insulating layer 17, the first insulating layer 15, and the base insulating film 11 are to improve the coverage of the conductive layer 23H and prevent disconnection of the conductive layer 23H. It is formed in a staircase shape from the inside to the outside.

第４絶縁層２１、第４配線２３、半導体チップ２４を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第５絶縁層（絶縁樹脂層）２６が形成されている。
第５絶縁層２６には、半導体チップ２４のパッド２４ａに達する第１開口部Ｈａ、第４配線２３に達する第２開口部Ｈｂ、および導電層２３Ｈに達する第３開口部Ｈｃが形成されている。
上記の開口部Ｈａ，Ｈｂ，Ｈｃ内に埋め込まれて第５絶縁層２６上に、パッド２４ａ、第４配線２３および導電層２３Ｈに接続する、バリアメタル層および銅層からなる第５配線２７が形成されている。 A fifth insulating layer (insulating resin layer) 26 made of the same polyimide resin as the first insulating layer 15 is formed so as to cover the fourth insulating layer 21, the fourth wiring 23, and the semiconductor chip 24.
In the fifth insulating layer 26, a first opening Ha reaching the pad 24a of the semiconductor chip 24, a second opening Hb reaching the fourth wiring 23, and a third opening Hc reaching the conductive layer 23H are formed. .
A fifth wiring 27 made of a barrier metal layer and a copper layer is embedded in the openings Ha, Hb, Hc and connected to the pad 24a, the fourth wiring 23, and the conductive layer 23H on the fifth insulating layer 26. Is formed.

第５配線２７に接続して、銅などからなる第２導電性ポスト２８が形成されており、その間隙における第４絶縁層２３の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層２９が形成されている。
さらに、バッファ層２９の表面において第２導電性ポスト２８に接続するようにバンプ（突起電極）３０が形成されている。 A second conductive post 28 made of copper or the like is formed in connection with the fifth wiring 27, and a polyamide-imide resin, a polyimide resin, an epoxy resin, a phenol resin or an upper layer of the fourth insulating layer 23 in the gap is formed. An insulating buffer layer 29 made of polyparaphenylene benzobisoxazole resin or the like is formed.
Further, bumps (projection electrodes) 30 are formed on the surface of the buffer layer 29 so as to be connected to the second conductive posts 28.

本実施形態においては、例えば、第４配線２３より下層に形成されている第１配線１６、第２配線１８および第３配線２０などの配線を下層配線とし、第４配線２３より上層に形成されている第５配線２７などの配線を上層配線とする。   In the present embodiment, for example, the first wiring 16, the second wiring 18, the third wiring 20, and the like formed below the fourth wiring 23 are used as the lower wiring, and are formed above the fourth wiring 23. A wiring such as the fifth wiring 27 is used as an upper layer wiring.

上記の本実施形態の半導体装置は、シリコン基板１０の下層配線（第１配線１６、第２配線１８および第３配線２０）の上層に、第４絶縁層２１が形成され、第４絶縁層２１にはチップ搭載部が彫り込まれた彫り込み部２１ａが形成されており、当該彫り込み部２１ａに半導体チップ２４がフェースアップで搭載されている。第４絶縁層２１上には、下層配線に接続された配線（第４配線２３）が形成されている。そして、第４絶縁層２１、第４配線２３、半導体チップ２４を被覆して絶縁樹脂層（第５絶縁層２６）が形成され、絶縁樹脂層には、半導体チップ２４のパッド２４ａに達する第１開口部Ｈａと、第４配線２３に達する第２開口部Ｈｂと、第４絶縁層２１上の導電層２３Ｈに達する第３開口部Ｈｃとが形成され、開口部Ｈａ，Ｈｂ，Ｈｃの内部および絶縁樹脂層上に上層配線（第５配線２７）が形成されている構成となっている。   In the semiconductor device of the present embodiment, the fourth insulating layer 21 is formed on the lower layer wiring (the first wiring 16, the second wiring 18, and the third wiring 20) of the silicon substrate 10, and the fourth insulating layer 21 is formed. Is formed with an engraved portion 21a in which a chip mounting portion is engraved, and a semiconductor chip 24 is mounted face-up on the engraved portion 21a. On the fourth insulating layer 21, a wiring (fourth wiring 23) connected to the lower wiring is formed. Then, an insulating resin layer (fifth insulating layer 26) is formed to cover the fourth insulating layer 21, the fourth wiring 23, and the semiconductor chip 24, and the first resin reaching the pad 24a of the semiconductor chip 24 is formed on the insulating resin layer. An opening Ha, a second opening Hb reaching the fourth wiring 23, and a third opening Hc reaching the conductive layer 23H on the fourth insulating layer 21 are formed, and the inside of the openings Ha, Hb, Hc and An upper layer wiring (fifth wiring 27) is formed on the insulating resin layer.

上記の本実施形態の半導体装置によれば、第４絶縁層２１の彫り込み部２１ａに半導体チップ２４がフェースアップで搭載されていることから、第４絶縁層２１上の第４配線２３部分におけるギャップと半導体チップ２４のパッド部分におけるギャップとの差が彫り込み部２１ａの深さ分だけ緩和されている。これにより、第４配線２３に達する開口部Ｈｂと半導体チップ２４のパッド２４ａに達する開口部Ｈａがともに良好に形成される。   According to the semiconductor device of the present embodiment described above, since the semiconductor chip 24 is mounted face-up on the engraved portion 21a of the fourth insulating layer 21, a gap in the fourth wiring 23 portion on the fourth insulating layer 21 is obtained. And the gap in the pad portion of the semiconductor chip 24 are alleviated by the depth of the engraved portion 21a. Thereby, both the opening Hb reaching the fourth wiring 23 and the opening Ha reaching the pad 24a of the semiconductor chip 24 are formed well.

上記の本実施形態の半導体装置において、第４絶縁層２１の厚さは、第４絶縁層２１上に形成された第４配線２３の表面と半導体チップ２４のパッド２４ａの表面との段差、および第５絶縁層２６の平坦性を考慮して設定される。例えば、半導体チップ２４のパッド２４ａに対して、第４絶縁層２１上に形成された第４配線２３の表面の高さが低すぎると、両者への良好な開口部の形成が困難となるからである。また、半導体チップ２４のパッド２４ａに対して、第４絶縁層２１上に形成された第４配線２３の表面の高さが高いと、彫り込み部２１ａに搭載された半導体チップ２４の側面の間隙を埋め込むために、第５絶縁層２６の膜厚を大きくしなければならないからである。   In the semiconductor device of the present embodiment, the thickness of the fourth insulating layer 21 is such that the step between the surface of the fourth wiring 23 formed on the fourth insulating layer 21 and the surface of the pad 24a of the semiconductor chip 24, and It is set in consideration of the flatness of the fifth insulating layer 26. For example, if the height of the surface of the fourth wiring 23 formed on the fourth insulating layer 21 is too low with respect to the pad 24a of the semiconductor chip 24, it is difficult to form a favorable opening in both. It is. Further, when the height of the surface of the fourth wiring 23 formed on the fourth insulating layer 21 is higher than the pad 24a of the semiconductor chip 24, the gap on the side surface of the semiconductor chip 24 mounted on the engraved portion 21a is increased. This is because the film thickness of the fifth insulating layer 26 must be increased in order to embed.

また、好ましくは、本実施形態に係る半導体装置においては、第４絶縁層２１の彫り込み部２１ａ内には、第４配線２３の加工時に形成された導電層２３Ｈが形成されている。導電層２３Ｈは、彫り込み部２１ａから第４絶縁層２１上に延伸して形成されており、さらにパッケージ（半導体装置）の端部において、シリコン基板１０に接続されている。   Preferably, in the semiconductor device according to the present embodiment, a conductive layer 23 </ b> H formed when the fourth wiring 23 is processed is formed in the engraved portion 21 a of the fourth insulating layer 21. The conductive layer 23H is formed to extend from the engraved portion 21a onto the fourth insulating layer 21, and is further connected to the silicon substrate 10 at the end of the package (semiconductor device).

従って、例えば銅のような熱の伝導性の高い導電層２３Ｈにより半導体チップ２４とシリコン基板１０が接続されていることから、半導体チップ２４からの発熱は、導電層２３Ｈによりシリコン基板１０へ効率的に伝達されて、外部へ放散される。このため、放熱性の良好なパッケージ形態の半導体装置を実現することができる。   Accordingly, since the semiconductor chip 24 and the silicon substrate 10 are connected by the conductive layer 23H having high thermal conductivity, such as copper, heat generated from the semiconductor chip 24 is efficiently transmitted to the silicon substrate 10 by the conductive layer 23H. Is transmitted to the outside. Therefore, it is possible to realize a packaged semiconductor device having good heat dissipation.

また、シリコン基板１０に接続された導電層２３Ｈは、バンプ３０に接続されていることから、例えば電源やグランドに接続して、一定電位に固定することにより、導電層２３Ｈがシールドとして機能し、外部電磁波による半導体チップ２４への影響を防止することができる。   In addition, since the conductive layer 23H connected to the silicon substrate 10 is connected to the bump 30, for example, the conductive layer 23H functions as a shield by being connected to a power source or ground and fixed at a constant potential. The influence on the semiconductor chip 24 by the external electromagnetic wave can be prevented.

さらに、導電層２３Ｈは、パッケージの端部において第５絶縁層２６に被覆されていることから、導電層２３Ｈの酸化が防止される。また、第４絶縁層２１、第３絶縁層１９、第２絶縁層１７、第１絶縁層１５および下地絶縁膜１１は、導電層２３Ｈがシリコン基板１０と接続される端部において、内側から外側へ向けて階段状に形成されていることから、導電層２３Ｈの被覆性を向上させることができ、導電層２３Ｈの断線が防止される。   Furthermore, since the conductive layer 23H is covered with the fifth insulating layer 26 at the end of the package, the oxidation of the conductive layer 23H is prevented. Further, the fourth insulating layer 21, the third insulating layer 19, the second insulating layer 17, the first insulating layer 15, and the base insulating film 11 are outside from the inside at the end where the conductive layer 23H is connected to the silicon substrate 10. Therefore, the coverage of the conductive layer 23H can be improved, and disconnection of the conductive layer 23H is prevented.

さらに、上記の下層配線の一部が、受動素子を構成していることが好ましい。静電容量素子ＣやインダクタンスＬなどの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter ）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと半導体チップ２４に設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。受動素子を構成する配線の層数は、例えば必要なフィルタの個数に合わせて設けることができる。   Furthermore, it is preferable that a part of the lower layer wiring constitutes a passive element. By combining passive elements such as capacitance element C and inductance L, for example, LPF (Low Pass Filter), BPF (Band Pass Filter) or HPF (High Pass Filter) can be configured. A combination of active elements provided on the semiconductor chip 24 can constitute a so-called SiP-type semiconductor device. For example, the number of wiring layers constituting the passive element can be provided in accordance with the number of necessary filters.

次に、上記の本実施形態に係る半導体装置の製造方法について図２〜図１１を参照して説明する。本実施形態においては、例えば図２〜図１１に示す全ての工程についてウェハレベルで行うことができる。   Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. In the present embodiment, for example, all processes shown in FIGS. 2 to 11 can be performed at the wafer level.

まず、図２（ａ）に示すように、例えば、ＣＶＤ（化学気相成長）法あるいは熱拡散法により、シリコン基板１０上に酸化シリコンを形成し、パターン加工して下地絶縁膜１１とする。ここで、パターン加工においては、後にシリコン基板１０と導電層が接続されるスクライブライン上の下地絶縁膜１１を除去して、シリコン基板１０を露出させる。   First, as shown in FIG. 2A, silicon oxide is formed on the silicon substrate 10 by, for example, a CVD (chemical vapor deposition) method or a thermal diffusion method, and patterned to form the base insulating film 11. Here, in the pattern processing, the base insulating film 11 on the scribe line where the silicon substrate 10 and the conductive layer are connected later is removed to expose the silicon substrate 10.

次に、図２（ｂ）に示すように、例えば、スパッタリング法などによりアルミニウムあるいは銅などを堆積させ、パターン加工して下部電極１２とする。
次に、例えばＣＶＤ法などによりＴａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコンあるいは酸化シリコンを堆積させて、あるいはスピンコート法などによりポリイミド樹脂を塗布して、誘電体膜１３を形成し、得られた誘電体膜１３に下部電極取り出し口を開口する。
次に、例えばスパッタリング法などによりアルミニウムあるいは銅などを堆積させ、パターン加工して下部電極の取り出し電極１４ａおよび上部電極１４ｂとする。
誘電体膜１３を介して下部電極１２と上部電極１４ｂが対向する静電容量素子Ｃが構成される。 Next, as shown in FIG. 2B, for example, aluminum or copper is deposited by sputtering or the like, and patterned to form the lower electrode 12.
Next, for example, Ta 2 O 5 , BST, PZT, BaTiO 3 , silicon nitride or silicon oxide is deposited by CVD or the like, or polyimide resin is applied by spin coating or the like to form the dielectric film 13. Then, the lower electrode outlet is opened in the obtained dielectric film 13.
Next, for example, aluminum or copper is deposited by sputtering or the like, and patterned to form a lower electrode take-out electrode 14a and an upper electrode 14b.
A capacitive element C is formed in which the lower electrode 12 and the upper electrode 14b face each other with the dielectric film 13 interposed therebetween.

次に、図３（ａ）に示すように、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、１０μｍの膜厚で第１絶縁層１５を形成する。
次に、露光量１５０ｍＪでパターン露光および現像し、下部電極の取り出し電極１４ａおよび上部電極１４ｂに達する開口部を第１絶縁層１５に形成する。開口部のアスペクト比は、次工程のシードスパッタリングのカバレッジを考慮して、１．７以下とする。同時に、当該パターン露光により、下地絶縁膜１１の端部から片側５μｍだけ第１絶縁層１５の端部が内側に位置するように、第１絶縁層１５を加工する。 Next, as shown in FIG. 3A, a photosensitive insulating material such as polyimide resin, epoxy resin, or acrylic resin is supplied by, eg, spin coating, and the first insulating layer 15 is formed to a thickness of 10 μm. Form.
Next, pattern exposure and development are performed at an exposure amount of 150 mJ, and an opening reaching the extraction electrode 14 a and the upper electrode 14 b of the lower electrode is formed in the first insulating layer 15. The aspect ratio of the opening is set to 1.7 or less in consideration of the coverage of seed sputtering in the next process. At the same time, the first insulating layer 15 is processed by the pattern exposure so that the end portion of the first insulating layer 15 is located inside by 5 μm on one side from the end portion of the base insulating film 11.

次に、図３（ｂ）に示すように、セミアディティブ方式により、下部電極取り出し電極１４ａおよび上部電極１４ｂに接続するプラグ部分と一体にして、第１絶縁層１５上にバリアメタル層および銅層からなる第１配線１６を形成する。このとき、受動素子の１つであるインダクタンスＬも第１配線１６の一部として同時にパターン形成する。
セミアディティブ方式による第１配線１６の形成は、まず、例えば、シードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、第１絶縁層１５に形成した開口部の内壁を被覆して、全面にバリアメタル層を形成する。
続いて、レジスト塗布および現像処理を行い、第１絶縁層１５に形成した開口部と第１配線の形成領域を開口するパターンのレジスト膜を成膜する。
続いて、例えば、レジスト膜をマスクとし、バリアメタル層をシードとする電解メッキにより、第１絶縁層１５上での膜厚が５μｍ程度となるように銅をメッキして、第１絶縁層１５に形成した開口部と第１配線の形成領域に銅層を形成する。
さらに、例えば、アッシング処理などによりレジスト膜を除去し、さらに銅層をマスクとしてバリアメタル層をエッチング加工する。このシードエッチングにおいてアンダーカットがないようにするため、第１絶縁層１５に形成した開口部とレジスト膜のパターンのオーバーラップ部分は、少なくとも５μｍとする。
以上により、第１配線１６およびインダクタンスＬが形成される。 Next, as shown in FIG. 3B, a barrier metal layer and a copper layer are formed on the first insulating layer 15 so as to be integrated with the lower electrode extraction electrode 14a and the plug portion connected to the upper electrode 14b by a semi-additive method. A first wiring 16 made of is formed. At this time, the inductance L, which is one of the passive elements, is simultaneously patterned as part of the first wiring 16.
For forming the first wiring 16 by the semi-additive method, first, for example, TiCu or CrCu is formed by seed sputtering, the inner wall of the opening formed in the first insulating layer 15 is covered, and a barrier metal layer is formed on the entire surface. Form.
Subsequently, resist coating and development are performed to form a resist film having a pattern that opens the opening formed in the first insulating layer 15 and the formation region of the first wiring.
Subsequently, for example, copper is plated by electroplating using the resist film as a mask and the barrier metal layer as a seed so that the film thickness on the first insulating layer 15 becomes about 5 μm, and the first insulating layer 15 A copper layer is formed in the opening formed in step 1 and the formation region of the first wiring.
Further, for example, the resist film is removed by ashing or the like, and the barrier metal layer is etched using the copper layer as a mask. In order to prevent undercut in this seed etching, the overlap portion between the opening formed in the first insulating layer 15 and the pattern of the resist film is at least 5 μm.
Thus, the first wiring 16 and the inductance L are formed.

次に、上記のようなセミアディティブ方式による配線の形成を２回繰り返して、絶縁層を２層積層させ、各層に配線を形成する。即ち、第１配線１６の形成の後、第２絶縁層１７の形成、第２絶縁層１７に対する開口部の形成、第２配線１８の形成、第３絶縁層１９の形成、第３絶縁層１９に対する開口部の形成、および、第３配線２０の形成の各工程を行い、図４（ａ）に示す状態とする。   Next, the formation of the wiring by the semi-additive method as described above is repeated twice to laminate two insulating layers, and wiring is formed in each layer. That is, after the first wiring 16 is formed, the second insulating layer 17 is formed, an opening is formed in the second insulating layer 17, the second wiring 18 is formed, the third insulating layer 19 is formed, and the third insulating layer 19 is formed. Each step of forming an opening with respect to and forming the third wiring 20 is performed to obtain the state shown in FIG.

ここで、各絶縁層へ開口部を形成するパターン加工工程において、第１絶縁層１５から第２絶縁層１７、第３絶縁層１９へと上層に行くに従い、各絶縁層の端部が下層の絶縁層の端部よりも例えば５μｍ（図中、ｄと表記）だけ内側にくるようにパターン加工する。これにより、上層の第３絶縁層１９から第１絶縁層１５へ大きな段差が発生することを防止して、絶縁層の端部が階段状となり、後に導電層を形成するためのシードスパッタの段切れや、レジストパターンの段切れを防止することができる。   Here, in the pattern processing step of forming an opening in each insulating layer, the end of each insulating layer is the lower layer as it goes from the first insulating layer 15 to the second insulating layer 17 and the third insulating layer 19. For example, the pattern processing is performed so as to be inside by 5 μm (denoted by d in the drawing) from the end portion of the insulating layer. This prevents a large step from occurring from the upper third insulating layer 19 to the first insulating layer 15, the end of the insulating layer becomes stepped, and a step of seed sputtering for forming a conductive layer later. Cuts and resist pattern cuts can be prevented.

また、第２配線１８の形成時には、受動素子の１つであるインダクタンスＬも第２配線１８の一部として同時にパターン形成する。第３配線２０についても同様である。
但し、第３配線２０の形成工程においては、バリアメタル層の成膜、レジスト膜のパターン形成、電解メッキでの銅層の形成、レジスト膜の除去の各工程が終了した時点で、即ち、バリアメタル層を第３配線のパターンに沿って除去する工程を行わずにそのまま残して、次工程に移る。これは、バリアメタル層を次工程の第１導電性ポストを形成する工程においても使用するためである。 In addition, when the second wiring 18 is formed, the inductance L, which is one of the passive elements, is simultaneously formed as a part of the second wiring 18. The same applies to the third wiring 20.
However, in the formation process of the third wiring 20, the barrier metal layer formation, the resist film pattern formation, the copper layer formation by electrolytic plating, and the removal of the resist film are completed, that is, the barrier The process of removing the metal layer along the pattern of the third wiring is left without performing the process, and the process proceeds to the next process. This is because the barrier metal layer is used also in the process of forming the first conductive post in the next process.

次に、図４（ｂ）に示すように、第３配線２０上に第１導電性ポスト２２を形成する。第１導電性ポスト２２の形成は、以下に説明するようにして行う。
まず、例えば、レジスト塗布および現像処理を行い、第１導電性ポストの形成領域を開口するパターンのレジスト膜を成膜する。
続いて、例えば、第３配線２０の形成時に用いたバリアメタル層をシードとする電解メッキにより銅をメッキして、レジスト膜の開口部に銅からなる柱状の第１導電性ポスト２２を形成する。この後、レジスト膜を除去する。
最後に、例えば、第１導電性ポストおよび第３配線２０を構成する銅層をマスクとしてバリアメタル層をエッチング加工する。 Next, as shown in FIG. 4B, the first conductive post 22 is formed on the third wiring 20. The formation of the first conductive post 22 is performed as described below.
First, for example, resist coating and development are performed to form a resist film having a pattern that opens the formation region of the first conductive post.
Subsequently, for example, copper is plated by electrolytic plating using the barrier metal layer used when forming the third wiring 20 as a seed to form the columnar first conductive posts 22 made of copper in the openings of the resist film. . Thereafter, the resist film is removed.
Finally, for example, the barrier metal layer is etched using the copper layer constituting the first conductive post and the third wiring 20 as a mask.

次に、図５（ａ）に示すように、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、第４絶縁層２１を形成する。例えば、第４絶縁層２１は、硬化後に３０μｍの膜厚となるように形成する。第４絶縁層２１により、第１導電性ポスト２２が被覆される。例えば、第４絶縁層２１として粘度が３１．５Ｐａ・ｓの感光性ポリイミド樹脂を使用する。
続いて、露光量１５０ｍＪでパターン露光および現像し、チップ搭載部における第４絶縁層２１を彫り込んで彫り込み部２１ａを形成する。彫り込み部２１ａは、図示はしないが、厚さ方向にテーパーがつくように加工される。この彫り込み部２１ａの形成のためのパターン露光において、第４絶縁層２１の端部が第３絶縁層１９の端部よりも例えば５μｍだけ内側にくるように、第４絶縁層２１を加工する。 Next, as shown in FIG. 5A, a photosensitive insulating material such as a polyimide resin, an epoxy resin, or an acrylic resin is supplied to form the fourth insulating layer 21. For example, the fourth insulating layer 21 is formed so as to have a thickness of 30 μm after curing. The fourth conductive layer 22 is covered with the fourth insulating layer 21. For example, a photosensitive polyimide resin having a viscosity of 31.5 Pa · s is used as the fourth insulating layer 21.
Subsequently, pattern exposure and development are performed at an exposure amount of 150 mJ, and the fourth insulating layer 21 in the chip mounting portion is engraved to form an engraved portion 21a. Although not shown, the engraved portion 21a is processed so as to be tapered in the thickness direction. In the pattern exposure for forming the engraved portion 21a, the fourth insulating layer 21 is processed so that the end portion of the fourth insulating layer 21 is inside the end portion of the third insulating layer 19 by, for example, 5 μm.

第４絶縁層２１の厚さを半導体チップ２４の厚さの−１０μｍ以下に合わせることが好ましい。これは、第４絶縁層２１上に形成される第４配線２３の表面と半導体チップ２４のパッド２４ａの表面との段差、および第５絶縁層２６の平坦性を考慮したものである。なお、第４絶縁層２１の厚さの目標値は、配線やダイアタッチフィルムの厚さなどに応じて変えることは言うまでもない。
また、彫り込み部２１ａを形成する工程において、半導体チップ２４のサイズより彫り込み部２１ａを３０μｍ以上大きく形成することが好ましい。これにより、後の半導体チップ２４の搭載工程において、片側１５μｍづつの合わせずれ余裕を確保できる。 It is preferable to match the thickness of the fourth insulating layer 21 to −10 μm or less of the thickness of the semiconductor chip 24. This takes into account the level difference between the surface of the fourth wiring 23 formed on the fourth insulating layer 21 and the surface of the pad 24 a of the semiconductor chip 24 and the flatness of the fifth insulating layer 26. Needless to say, the target value of the thickness of the fourth insulating layer 21 is changed according to the thickness of the wiring or the die attach film.
In the step of forming the engraved portion 21a, it is preferable to form the engraved portion 21a larger than the size of the semiconductor chip 24 by 30 μm or more. Thereby, in the subsequent mounting process of the semiconductor chip 24, it is possible to secure a margin for misalignment of 15 μm on each side.

次に、図５（ｂ）に示すように、例えば、シードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、第４絶縁層２１に形成した彫り込み部２１ａの内壁を被覆して、全面にバリアメタル層２３ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。このとき、バリアメタル層２３ａは、シリコン基板１０の端部において、絶縁層２１，１９，１７，１５，１１による段差を被覆して、さらにシリコン基板１０の表面露出部分を被覆する。 Next, as shown in FIG. 5B, for example, TiCu or CrCu is formed by seed sputtering, and the inner wall of the engraved portion 21a formed in the fourth insulating layer 21 is covered, and the barrier metal layer 23a is formed on the entire surface. And treated with O 2 asher (300 W) for 5 minutes. At this time, the barrier metal layer 23 a covers the steps due to the insulating layers 21, 19, 17, 15, 11 at the end of the silicon substrate 10, and further covers the exposed portion of the surface of the silicon substrate 10.

次に、図６（ａ）に示すように、レジスト塗布および現像処理を行い、例えば、彫り込み部２１ａを含む導電層の形成領域と、第４配線の形成領域を開口するパターンのレジスト膜Ｒ１を形成する。   Next, as shown in FIG. 6A, resist coating and development are performed. For example, a conductive film forming region including the engraved portion 21a and a resist film R1 having a pattern opening the fourth wiring forming region are formed. Form.

次に、図６（ｂ）に示すように、例えば、レジスト膜Ｒ１をマスクとし、バリアメタル層２３ａをシードとする１．５Ａ、９０分の電解メッキにより、第４絶縁層２１上での膜厚が５μｍ程度となるように銅をメッキして、彫り込み部２１ａを含む導電層の形成領域と、第１配線の形成領域に銅層２３ｂを形成する。   Next, as shown in FIG. 6B, for example, a film on the fourth insulating layer 21 is formed by electrolytic plating of 1.5 A for 90 minutes using the resist film R1 as a mask and the barrier metal layer 23a as a seed. Copper is plated so as to have a thickness of about 5 μm, and a copper layer 23b is formed in the conductive layer forming region including the engraved portion 21a and the first wiring forming region.

次に、図７（ａ）に示すように、例えば、アッシング処理などによりレジスト膜Ｒ１を除去し、銅層２３ｂをマスクとしてバリアメタル層２３ａをエッチング加工する。これにより、バリアメタル層２３ａおよび銅層２３ｂからなる第４配線２３および導電層２３Ｈが形成される。   Next, as shown in FIG. 7A, for example, the resist film R1 is removed by ashing or the like, and the barrier metal layer 23a is etched using the copper layer 23b as a mask. Thereby, the fourth wiring 23 and the conductive layer 23H made of the barrier metal layer 23a and the copper layer 23b are formed.

次に、図７（ｂ）に示すように、第４絶縁層２１の彫り込み部２１ａに、別工程において予め薄型個片化工程までしておいた能動素子を有する半導体チップ２４をマウントする。
半導体チップ２４は、表面にパッド２４ａが形成され、パッド２４ａを除く領域は酸化シリコンの保護層２４ｂで覆われた構成であり、フェースアップで、即ち、パッド２４ａ形成面の反対側の面側から、ダイアタッチフィルム２５を介して積層させ、１００〜１８０℃の温度で０．５〜５．０Ｎの荷重を１．０〜２．０秒間かけて接着する。ダイアタッチフィルム２５の厚さは、例えば１０μｍである。半導体チップ２４の搭載面に設けられたアライメントマークと半導体チップ２４の電極とをツールからオフセットさせることで１台のカメラで認識させることができ、例えば搭載精度±１μｍを満たして搭載できる。 Next, as shown in FIG. 7B, a semiconductor chip 24 having an active element that has been processed in a separate process in advance into a thin singulation process is mounted on the engraved portion 21a of the fourth insulating layer 21. Next, as shown in FIG.
The semiconductor chip 24 has a structure in which a pad 24a is formed on the surface, and a region excluding the pad 24a is covered with a protective layer 24b of silicon oxide, and is face-up, that is, from the surface opposite to the surface on which the pad 24a is formed. Then, they are laminated via the die attach film 25 and bonded at a temperature of 100 to 180 ° C. with a load of 0.5 to 5.0 N for 1.0 to 2.0 seconds. The thickness of the die attach film 25 is, for example, 10 μm. The alignment mark provided on the mounting surface of the semiconductor chip 24 and the electrodes of the semiconductor chip 24 are offset from the tool so that they can be recognized by one camera. For example, the mounting can be performed with a mounting accuracy of ± 1 μm.

次に、図８（ａ）に示すように、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、第５絶縁層２６を形成する。硬化後に平坦部で例えば３０μｍの膜厚となるように形成すると、半導体チップ２４上の第５絶縁層２６の厚さは１０μｍ程度となる。ただし、第５絶縁層２６の厚さは、彫り込み部２１ａおよび半導体チップ２４を被覆するような厚さであれば限定はない。例えば、第５絶縁層２６として粘度が３１．５Ｐａ・ｓの感光性ポリイミド樹脂を使用し、回転数１２００ｒｐｍでスピンコートする。   Next, as shown in FIG. 8A, a fifth insulating layer 26 is formed by supplying a photosensitive insulating material such as polyimide resin, epoxy resin, or acrylic resin by, for example, spin coating. If the flat part is formed to have a film thickness of 30 μm after curing, the thickness of the fifth insulating layer 26 on the semiconductor chip 24 is about 10 μm. However, the thickness of the fifth insulating layer 26 is not limited as long as the thickness covers the engraved portion 21 a and the semiconductor chip 24. For example, a photosensitive polyimide resin having a viscosity of 31.5 Pa · s is used as the fifth insulating layer 26 and spin-coated at a rotational speed of 1200 rpm.

次に、図８（ｂ）に示すように、露光量１５０ｍＪでパターン露光および現像し、半導体チップ２４のパッド２４ａに達する第１開口部Ｈａ、第４配線２３に達する第２開口部Ｈｂ、および導電層２３Ｈに達する第３開口部Ｈｃを第５絶縁層２６に形成する。このパターン露光および現像工程において、スクライブラインにおけるシリコン基板１０を露出させ、かつ、端部においてシリコン基板１０と接続する導電層２３Ｈを被覆するように第５絶縁層２６を加工する。   Next, as shown in FIG. 8B, pattern exposure and development are performed at an exposure amount of 150 mJ, a first opening Ha reaching the pad 24a of the semiconductor chip 24, a second opening Hb reaching the fourth wiring 23, and A third opening Hc reaching the conductive layer 23H is formed in the fifth insulating layer 26. In this pattern exposure and development process, the fifth insulating layer 26 is processed so that the silicon substrate 10 in the scribe line is exposed and the conductive layer 23H connected to the silicon substrate 10 is covered at the end.

上記のようにして第５絶縁層２６を形成した場合には、例えば、半導体チップ２４のパッド２４ａ部分上の第５絶縁層２６の厚さが１０μｍ程度となる。本実施形態では、第４配線２３の表面と、半導体チップ２４のパッド２４ａの表面との段差が緩和されていることから、半導体チップ２４のパッド２４ａに達する第１開口部Ｈａおよび第４配線２３に達する第２開口部Ｈｂを、どちらも例えば３０μｍの径で良好に形成することができる。   When the fifth insulating layer 26 is formed as described above, for example, the thickness of the fifth insulating layer 26 on the pad 24a portion of the semiconductor chip 24 is about 10 μm. In the present embodiment, since the step between the surface of the fourth wiring 23 and the surface of the pad 24a of the semiconductor chip 24 is relaxed, the first opening Ha and the fourth wiring 23 reaching the pad 24a of the semiconductor chip 24 are relaxed. Both of the second openings Hb reaching the diameter can be satisfactorily formed with a diameter of, for example, 30 μm.

次に、図９（ａ）に示すように、例えば、シードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、半導体チップ２４のパッド２４ａに達する第１開口部Ｈａ、第４配線２３に達する第２開口部Ｈｂ、および導電層２３Ｈに達する第３開口部Ｈｃの内壁を被覆して、全面にバリアメタル層２７ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。 Next, as shown in FIG. 9A, for example, TiCu or CrCu is formed by seed sputtering, and the first opening Ha reaching the pad 24a of the semiconductor chip 24 and the second opening reaching the fourth wiring 23 are formed. A barrier metal layer 27a is formed over the entire surface covering Hb and the inner wall of the third opening Hc reaching the conductive layer 23H, and is treated with O 2 asher (300 W) for 5 minutes.

次に、図９（ｂ）に示すように、レジスト塗布および現像処理を行い、開口部Ｈａ，ｈｂ，Ｈｃおよび第４配線の形成領域を開口するパターンのレジスト膜Ｒ２を成膜し、これをマスクとし、バリアメタル層２７ａをシードとする１．５Ａ、９０分の電解メッキにより銅を５μｍの厚さでメッキして、開口部Ｈａ，Ｈｂ，Ｈｃおよび第４配線の形成領域に銅層２７ｂを形成する。この後、図１０（ａ）に示すように、レジスト膜Ｒ２を除去する。   Next, as shown in FIG. 9B, a resist coating and development process are performed to form a resist film R2 having a pattern that opens the openings Ha, hb, Hc and the fourth wiring formation region. Copper is plated at a thickness of 5 μm by electroplating with a barrier metal layer 27a as a mask and 1.5A for 90 minutes, and a copper layer 27b is formed in the openings Ha, Hb, Hc and the fourth wiring formation region. Form. Thereafter, as shown in FIG. 10A, the resist film R2 is removed.

次に、図１０（ｂ）に示すように、例えば感光性ドライフィルムを貼り合わせ、あるいはレジスト膜を成膜し、パターン露光および現像して第２導電性ポスト用の開口部を形成し、バリアメタル層２７ａを用いた銅の電解メッキにより、高さ１００μｍ、径１５０μｍの第２導電性ポスト２８を形成する。
次にドライフィルムあるいはレジスト膜を除去し、さらに第２導電性ポスト２８および銅層２７ｂをマスクとしてバリアメタル層２７ａをエッチング加工する。これにより、バリアメタル層２７ａおよび銅層２７ｂからなる第５配線２７が形成される。 Next, as shown in FIG. 10B, for example, a photosensitive dry film is bonded or a resist film is formed, pattern exposure and development are performed to form an opening for the second conductive post, and a barrier is formed. A second conductive post 28 having a height of 100 μm and a diameter of 150 μm is formed by copper electroplating using the metal layer 27a.
Next, the dry film or resist film is removed, and the barrier metal layer 27a is etched using the second conductive posts 28 and the copper layer 27b as a mask. Thereby, the fifth wiring 27 composed of the barrier metal layer 27a and the copper layer 27b is formed.

次に、図１１（ａ）に示すように、例えばポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などをスピンコートまたは印刷などにより成膜し、１２０μｍの膜厚で絶縁性のバッファ層２９を形成する。例えばポリアミドイミド樹脂を印刷する場合は、樹脂の粘度を１３８Ｐａ・ｓとし、スキージ速度１０ｍｍ／ｓで印刷する。   Next, as shown in FIG. 11A, for example, a polyamide imide resin, a polyimide resin, an epoxy resin, a phenol resin, or a polyparaphenylene benzobisoxazole resin is formed by spin coating or printing, and the film thickness is 120 μm. Thus, an insulating buffer layer 29 is formed. For example, when printing a polyamideimide resin, the viscosity of the resin is 138 Pa · s, and printing is performed at a squeegee speed of 10 mm / s.

次に、図１１（ｂ）に示すように、バッファ層２９の樹脂硬化後に、研削により第２導電性ポスト２８の頭出しを行う。このときの条件は、例えば＃６００砥石、スピンドル回転数１５００ｒｐｍ、送り速度（０．２ｍｍ／ｓ＋０．１ｍｍ／ｓ）とする。   Next, as shown in FIG. 11B, after the buffer layer 29 is cured with resin, cueing of the second conductive post 28 is performed by grinding. The conditions at this time are, for example, a # 600 grindstone, a spindle rotation speed of 1500 rpm, and a feed rate (0.2 mm / s + 0.1 mm / s).

次に、第２導電性ポスト２８に接続するように、例えばハンダボールの搭載、ＬＧＡ、あるいはハンダバンプの印刷などにより、バンプ（突起電極）３０を形成する。ハンダバンプの印刷の場合には、例えば無鉛ハンダを０．２ｍｍの径で印刷し、２６０℃以下の温度でリフローしてバンプに成形する。
この後、例えばシリコン基板１０をハーフカットし、薄型化を行うことでダイシングすることで、二次接続信頼性を有し、応力緩和可能なバッファ層を有するためにアンダーフィル不要でリペア可能な、図１に示す構成のウェハレベルのＳｉＰ形態の半導体装置とすることができる。 Next, bumps (projection electrodes) 30 are formed so as to be connected to the second conductive posts 28 by, for example, mounting solder balls, printing LGA, or solder bumps. In the case of printing solder bumps, for example, lead-free solder is printed with a diameter of 0.2 mm and reflowed at a temperature of 260 ° C. or lower to form bumps.
After that, for example, the silicon substrate 10 is half-cut and diced by thinning, thereby having secondary connection reliability and having a buffer layer that can relieve stress, and therefore can be repaired without an underfill. A wafer-level SiP semiconductor device having the configuration shown in FIG. 1 can be obtained.

上記の本実施形態に係る半導体装置の製造方法によれば、第４絶縁層２１のチップ搭載部に彫り込み部２１ａを形成し、当該彫り込み部２１ａに半導体チップ２４を搭載することから、半導体チップ２４のパッド２４ａ部分におけるギャップと、第４絶縁層２１上の第４配線２３部分におけるギャップとの差が、第４絶縁層２１の彫り込み部２１ａの深さの分だけ緩和される。従って、下層配線（第１配線１６、第２配線１８および第３配線２０）に接続された第４配線２３に達する開口と半導体チップ２４のパッド２４ａに達する開口をともに良好に形成することができる。   According to the semiconductor device manufacturing method of the present embodiment, the engraved portion 21a is formed in the chip mounting portion of the fourth insulating layer 21, and the semiconductor chip 24 is mounted on the engraved portion 21a. The difference between the gap in the pad 24 a portion and the gap in the fourth wiring 23 portion on the fourth insulating layer 21 is reduced by the depth of the engraved portion 21 a of the fourth insulating layer 21. Accordingly, both the opening reaching the fourth wiring 23 connected to the lower layer wiring (the first wiring 16, the second wiring 18, and the third wiring 20) and the opening reaching the pad 24a of the semiconductor chip 24 can be formed well. .

さらに、本実施形態に係る半導体装置によれば、以下の効果を享受できる。
（１）半導体チップの薄さにバラツキがあっても、そのパッドに対する安定した開口の形成が可能となる。
（２）内蔵する半導体チップのマウント時にＺ方向の傾きなどがあっても、そのパッドに対する安定した開口の形成が可能となる。
（３）コンタクト、プロキシミティ、ステッパなどの露光性を限定しないで、内蔵する半導体チップのパッドに対する安定した開口の形成が可能となる。
（４）半導体チップのパッドを４０μｍまで縮小化し、ピッチ６０μｍまで対応可能となり、半導体チップの小型化、縮小化が可能となり、理論収率向上によるコストダウンが図れる。
（５）半導体チップの下層が多層配線構造であって、半導体チップからシリコン基板１０までの距離が離れている場合であっても、半導体チップ下に導電層２３Ｈを設けてシリコン基板１０に接続することにより、高熱放散性の優れたＳｉＰ形態の半導体装置を実現することができる。
（６）上記のシリコン基板１０に接続された導電層２３Ｈを一定電位に固定することにより、シールド性の優れたＳｉＰ形態の半導体装置を実現することができる。 Furthermore, the semiconductor device according to the present embodiment can enjoy the following effects.
(1) Even if the semiconductor chip varies in thickness, a stable opening for the pad can be formed.
(2) Even if there is an inclination in the Z direction when mounting a built-in semiconductor chip, it is possible to form a stable opening for the pad.
(3) It is possible to form a stable opening for a pad of a built-in semiconductor chip without limiting exposure such as contact, proximity, and stepper.
(4) The semiconductor chip pad can be reduced to 40 μm and the pitch can be reduced to 60 μm, so that the semiconductor chip can be reduced in size and reduced, and the cost can be reduced by improving the theoretical yield.
(5) Even when the lower layer of the semiconductor chip has a multilayer wiring structure and the distance from the semiconductor chip to the silicon substrate 10 is large, the conductive layer 23H is provided under the semiconductor chip and connected to the silicon substrate 10. As a result, it is possible to realize a SiP-type semiconductor device excellent in high heat dissipation.
(6) By fixing the conductive layer 23H connected to the silicon substrate 10 to a constant potential, a SiP-type semiconductor device having excellent shielding properties can be realized.

本発明は、上記の実施形態の説明に限定されない。
例えば、第４絶縁層２１の表面の厚さは、特に限定はない。第４絶縁層２１上の第４配線２３部分のギャップと、半導体チップのパッド部分とのギャップとの差を低減できれば、本発明の効果を得ることができる。本実施形態では、第４配線２３と第３配線２０とを第１導電性ポスト２２を介して接続する例について説明したが、第１導電性ポスト２２を設けずに第３配線２０に達する開口部に埋め込むようにして第４配線２３を形成してもよい。
また、下層配線として３層の配線（第１配線、第２配線および第３配線）を形成しているが、これに限らず、少なくとも１層の下層配線が設けられていればよい。
バッファ層や第１〜第４絶縁層に用いる樹脂は上記に限らず、その他の樹脂を用いることもできる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 The present invention is not limited to the description of the above embodiment.
For example, the thickness of the surface of the fourth insulating layer 21 is not particularly limited. The effect of the present invention can be obtained if the difference between the gap of the fourth wiring 23 portion on the fourth insulating layer 21 and the gap of the pad portion of the semiconductor chip can be reduced. In the present embodiment, the example in which the fourth wiring 23 and the third wiring 20 are connected via the first conductive post 22 has been described. However, the opening reaching the third wiring 20 without providing the first conductive post 22. The fourth wiring 23 may be formed so as to be embedded in the portion.
In addition, although three-layer wiring (first wiring, second wiring, and third wiring) is formed as the lower-layer wiring, the present invention is not limited to this, and at least one lower-layer wiring may be provided.
The resin used for the buffer layer and the first to fourth insulating layers is not limited to the above, and other resins can also be used.
In addition, various modifications can be made without departing from the scope of the present invention.

本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置の製造方法に適用できる。   The semiconductor device of the present invention can be applied to a semiconductor device in a system in package form. The semiconductor device manufacturing method of the present invention can be applied to a system-in-package semiconductor device manufacturing method.

本発明の実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置の製造における工程断面図である。It is process sectional drawing in manufacture of the semiconductor device which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置の製造における工程断面図である。It is process sectional drawing in manufacture of the semiconductor device which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置の製造における工程断面図である。It is process sectional drawing in manufacture of the semiconductor device which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置の製造における工程断面図である。It is process sectional drawing in manufacture of the semiconductor device which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置の製造における工程断面図である。It is process sectional drawing in manufacture of the semiconductor device which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置の製造における工程断面図である。It is process sectional drawing in manufacture of the semiconductor device which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置の製造における工程断面図である。It is process sectional drawing in manufacture of the semiconductor device which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置の製造における工程断面図である。It is process sectional drawing in manufacture of the semiconductor device which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置の製造における工程断面図である。It is process sectional drawing in manufacture of the semiconductor device which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置の製造における工程断面図である。It is process sectional drawing in manufacture of the semiconductor device which concerns on embodiment of this invention. 従来例に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on a prior art example. 従来例の半導体装置の製造における工程断面図である。It is process sectional drawing in manufacture of the semiconductor device of a prior art example. 従来例の半導体装置の製造における工程断面図である。It is process sectional drawing in manufacture of the semiconductor device of a prior art example.

符号の説明Explanation of symbols

１０…シリコン基板、１１…下地絶縁膜、１２…下部電極、１３…誘電体膜、１４ａ…下部電極取り出し電極、１４ｂ…上部電極、１５…第１絶縁層、１６…第１配線、１７…第２絶縁層、１８…第２配線、１９…第３絶縁層、２０…第３配線、２１…第４絶縁層、２１ａ…彫り込み部、２２…第１導電性ポスト、２３…第４配線、２３ａ…バリアメタル層、２３ｂ…銅層、２３Ｈ…導電層、２４…半導体チップ、２４ａ…パッド、２４ｂ…保護層、２５…ダイアタッチフィルム、２６…第５絶縁層、２７…第５配線、２７ａ…バリアメタル層、２７ｂ…銅層、２８…第２導電性ポスト、２９…バッファ層、３０…バンプ、１００…シリコン基板、１０１…下地絶縁膜、１０２…下部電極、１０３…誘電体膜、１０４…保護層、１０５ａ…下部電極取り出し電極、１０５ｂ…上部電極、１０６…第１絶縁層、１０７…第１配線、１０８…半導体チップ、１０８ａ…パッド、１０８ｂ…保護層、１０９…ダイアタッチフィルム、１１０…第２絶縁層、１１１…第２配線、１１２…ポスト、１１３…バッファ層、１１４…バンプ、Ｃ…静電容量素子、Ｌ…インダクタンス、Ｈａ…第１開口部、Ｈｂ…第２開口部、Ｈｃ…第３開口部、Ｒ１，Ｒ２…レジスト膜
DESCRIPTION OF SYMBOLS 10 ... Silicon substrate, 11 ... Base insulating film, 12 ... Lower electrode, 13 ... Dielectric film, 14a ... Lower electrode taking-out electrode, 14b ... Upper electrode, 15 ... First insulating layer, 16 ... First wiring, 17 ... First 2 ... Insulating layer, 18 ... 2nd wiring, 19 ... 3rd insulating layer, 20 ... 3rd wiring, 21 ... 4th insulating layer, 21a ... Engraving part, 22 ... 1st conductive post, 23 ... 4th wiring, 23a ... barrier metal layer, 23b ... copper layer, 23H ... conductive layer, 24 ... semiconductor chip, 24a ... pad, 24b ... protective layer, 25 ... die attach film, 26 ... fifth insulating layer, 27 ... fifth wiring, 27a ... Barrier metal layer, 27b ... copper layer, 28 ... second conductive post, 29 ... buffer layer, 30 ... bump, 100 ... silicon substrate, 101 ... underlying insulating film, 102 ... lower electrode, 103 ... dielectric film, 104 ... Protective layer, 105a ... bottom Electrode extraction electrode, 105b ... upper electrode, 106 ... first insulating layer, 107 ... first wiring, 108 ... semiconductor chip, 108a ... pad, 108b ... protective layer, 109 ... die attach film, 110 ... second insulating layer, 111 ... second wiring, 112 ... post, 113 ... buffer layer, 114 ... bump, C ... capacitance element, L ... inductance, Ha ... first opening, Hb ... second opening, Hc ... third opening, R1, R2 ... resist film

Claims (7)

基板と、
前記基板に形成された下層配線と、
前記下層配線上に形成され、チップ搭載部が彫り込まれた絶縁層と、
前記絶縁層上に形成され、前記下層配線に接続される配線と、
前記チップ搭載部に形成される導電層と、
表面にパッドが形成され、パッド形成面の反対側の面から前記チップ搭載部に搭載された半導体チップと、
前記半導体チップ、前記配線および前記絶縁層を被覆して形成された絶縁樹脂層と、
前記半導体チップの前記パッドおよび前記配線に達するように前記絶縁樹脂層に形成された開口部と、
前記開口部の内部および前記絶縁樹脂層上に形成された上層配線と、を有し、
前記導電層は、前記チップ搭載部から前記絶縁層上に延伸し、さらに前記基板に接続されて半導体装置の端部を形成している
半導体装置。 A substrate,
Lower layer wiring formed on the substrate;
An insulating layer formed on the lower layer wiring and engraved with a chip mounting portion;
A wiring formed on the insulating layer and connected to the lower layer wiring;
A conductive layer formed on the chip mounting portion;
A pad is formed on the surface, and a semiconductor chip mounted on the chip mounting portion from the surface opposite to the pad forming surface;
An insulating resin layer formed by covering the semiconductor chip, the wiring and the insulating layer;
An opening formed in the insulating resin layer so as to reach the pad and the wiring of the semiconductor chip;
An upper wiring formed on the inside of the opening and on the insulating resin layer , and
The semiconductor device, wherein the conductive layer extends from the chip mounting portion onto the insulating layer, and is further connected to the substrate to form an end portion of the semiconductor device. 前記導電層が形成している前記半導体装置の端部が、前記絶縁樹脂層に被覆されている
請求項１記載の半導体装置。 Wherein an end portion of the semiconductor device where the conductive layer is formed, the semiconductor device according to claim 1, characterized in that coated on the insulating resin layer. 前記下層配線と前記基板の間に、下層絶縁層をさらに有し、
前記下層絶縁層は、前記基板と前記導電層が接続される前記半導体装置の端部において、階段状に形成されている
請求項１記載の半導体装置。 Between the substrate and the lower layer wiring, further comprising a lower layer insulating layer,
The lower insulating layer, at the end of the semiconductor device in which the conductive layer and the substrate are connected, the semiconductor device according to claim 1, wherein are formed stepwise. 前記下層配線の一部が受動素子を構成している
請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein a part of the lower layer wiring forms a passive element. 前記絶縁層が彫り込まれて形成される前記チップ搭載部は、チップサイズよりも大きく形成されている
請求項１記載の半導体装置。
The semiconductor device according to claim 1, wherein the chip mounting portion formed by engraving the insulating layer is formed larger than a chip size.
基板に下層配線を形成する工程と、
前記下層配線を被覆する絶縁層を形成する工程と、
前記絶縁層のチップ搭載部を彫り込む工程と、
前記絶縁層上に、前記下層配線に接続する配線を形成する工程と、
該配線を形成する工程において、前記絶縁層の前記チップ搭載部に配線材料を残して導電層を形成する工程と、
該導電層を前記基板に接続させて半導体装置の端部を形成する工程と、
表面にパッドが形成された半導体チップを、パッド形成面の反対側の面から前記チップ搭載部に搭載する工程と、
前記半導体チップ、前記配線および前記絶縁層を被覆する絶縁樹脂層を形成する工程と、
前記半導体チップの前記パッド、および前記配線に達する開口部を前記絶縁樹脂層に形成する工程と、
前記開口部の内部および前記絶縁樹脂層上に上層配線を形成する工程と
を有する半導体装置の製造方法。 Forming a lower layer wiring on the substrate;
Forming an insulating layer covering the lower layer wiring;
Engraving the chip mounting portion of the insulating layer;
Forming a wiring connected to the lower layer wiring on the insulating layer;
Forming the conductive layer in the step of forming the wiring, leaving a wiring material in the chip mounting portion of the insulating layer;
Connecting the conductive layer to the substrate to form an end of a semiconductor device;
Mounting a semiconductor chip with a pad formed on the surface from the surface opposite to the pad forming surface on the chip mounting portion;
Forming an insulating resin layer covering the semiconductor chip, the wiring, and the insulating layer;
Forming the pad of the semiconductor chip and an opening reaching the wiring in the insulating resin layer;
Forming an upper layer wiring inside the opening and on the insulating resin layer. 前記絶縁樹脂層を形成する工程において、前記半導体装置の端部において前記導電層を被覆する前記絶縁樹脂層を形成する
請求項６記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 6 , wherein in the step of forming the insulating resin layer, the insulating resin layer that covers the conductive layer is formed at an end portion of the semiconductor device.
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