JP4547523B2 - チップ部品組立体とその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数のチップ部品を重ね合わせると共に、それらチップ部品のバンプ電極を互いに接合して回路の導通を図ったチップ部品組立体とその製造方法に関する。
【0002】
【従来の技術】
21世紀には高密度情報ネットワーク社会が実現されようとしているが、ここに用いられる情報通信機器には、音声・画像デジタル処理を含む高速・高機能化と小型軽量、低消費電力が求められている。これらの情報通信機器が取り扱う情報量は、爆発的な増加が見込まれる。これに対して、情報処理を行うCPUの高速化はLSIの性能向上のみでは追従できない傾向にあり、実装技術の重要性が認識されつつある。実装技術としても信号の高速化に対応して、DIP、TSOP、BGA等のパケージングを主体とした技術改良や、ビルドアップ基板のような高密度配線板の導入による技術改良で対処してきた。
【0003】
しかし、平面上の回路パターンを前提とした従来技術の改良では数年後には改良の限界に達すると予測される。
そこで、注目されるのは、回路を形成した半導体ウエハや絶縁基板を裁断して得たチップ部品を、積み重ねてLSI化するという技術である。
【0004】
従来において、このようなチップ部品の積み重ね技術としては、従来の積み重ね技術を適用することが考えられている。例えば、半導体ウエハや絶縁基板に回路を構成した後、これら半導体ウエハや絶縁基板をダイシングソーで裁断して個々のチップ部品に分離する。その後、これらチップ部品を積み重ね、非導電性フィルム(NCF:Non Conductive Film)、非導電性ペースト(NCP:Non Conductive Paste)、異方導電性フィルム(ACF:Anisotropic Conductive Film)或いは異方導電性ペースト(ACP:Anisotropic Conductive Paste)で接着すると共に、封止する。同時に、チップ部品の機械的な固定と電気的な回路の導通を図る。
【0005】
【発明が解決しようとしている課題】
しかしながら、既に提案されている前記のようなチップ部品の組立手段において、チップ部品の回路を互いに接続するバンプ電極は、封止材の中で単に接触しているかまたは封止材に含まれる導電粒子を挟んで間接的に接合しているだけである。このため、バンプ電極の確実な導通が図り難い状況にある。特に、チップ部品が小型化している状況の中で、バンプ電極の径も小さくなっており、益々バンプ電極の導通が図り難くなっている。
【0006】
さらに、前記のような従来のバンプ電極では、封止材を使用してチップ部品のバンプ電極を有する面側を接着して始めてバンプ電極の導通が確保されるの。このため、チップ部品を接着する前にバンプ電極の導通の適否を検査し、判断することが出来ない。すなわち、チップ部品を接着して始めてバンプ電極の導通検査が可能となる。従って、その時点でバンプ電極の位置ずれ、接触不良等によるバンプ電極の導通不良が発見されても、チップ部品が既に接着されているので、それを分離して修復することが困難である。
【0007】
本発明は、前記従来のチップ部品組立体とその製造技術における課題に鑑み、バンプ電極の接続信頼性が高く、チップ部品の接着前にバンプ電極の導通の適否を判断することができ、そのため、万一の導通不良の際には修復が容易なチップ部品組立体とその製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明では、前記の目的を達成するため、チップ部品5を積み重ねてそれらのバンプ電極3、4を接合する際に、単にそれらのバンプ電極3、4を接触させるだけでなく、一方のチップ部品5のバンプ電極4を他方のチップ部品5のバンプ電極3に突き刺して導通を図るようにしたものである。そのため、突き刺す側の一方のチップ部品5のバンプ電極4を突起状とし、このバンプ電極4を突き刺す受入側の他方のチップ部品5のバンプ電極3を突き刺しやすい形状、構造とした。
【0009】
本発明によるチップ部品組立体は、一方のチップ部品5のバンプ電極3が同チップ部品5の内部の回路と導通する基部9より幅広くした差込部7と、その下に設けられた同差込部7より硬い突当部6とを有し、他方のチップ部品5のバンプ電極4が同チップ部品5の内部の回路と導通する基部9から立設され、前記バンプ電極4の差込部7より高く、径や幅が小さい突起状の先端部8を有し、このチップ部品5のバンプ電極4の先端部8を、前記チップ部品5のバンプ電極3の差込部7に突き刺した状態でバンプ電極3、4を接合したものである。従って、このチップ部品組立体を製造する工程では、突起状のチップ部品5のバンプ電極4の先端部8を、これと接合すべき他のチップ部品5のバンプ電極3の差込部7に突き刺すための工程を有する。
【0010】
このようなチップ部品組立体では、チップ部品を互いに固定する前にバンプ電極3、4の導通が図れるので、チップ部品5の接着前の仮固定の状態でそれらバンプ電極3、4の導通検査を行うことができる。そのため、万一の導通不良の場合でも、チップ部品を容易に分離して再組立をすることが可能である。しかも、一方のチップ部品5のバンプ電極4の先端部8を他方のチップ部品5のバンプ電極3の差込部7に突き刺すため、接着前でもそれらチップ部品5の仮固定がなされ、容易に検査することができる。さらに、バンプ電極3、4を単に接触させるだけでなく、一方のチップ部品5のバンプ電極4の先端部8を他方のチップ部品5のバンプ電極3の差込部7に突き刺すため、機械的にも結合強度を確保することができ、高い信頼性が得られる。
【0011】
前記の場合において、突起状のバンプ電極4の先端部8を突き刺す受入側のバンプ電極3は、突起状のバンプ電極4の先端部8を受け入れる差込部7と、突起状の前記バンプ電極4の先端部8を停止させる突当部6とを有し、バンプ電極4の先端部8をバンプ電極3の差込部7より高くする。これによって、突起状のバンプ電極4の先端部8を、受入側のバンプ電極3の差込部7に突き刺した際に、前記突起状のバンプ電極4の先端部8を前記受入側のバンプ電極3の突当部6で停止させて、バンプ電極4の先端部8をバンプ電極3の差込部7に差し込む深さを一定にすることができる。
【0012】
突起状のバンプ電極4の先端部8を突き刺す受入側のバンプ電極3の差込部7は、低融点金属からなるものがよい。これにより、受入側のバンプ電極3の差込部7に突起状のバンプ電極4の先端部8を突き刺した後、差込部7をリフローし、再硬化させることにより、より確実なバンプ電極3、4の機械的、電気的な接合が図れる。
【0013】
バンプ電極4の先端部8は、突起状であるため、他方のバンプ電極3の差込部7に突き刺しやすい。特に突起状のチップ部品5のバンプ電極4の先端部8が尖っていると、さらに他方のバンプ電極3の差込部7に突き刺しやすくなる。
突起状のバンプ電極4の先端部8を他方のバンプ電極3の差込部7に突き刺す深さは、バンプ電極4の先端部7の高さの1〜99%とする。絶対値としては、突起状のバンプ電極4の先端部8は、1〜100μmの深さだけ他方のチップ部品5のバンプ電極3の差込部7に突き刺す。これは、一方のバンプ電極4の先端部7を他方のバンプ電極3の差込部7に突き刺す高さをが1%或いは1μm未満では、十分な接合がとれず、このため、接触不良となるからである。他方、一方のバンプ電極4を他方のバンプ電極3に99%、100μ以上突き刺すのは不可能である。
【0014】
突起状のバンプ電極4の先端部8と、これを突き刺す受入側のバンプ電極3の差込部7との径の比は0.05〜0.8であって、受入側のバンプ電極3の差込部7の径が1〜100μmとする。これは、バンプ電極3、4の差込部7と先端部8の径の比が0.05未満である場合には、接合面積が少ないため、電気抵抗が高くなる。また、強度も低下するため、接合信頼性が低下してしまう。逆にバンプ電極3、4の差込部7と先端部8の径の比が0.8より大きな場合は、突き刺すための荷重が大きくなり、実装時の負荷でチップ部品5を破壊してしまう恐れがある。
【0015】
さらに、受入側のバンプ電極3の差込部7の径が1μm未満である場合は、突起状のバンプ電極4の先端部8の径はさらに小さくなり、1μm未満となるため、バンプ電極3、4の接合面積が小さくなるため、電気抵抗が高くなる。また、強度も低下するため、接合信頼性が低下してしまう。逆に、バンプ電極3の差込部7の径が100μmを越えるの場合は、接合ピッチが広くなってしまい、チップ上に形成できるバンプ電極3の数が少なくなってしまう。
【0016】
【発明の実施の形態】
次に、図面を参照しながら、本発明の実施の形態について、具体的且つ詳細に説明する。
図1(A)と図2(A)は、バンプ電極3、4を接合する前の状態を示し、図1(B)と図2(B)は、バンプ電極3、4を接合した後の状態を示している。
【0017】
これらの図に示すように、チップ部品5の両面にはそれぞれバンプ電極3、4が設けられている。チップ部品5の図において上面に設けられたバンプ電極4は、突起状のものである。他方、チップ部品5の図において下面に設けられたバンプ電極3は、前記の柱状或いは突起状のバンプ電極4に比べて径や幅が大きい。
【0018】
図2には、それらバンプ電極3、4の具体的な形状が示されている。バンプ電極3、4は、導体製の基部9を介してチップ部品5に固定されており、バンプ電極3、4はその基部9を介してチップ部品5の内部に形成された回路(図示せず)に導通している。
【0019】
バンプ電極3は、その基部9と一体になった部分が突当部6となっており、その上に基部9より幅が広い差込部7が設けられている。差込部7は比較的軟らかく、且つ低融点の金属からなり、例えば、Sn、Pb、In、Cu、Biのうち何れかを10重量%以上含む金属からなる。突当部6は、差込部7より硬い金属からなり、その差込部7に使用される金属との関係にもよるが、Au、Ni、Cuの何れから30重量%以上含む金属からなる。このバンプ電極3の差込部7の径または幅は、1〜100μmの範囲に選択される。
【0020】
他方、突起状のバンプ電極4の先端部8は、その基部9を介してチップ部品5から立設されており、その高さは前記のバンプ電極3の差込部7より高いが、径や幅は前記バンプ電極3の差込部7より小さい。このバンプ電極4の先端部8は、前記のバンプ電極3の差込部7より硬い金属からなり、差込部7に使用される金属との関係にもよるが、Au、Ni、Cuの何れから30重量%以上含む金属からなる。このバンプ電極4の先端部8と前記バンプ電極3の差込部7との径の比は、0.05〜0.8の範囲になるよう選択される。
【0021】
このようなバンプ電極3、4を有するチップ部品5を重ね合わせ、それらのバンプ電極3、4を接合するときは、まず図1(A)と図2(A)に示すように、バンプ電極3、4を互いに対向させた状態で2つのチップ部品5を上下に配置する。次に、図1(B)と図2(B)に示すように、2つのチップ部品5を上下に重ねると共に、バンプ電極3、4を合わせ、さらに加圧してバンプ電極4の先端部8を他方のバンプ電極3の差込部7に突き刺す。このとき、チップ部品5に適当な圧力を加えることにより、バンプ電極4の先端部8がバンプ電極3の差込部7に差し込まれる。バンプ電極4の先端部8がバンプ電極3の差込部7にさらに差し込まれるとバンプ電極4の先端部8がバンプ電極3の突当部6に当たり、そこから先は差込抵抗が急に大きくなるため、差し込めなくなる。これにより、バンプ電極4の先端部8は、概ねバンプ電極3の差込部7の高さ分だけ差し込まれ、機械的、電気的に接合される。
【0022】
突起状のバンプ電極4の先端部8を他方のバンプ電極3に突き刺す深さは、バンプ電極3の差込部7の高さの1〜99%とする。絶対値としては、突起状のバンプ電極4の先端部8は、1〜100μmの深さだけ他方のチップ部品5のバンプ電極3の差込部7に突き刺さす。
この時点では、バンプ電極3、4が互いに機械的に結合しており、チップ部品5は互いに仮固定される。しかも、バンプ電極3、4は電気的にも導通しているべきであるから、ここでバンプ電極3、4の電気的な導通検査を行うことができる。その結果、何からの不良が発生したら、チップ部品5を分離して再接合することが可能である。
【0023】
その後に、例えばバンプ電極4の差込部7が低融点金属からなる場合、差込部7を加熱してリフローし、再硬化させることにより、バンプ電極3、4の接合をより確かなものにすることができる。
このようにしてチップ部品5を必要な枚数だけ積み重ねると共に、それらのバンプ電極3、4を接合した後、図3に示すように、ノズル13からチップ部品5の間にアンダーフィル10として樹脂を注入し、充填し、硬化させる。さらに、図4に示すように、このアンダーフィル10を硬化させる。
【0024】
次に、図5に示す本発明の実施形態について説明すると、この実施形態では、予めチップ部品5の下面に封止材11を塗布しておき、前述と同様にしてチップ部品5を積み重ね、それらのバンプ電極3、4を互いに接合した後、封止材11を硬化させるものである。封止材11としては、例えば非導電性フィルム(NCF:Non Conductive Film)や非導電性ペースト(NCP:Non Conductive Paste)等を使用するのが好ましい。また、異方導電性フィルム(ACF:Anisotropic Conductive Film)や異方導電性ペースト(ACP:Anisotropic Conductive Paste)を封止材11として使用してもよい。
【0025】
この実施形態においても、封止材11を硬化させる前の時点で、既にバンプ電極3、4が電気的にも導通しているべきであるから、ここでバンプ電極3、4の電気的な導通検査を行うことができる。その結果、何からの不良が発生したら、封止材11を硬化させる前にチップ部品5を分離して再接合することが可能である。
【0026】
また、この実施形態では、チップ部品5を積み重ねると、チップ部品5の下面に予め塗布された封止材11がチップ部品5の間に充填された状態となる。その後この封止材11が硬化されるため、前述のようなアンダーフィルの充填工程は不要となる。その他の構成は前述の実施形態と同様である。
【0027】
次に、図6に示す本発明の実施形態について説明すると、この実施形態は、図5により前述した実施形態において、チップ部品5の上面側のバンプ電極4の先端部8を尖らせたものである。
この実施形態では、バンプ電極4の先端部8を尖らせたことにより、そのバンプ電極4の先端部8を他方のバンプ電極3の差込部7に突き刺しやすくなる。従って特に、バンプ電極4の先端部8とこれを突き刺す受入側のバンプ電極3の差込部7との硬度差が小さい時や、バンプ電極3、4の接合時のチップ部品5への圧力を小さくしたい場合等に有効である。その他の構成は前述の実施形態と同様である。
【0028】
なお前述の実施例では、チップ部品5を積み重ね、バンプ電極3、4を接合するとき、下側に突起状の先端部8を有するバンプ電極4を配置し、上側にこのバンプ電極4を突き刺す受入側の差込部7を有するバンプ電極3を配置したが、もちろんこの逆であってもよい。さらに、一部のチップ部品5の両面にそれぞれ突起状の先端部8を有するバンプ電極4のみを設け、他のチップ部品5の両面に受入側の差込部7を有するバンプ電極3のみを設け、突起状の先端部8を有するバンプ電極4のみを設けたチップ部品5と受入側の差込部7を有するバンプ電極3のみを設けたチップ部品5とを交互に積み重ねてバンプ電極3、4を接合してもよい。
【0029】
【発明の効果】
以上説明した通り、本発明によるチップ部品組立体とその製造方法では、チップ部品を接着する前の仮固定の状態でバンプ電極3、4の導通検査を行うことができ、万一の導通不良の場合でも、チップ部品を容易に分離して再組立をすることが可能である。しかも、接着前でもチップ部品5の仮固定がなされるので、容易に検査することができる。さらに、バンプ電極4の先端部7をバンプ電極3の差込部8に突き刺す接合構造により、高い信頼性が得られる。
【図面の簡単な説明】
【図1】 本発明の実施形態によるチップ部品組立体の製造方法において、2枚のチップ部品を重ね合わせる前後の状態を示す概略側面図である。
【図2】 同実施形態によるチップ部品組立体の製造方法において、バンプ電極を接合する前後の状態を示す概略要部拡大側面図である。
【図3】 同実施形態によるチップ部品組立体の製造方法において、複数枚重ねたチップ部品の間にアンダーフィルを充填する工程を示す概略側面図である。
【図4】 同実施形態によるチップ部品組立体の製造方法において、複数枚重ねたチップ部品の間に充填したアンダーフィルを硬化させる工程を示す概略側面図である。
【図5】 本発明の他の実施形態によるチップ部品組立体の製造方法において、バンプ電極を接合する前後の状態を示す概略要部拡大側面図である。
【図6】 本発明の他の実施形態によるチップ部品組立体の製造方法において、バンプ電極を接合する前後の状態を示す概略要部拡大側面図である。
【符号の説明】
3 受入側のバンプ電極
4 差込側のバンプ電極
5 チップ部品
6 受入側のバンプ電極の突当部
7 受入側のバンプ電極の差込部
8 差込側のバンプ電極の先端部
9 バンプ電極の基部
Claims (10)
- チップ部品(5)を重ね合わせると共に、それらチップ部品(5)のバンプ電極(3)、(4)を互いに接合して回路の導通を図ったチップ部品組立体において、一方のチップ部品(5)のバンプ電極(3)は、同チップ部品(5)の内部の回路と導通する基部(9)より幅広い差込部(7)と、その下に設けられた同差込部(7)より硬い突当部(6)とを有し、他方のチップ部品(5)のバンプ電極(4)は、同チップ部品(5)の内部の回路と導通する基部(9)から立設され、前記バンプ電極(3)の差込部(7)より高く、径や幅が小さい突起状の先端部(8)を有し、このバンプ電極(4)の先端部(8)を、前記バンプ電極(3)の差込部(7)に突き刺した状態でバンプ電極(3)、(4)を接合してなることを特徴とするチップ部品組立体。
- バンプ電極(3)の差込部(7)に突き刺した突起状の前記バンプ電極(4)の先端部(8)は、前記バンプ部品(3)の突当部(6)で停止されてなることを特徴とする請求項1に記載のチップ部品組立体。
- 突起状のバンプ電極(4)の先端部(8)を突き刺す受入側のバンプ電極(3)の差込部(7)は、低融点金属からなることを特徴とする請求項1又は2に記載のチップ部品組立体。
- 突起状のチップ部品(5)のバンプ電極(4)は、その先端部(8)が尖っていることを特徴とする請求項1〜3の何れかに記載のチップ部品組立体。
- 突起状のバンプ電極(4)の先端部(8)は、その高さの1〜99%の深さだけ他方のチップ部品(5)のバンプ電極(3)の差込部(7)に突き刺されていることを特徴とする請求項1〜4の何れかに記載のチップ部品組立体。
- 突起状のバンプ電極(4)の先端部(8)は、1〜100μmの深さだけ他方のチップ部品(5)のバンプ電極(3)の差込部(7)に突き刺されていることを特徴とする請求項1〜5の何れかに記載のチップ部品組立体。
- 突起状のバンプ電極(4)の先端部(8)と、これを突き刺す受入側のバンプ電極(3)の差込部(7)の径の比が0.05〜0.8であって、受入側のバンプ電極(3)の径が1〜100μmであることを特徴とする請求項1〜6の何れかに記載のチップ部品組立体。
- 複数のチップ部品(5)を重ね合わせると共に、それらチップ部品(5)のバンプ電極(3)、(4)を互いに接合して回路の導通を図ったチップ部品組立体を製造する方法において、一方のチップ部品(5)のバンプ電極(3)は、同チップ部品(5)の内部の回路と導通する基部(9)より幅広い差込部(7)と、その下に設けられた同差込部(7)より硬い突当部(6)とを有し、他方のチップ部品(5)のバンプ電極(4)は、同チップ部品(5)の内部の回路と導通する基部(9)から立設され、前記バンプ電極(3)の差込部(7)より高く、径や幅が小さい突起状の先端部(8)を有し、このバンプ電極(4)の先端部(8)を、前記バンプ電極(3)の差込部(7)に突き刺した状態でバンプ電極(3)、(4)を接続し、チップ部品(5)の接着前の仮固定の状態でそれらバンプ電極(3)、(4)の電気的な導通検査を行うことを特徴とするチップ部品組立体の製造方法。
- 突起状のバンプ電極(4)の先端部(8)を、受入側のバンプ電極(3)の差込部(7)に突き刺し、さらに前記突起状のバンプ電極(4)の先端部8が前記受入側のバンプ電極(3)の突当部(6)で停止させられるまで差し込むことを特徴とする請求項8に記載のチップ部品組立体の製造方法。
- 受入側のバンプ電極(3)の差込部(7)を低融点金属とし、この受入側のバンプ電極(3)の差込部(7)に突起状のバンプ電極(4)の先端部(8)を突き刺し、チップ部品(3)、(4)の回路の導通検査を行った後、差込部(7)をリフローし、再硬化させることを特徴とする請求項8又は9に記載のチップ部品組立体の製造方法。
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JP2005064362A (ja) | 2003-08-19 | 2005-03-10 | Nec Electronics Corp | 電子装置の製造方法及びその電子装置並びに半導体装置の製造方法 |
US8456015B2 (en) | 2005-06-14 | 2013-06-04 | Cufer Asset Ltd. L.L.C. | Triaxial through-chip connection |
KR101191523B1 (ko) * | 2005-06-14 | 2012-10-15 | 쿠퍼 에셋 엘티디. 엘.엘.씨. | 칩 커넥터 |
US7946331B2 (en) | 2005-06-14 | 2011-05-24 | Cufer Asset Ltd. L.L.C. | Pin-type chip tooling |
EP1978559A3 (en) * | 2007-04-06 | 2013-08-28 | Hitachi, Ltd. | Semiconductor device |
JP5117169B2 (ja) * | 2007-04-06 | 2013-01-09 | 株式会社日立製作所 | 半導体装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0344067A (ja) * | 1989-07-11 | 1991-02-25 | Nec Corp | 半導体基板の積層方法 |
JPH10117065A (ja) * | 1996-10-11 | 1998-05-06 | Matsushita Electric Ind Co Ltd | バンプ付きワークの半田付け方法 |
JP2000243899A (ja) * | 1999-02-23 | 2000-09-08 | Rohm Co Ltd | チップ・オン・チップ構造の半導体装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1027824A (ja) * | 1996-02-23 | 1998-01-27 | Matsushita Electric Ind Co Ltd | 突起電極を有する半導体装置及びその製造方法 |
JP2000232129A (ja) * | 1999-02-10 | 2000-08-22 | Sony Corp | 半導体実装装置と、半導体実装装置の製造方法と、電子機器 |
JP4045717B2 (ja) * | 2000-04-28 | 2008-02-13 | 松下電工株式会社 | 半導体装置 |
-
2000
- 2000-09-25 JP JP2000290268A patent/JP4547523B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0344067A (ja) * | 1989-07-11 | 1991-02-25 | Nec Corp | 半導体基板の積層方法 |
JPH10117065A (ja) * | 1996-10-11 | 1998-05-06 | Matsushita Electric Ind Co Ltd | バンプ付きワークの半田付け方法 |
JP2000243899A (ja) * | 1999-02-23 | 2000-09-08 | Rohm Co Ltd | チップ・オン・チップ構造の半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
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