JP4497601B2 - 液晶表示装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴという）をスイッチング素子として備えたアクティブマトリクス型の液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）の製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置は、軽量かつ薄型で低消費電力である等の特徴を有し、携帯端末やビデオカメラのファインダ、ノートパソコンの表示装置等幅広い分野に応用されている。その中でもアクティブマトリクス型の液晶表示装置は、高品質かつ高精細な画像表示ができるためコンピュータ等における大型の表示装置として用いられている。今後、ますますアクティブマトリクス型の液晶表示装置の需要が高まるなかで、低コストで高い生産能力を有する液晶表示装置の製造方法の確立が求められている。
【０００３】
従来の液晶表示装置及びその製造方法について図７乃至図１０を用いて説明する。初めに従来の液晶表示装置の製造方法により製造されたアクティブマトリクス型の液晶表示装置の概略の構成を図７を用いて説明する。図７は液晶表示装置のアレイ基板を液晶層側から見た基板平面を示している。図７では、画素領域の図示と共に、ゲートバスライン、ドレインバスライン、及び蓄積容量用バスラインの外部接続端子領域を途中の図示を省略して示している。図７に示すように、アレイ基板上には図中上下方向に延びる複数のドレインバスライン１１２が形成されている。またアレイ基板上には、ドレインバスライン１１２に直交して図中左右方向に延びる複数のゲートバスライン１０２が形成されている。これらドレインバスライン１１２とゲートバスライン１０２とで画定される領域が画素領域である。
【０００４】
各画素領域内であってドレインバスライン１１２とゲートバスライン１０２との交差位置近傍には、挟み込みドレイン型のＴＦＴ１００が形成されている。挟み込みドレイン型のＴＦＴ１００のドレイン電極１０７は、ドレインバスライン１１２から引き出されて、その端辺がゲートバスライン１０２上の動作半導体層１０４（図７では図示せず）上の一端辺側に位置すると共に、隣接する画素からの信号の混入を防止するようにその端部がゲートバスライン１０２上を横切って形成されている。このドレイン電極構造は、画素領域内でＴＦＴ１００のゲート電極として機能するゲートバスライン１０２の領域をドレインバスライン１１２とドレイン電極１０７とで挟み込んだ構造となっている。動作半導体層１０４はゲートバスライン１０２上方でゲートバスライン１０２に沿って形成されており、通常は、隣接する他の画素領域のＴＦＴ１００の動作半導体層１０４と電気的に分離させる必要があるが、このような挟み込みドレイン電極構造によると、各画素間のＴＦＴ素子分離のための動作半導体層１０４のパターニングが不要になり、フォトリソグラフィ工程で用いるマスクの数を減らすことができる利点を有している。
【０００５】
ソース電極１０６は、ドレイン電極１０７に対向するように動作半導体層１０４上の他端辺側に形成されている。ソース電極１０６は画素領域内に面状に形成された画素電極１１４と電気的に接続されている。図７に示すＴＦＴ構造は、ゲート電極がゲートバスライン１０２から引き出されて形成されておらず、ソース電極１０６及びドレイン電極１０７下方の動作半導体層１０４直下のゲートバスライン１０２領域が当該ＴＦＴ１００のゲート電極１０２として機能するようになっている。図示は省略しているが、ゲートバスライン１０２とその上部の動作半導体層１０４との間にはゲート絶縁膜１０３が形成されている。
【０００６】
画素電極１１４下方にはゲートバスライン１０２とほぼ平行に形成されて画素電極１１４の概略中央部を横切る蓄積容量配線１５０が形成されている。蓄積容量配線１５０上方には動作半導体層１０４と同時に形成された半導体層（以下、便宜的に動作半導体層１０４という）が形成されているため、隣接する他の画素領域の蓄積容量配線１５０上の動作半導体層１０４と電気的に分離させる必要があり、ドレインバスライン１１２と画素電極１１４との間で動作半導体層１０４の除去された画素間分離領域１６２が形成されている。
【０００７】
また、ドレインバスライン１１２の一端部には外部の素子と電気的な接続を行うための外部接続端子１５２が設けられている。同様に、ゲートバスライン１０２の一端部には外部の素子と電気的な接続を行う外部接続端子１５４が設けられ、蓄積容量配線１５０の一端部には外部接続端子１５６が形成されている。図７では、アレイ基板の製造工程における静電気保護のため、各ゲートバスライン１０２の外部接続端子１５４間を電気的に接続するショートリング（共通電極）１５８が形成されている。また、共通電極を兼ねて蓄積容量用の引き出し電極１５９が形成されている。図示は省略したが、ドレインバスライン１１２の各外部接続端子１５２を電気的に接続するショートリングも別に形成されている。これらドレインバスラインとゲートバスラインのショートリングは、アレイ基板と対向基板とを貼り合わせた後、例えばショートリング１５８は図７の破線１６０の位置で切断されて分離される。
【０００８】
次に、図７に示した従来の液晶表示装置の製造方法を図８乃至図１０を用いて説明する。図８及び図９は、従来の液晶表示装置の製造工程を示す部分断面を示している。図８及び図９における（Ａ）列は図７のＡ−Ａ’線で切断したＴＦＴ１００近傍の断面を示し、（Ｂ）列は図７のＢ−Ｂ’線で切断した素子間分離領域１６２近傍の断面を示し、（Ｃ）列は図７のＣ−Ｃ’線で切断したゲートバスライン１０２の外部接続端子１５４の断面を示している。
【０００９】
さて、図８（ａ）に示すように、アレイ基板としての例えば０．７ｍｍの厚さの透明絶縁基板（透明ガラス基板）１１０上に、スパッタリング法を用いてＡｌ膜とＴｉ膜をこの順に成膜した金属薄膜１６４を形成する。次いで、例えばシリコン窒化膜（ＳｉＮ）をプラズマＣＶＤ法により基板全面に成膜してゲート絶縁膜１０３を形成する。次に、動作半導体層１０４を形成するための例えばアモルファスシリコン（ａ−Ｓｉ）層１６６をプラズマＣＶＤ法により基板全面に成膜する。さらに、オーミックコンタクト層となる低抵抗半導体層１０５を形成するために、例えばリン（Ｐ）を添加したｎ+ａ−Ｓｉ層１６８をプラズマＣＶＤ法により基板全面に形成する。
【００１０】
次に全面にレジストを塗布してから第１のレジスト露光用マスクを用いてレジストをゲートバスライン形状及び蓄積容量配線形状にパターニングする。パターニングされたレジスト層（図示せず）を第１のエッチングマスクとして例えば反応性イオンエッチングで塩素系ガスを用いて金属薄膜１６４まで一括エッチングすることにより、図８（ｂ）に示すように、蓄積容量配線１５０と共にゲートバスライン１０２及びゲートバスライン１０２の外部接続端子１５４、並びに蓄積容量配線１５０の引き出し電極１５９及び外部接続端子１５６（図示せず）の領域が形成される。
【００１１】
次に、図８（ｃ）に示すように、レジスト層を除去した後、ゲートバスライン１０２の側壁絶縁膜１０９を形成する。この側壁絶縁膜１０９は、例えば、有機ポリイミドを基板全面に塗布した後、アッシング処理等により、低抵抗半導体層１６８の表面が露出するまで処理を行うことにより形成される。
【００１２】
次いで、図９（ａ）に示すように、ドレイン電極１０７、ソース電極１０６、及びドレインバスライン１１２を形成するための金属薄膜（図示せず）をスパッタリング法により形成する。
【００１３】
次に、基板全面にフォトレジストを塗布し、第２のレジスト露光用マスクを用いてレジストを露光した後現像して、ソース／ドレイン電極形状及びデータバスライン形状にパターニングされたレジスト層を形成する。パターニングされたレジスト層（図示せず）を第２のエッチングマスクとして、金属薄膜から順に、ｎ+ａ−Ｓｉ層１６８、アモルファスシリコン層１６６に対してエッチング処理を施して、図９（ａ）に示すように、ドレインバスライン１１２、ドレイン電極１０７、ソース電極１０６及びオーミックコンタクト層となる低抵抗半導体層１０５を形成する。このエッチング処理において、アモルファスシリコン層１６６の一部上層もエッチングされて動作半導体層１０４も形成される。このエッチングでは例えば反応性イオンエッチング（ＲＩＥ）が用いられ、エッチングガスとしては塩素系ガスが用いられる。
【００１４】
また、図９（ａ）から明らかなように、ゲート絶縁膜１０３と、動作半導体層１０４を形成するためのアモルファスシリコン層１６６とは、この段階においてゲートバスライン１０２上部及び外部接続端子１５４上部、さらに蓄積容量配線１５０上部に残存している。
【００１５】
次に、レジスト層を除去した後、再びレジストを基板全面に塗布し、第３のレジスト露光用マスクを用いてレジストを露光した後現像して、素子間分離領域の形状及び外部接続端子形状にパターニングされたレジスト層を形成する。パターニングされたレジスト層（図示せず）を第３のエッチングマスクとして、アモルファスシリコン層１６６、ゲート絶縁膜１０３に対してエッチング処理を施して、図９（ｂ）に示すように、素子間のアモルファスシリコン層１６６を切断する素子間分離領域１６２を形成する。さらに、外部接続端子１５４上のアモルファスシリコン層１６６、ゲート絶縁膜１０３もエッチングにより除去して端子面を露出させる。
【００１６】
次に、透明電極材料の例えばＩＴＯ（インジウム・ティン・オキサイド）層を全面に成膜した後、基板全面にフォトレジストを塗布し、第４のレジスト露光用マスクを用いてレジストを露光してから現像し、画素電極形状にパターニングされたレジスト層を形成する。パターニングされたレジスト層（図示せず）を第４のエッチングマスクとして、ＩＴＯ層に対してエッチング処理を施して、図９（ｃ）に示すように、画素電極１１４を形成する。以上の工程を経て、ガラス基板に素子が形成されたアレイ基板が完成する。このアレイ基板と対向基板とを液晶を挟持して貼り合せることにより液晶表示パネルが完成する。
【００１７】
【発明が解決しようとする課題】
上記従来の液晶表示装置の製造工程の概略をまとめると図１０に示すようになる。図１０（ａ）〜（ｃ）は、図８（ａ）〜（ｃ）に順に対応し、図１０（ｄ）〜（ｆ）は、図９（ａ）〜（ｃ）に対応している。この図１０において、（ｂ）、（ｄ）〜（ｆ）の４つの工程のそれぞれにおいてレジスト露光用のマスクが必要となる。この例でのＴＦＴ１００は挟み込みドレイン型の構造を有しているのでＴＦＴ１００の形成には２枚のマスク工程で済むが、それ以降の工程では、蓄積容量配線上の動作半導体層を画素毎に分離するためのエッチングマスクの形成と、画素電極１１４用のエッチングマスクの形成のために計２つのレジスト露光用マスクが必要となりアレイ工程全体で計４つのレジスト露光用マスクが必要となる。
【００１８】
従って、所定の膜の成膜工程や、レジストコート、レジストベーキング、露光、現像、レジスト剥離、エッチング等からなるフォトリソグラフィ工程及びエッチング工程がこの４つの工程毎にそれぞれ必要になっている。一般的にこのようなフォトリソグラフィ工程数を代表してそのマスク数で表現しており、上記の例の場合は４枚マスク工程と呼ばれている。液晶表示装置の製造方法では、一般にフォトリソグラフィ工程で使用するマスクの数が増えるほど、塵等の付着による不良が発生し易くなり製造歩留まりが低下してしまうという問題を有しており、できるだけフォトリソグラフィ工程は少なくできることが望まれている。
【００１９】
近年のアクティブマトリクス型の液晶表示装置の普及に伴い、低価格で安定した液晶表示装置を市場に供給するには、製造コストのさらなる削減が重要な課題となってきている。製造コストを低減させるには、第１に液晶表示装置の製造歩留りを改善することが強く求められる。第２には液晶表示装置の製造におけるスループットを向上させることも必要である。そのためには、製造工程の簡素化を図ると共に、従来に増して高度な成膜工程やフォトリソグラフィ工程が要求されるが、高性能の製造設備を導入することにより却ってコスト増になりかねないという問題を有している。さらに現状の製造方法では、近年の液晶表示装置の高精細化、大画面化の要求の前では、製造歩留まりやスループットを飛躍的に向上させるには限度がある。また、半導体装置の製造と比較して液晶表示装置の製造においては、フォトリソグラフィ工程で使用するマスクの作製費用が高くつくため、製造コスト上の課題となっているが、液晶表示装置の高精細化、大画面化の要求の前では、目をつぶらざるを得ないという問題を有している。
【００２０】
本発明の目的は、製造コストを低減させることができる液晶表示装置の製造方法を提供することにある。
また本発明の目的は、フォトリソグラフィ工程で使用するマスクの数を低減させることができる液晶表示装置の製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的は、透明絶縁基板上に少なくともゲート形成金属層、ゲート絶縁膜、及び動作半導体形成層をこの順に積層し、第１のマスクを用いて前記ゲート形成金属層まで一括エッチングしてゲートバスライン及び蓄積容量配線を形成し、前記ゲートバスラインの側壁絶縁膜を形成し、全面に透明電極材料層を成膜してからその上に第１の金属膜を形成し、第２のマスクを用いて前記第１の金属膜及び前記透明電極材料層をエッチングして、ドレインバスライン及び前記ゲートバスラインを挟み込むドレイン電極と、前記ドレイン電極と対向してソース電極を兼ねる画素電極を形成すると共に、前記ゲートバスライン上の前記ドレイン電極と前記ソース電極間の領域及び前記蓄積容量配線上の画素間素子分離領域の前記動作半導体形成層が露出するまでエッチングし、前記ドレイン電極に通電して前記ドレイン電極上の前記第１の金属膜上に第２の金属膜を電気メッキすると共に、前記画素間素子分離領域を除き前記ドレイン電極及びソース電極間の前記動作半導体形成層上及び前記画素電極に前記第２の金属膜より薄い第３の金属膜を形成し、前記第３の金属膜をマスクとして前記画素間素子分離領域上の前記動作半導体形成層をエッチングにより除去した後、前記第３の金属膜を除去する工程を含むことを特徴とする液晶表示装置の製造方法によって達成される。
【００２２】
以上の本発明の構成によれば、マスク数２枚で液晶表示装置のアレイ基板の製造が可能となる。ゲート形成金属層／ゲート絶縁膜／動作半導体形成層／低抵抗半導体層をこの順に積層した後、第１のマスクを用いて一括エッチングしてゲート電極及び蓄積容量配線を形成する工程、及びソース／ドレイン電極を形成するために第２のマスクを用いる工程以外では、フォトリソグラフィ工程でのマスクの使用はない。それに代えて、例えばメッキと選択エッチングを用いて動作半導体膜の画素間の分離と画素電極の形成をしている点に特徴を有している。
【００２３】
【発明の実施の形態】
本発明の一実施の形態による液晶表示装置の製造方法を図１乃至図６を用いて説明する。初めに本実施の形態による液晶表示装置の製造方法により製造されたアクティブマトリクス型の液晶表示装置の概略の構成を図１を用いて説明する。図１は液晶表示装置のアレイ基板を液晶層側から見た基板平面を示している。図１では、画素領域の図示と共に、ゲートバスライン、ドレインバスライン、及び蓄積容量用配線の外部接続端子領域を途中の図示を省略して示している。図１に示すように、アレイ基板上には図中上下方向に延びる複数のドレインバスライン１２が形成されている。またアレイ基板上には、ドレインバスライン１２に直交して図中左右方向に延びる複数のゲートバスライン２が形成されている。これらドレインバスライン１２とゲートバスライン２とで画定される領域が画素領域である。
【００２４】
各画素領域内であってドレインバスライン１２とゲートバスライン２との交差位置近傍には、挟み込みドレイン型のＴＦＴ１が形成されている。挟み込みドレイン型のＴＦＴ１のドレイン電極７は、ドレインバスライン１２から引き出されて、その端辺がゲートバスライン２上の動作半導体層４（図１では図示せず）上の一端辺側に位置すると共に、隣接する画素からの信号の混入を防止するようにその端部がゲートバスライン２上を横切って形成されている。このドレイン電極構造は、画素領域内でＴＦＴ１のゲート電極として機能するゲートバスライン２の領域をドレインバスライン１２とドレイン電極７とで挟み込んだ構造となっている。動作半導体層４はゲートバスライン２上方でゲートバスライン２に沿って形成されており、通常は、隣接する他の画素領域のＴＦＴ１の動作半導体層４と電気的に分離させる必要があるが、このような挟み込みドレイン電極構造によると、各画素間のＴＦＴ素子分離のための動作半導体層４のパターニングが不要になり、フォトリソグラフィ工程で用いるマスクの数を減らすことができる利点を有している。
【００２５】
ソース電極６は、ドレイン電極７に対向するように動作半導体層４上の他端辺側に形成されている。ソース電極６は画素領域内に面状に形成された画素電極１４と同一の形成材料で一体的に形成されている。図１に示すＴＦＴ構造は、ゲート電極がゲートバスライン２から引き出されて形成されておらず、ソース電極６及びドレイン電極７下方の動作半導体層４直下のゲートバスライン２領域が当該ＴＦＴ１のゲート電極２として機能するようになっている。図示は省略しているが、ゲートバスライン２とその上部の動作半導体層４との間にはゲート絶縁膜３が形成されている。
【００２６】
画素電極１４下方にはゲートバスライン２とほぼ平行に形成されて画素電極１４ほぼ中央部を横切る蓄積容量配線５０が形成されている。蓄積容量配線５０上方には動作半導体層４と同時に形成された半導体層（以下、便宜的に動作半導体層４という）が形成されているため、隣接する他の画素領域の蓄積容量配線５０上の動作半導体層４と電気的に分離させる必要があり、ドレインバスライン１２と画素電極１４との間で動作半導体層４の除去された画素間分離領域６２が形成されている。
【００２７】
また、ドレインバスライン１２の一端部には外部の素子と電気的な接続を行うための外部接続端子５２が設けられている。同様に、ゲートバスライン２の一端部には外部の素子と電気的な接続を行う外部接続端子５４が設けられ、蓄積容量配線５０には引き出し電極９１を介して外部接続端子５６が形成されている。図１では、アレイ基板の製造工程における静電気保護のため、各ゲートバスライン２の外部接続端子５４間を電気的に接続するショートリング（あるいは共通電極）５８が形成されている。また、各蓄積容量配線５０を接続する引き出し電極９１は製造工程における共通電極を兼ねている。ドレインバスライン１２の各外部接続端子５２を電気的に接続するショートリング５９も別に形成されている。また、ショートリング５８の一端部には外部接続端子９０が形成され、ショートリング５９の一端部には外部接続端子９２が形成されている。これらショートリング５８、５９は、アレイ基板と対向基板とを貼り合わせた後、例えばショートリング５８は図１の破線６０の位置で切断されて分離される。
【００２８】
次に、図１に示した本実施の形態による液晶表示装置の製造方法を図２至図６を用いて説明する。図２乃至図４は、本実施の形態の液晶表示装置の製造工程を示す部分断面を示している。図２乃至図４における（Ａ）列は図１のＡ−Ａ’線で切断したＴＦＴ１近傍の断面を示し、（Ｂ）列は図１のＢ−Ｂ’線で切断した素子間分離領域６２近傍の断面を示し、（Ｃ）列は図１のＣ−Ｃ’線で切断したゲートバスライン２の外部接続端子５４の断面を示している。
【００２９】
さて、図２（ａ）に示すように、例えば０．７ｍｍの厚さの透明絶縁基板（透明ガラス基板）のアレイ基板１０上に、スパッタリング法を用いてＡｌ（アルミニウム）を成膜したゲート形成金属層６４を形成する。次いで、例えばシリコン窒化膜（ＳｉＮ）をプラズマＣＶＤ法により基板全面に成膜してゲート絶縁膜３を形成する。次に、動作半導体層４を形成するための例えばアモルファスシリコン（ａ−Ｓｉ）層６６をプラズマＣＶＤ法により基板全面に成膜する。さらに、オーミックコンタクト層となる低抵抗半導体層５を形成するために、例えばリン（Ｐ）を０．５％添加したｎ+ａ−Ｓｉ層６８をプラズマＣＶＤ法により基板全面に形成する。これらの成膜は、装置構成によって同一真空内で成膜も可能であり、少なくとも、ゲート絶縁膜３、動作半導体層４、低抵抗半導体層５は同一真空中で形成することが素子の動作安定上望ましい。
【００３０】
次に全面にレジストを塗布してから第１のレジスト露光用マスクを用いてレジストをゲートバスライン形状及び蓄積容量配線形状にパターニングする。パターニングされたレジスト層（図示せず）を第１のエッチングマスクとして例えば反応性イオンエッチングで塩素系ガスを用いてゲート形成金属層６４まで一括エッチングすることにより、図２（ｂ）に示すように、蓄積容量配線５０と共にゲートバスライン２及びゲートバスライン２の外部接続端子５４、並びに蓄積容量配線５０の引き出し電極９１及び外部接続端子５６（図示せず）の領域が形成される。
【００３１】
次に、図２（ｃ）に示すように、レジスト層を除去した後、ゲートバスライン２の側壁絶縁膜９を形成する。この側壁絶縁膜９には、例えばポリイミド等の有機絶縁膜が用いられる。ポリイミドを基板上の積層パターン以上の厚みにスピンコート法等により塗布した後、上部より酸素アッシング等で積層パターンの厚みまでエッチングしてｎ + ａ−Ｓｉ層６８の上部を露出させるようにする。
次いで、ゲートバスライン２の外部接続端子５４上部以外を金属（あるいはセラミックス）マスク等を用いてマスクして、フッ素系のガスを用いたドライエッチングで外部接続端子５４上の低抵抗半導体層６８、アモルファスシリコン層６６及びゲート絶縁膜３までの異方性エッチングを行うが、フッ素系のガスではＡｌはエッチングされないためＡｌ層の外部接続端子５４は上面までエッチングされ、当該上面が露出する。
【００３２】
次いで、図３（ａ）に示すように、基板全面に透明電極材料のＩＴＯ膜と例えばＣｒからなる第１の金属膜８２とをこの順にスパッタリング法により形成する。次に全面にレジストを塗布してから第２のレジスト露光用マスクを用いてレジストを露光した後現像して、ドレインバスライン及びドレイン電極形状、及びソース電極及び画素電極形状にパターニングされたレジスト層（図示せず）を形成する。パターニングされたレジスト層を第２のエッチングマスクとして、第１の金属膜８２、ソース電極６及び画素電極１４、ドレイン電極７及びドレインバスライン１２をパターニングする。次いで、（Ａ）欄に示すＴＦＴ１の形成領域と（Ｂ）欄に示す素子間分離領域６２のｎ+ａ−Ｓｉ層６８が完全に除去されてアモルファスシリコン層６６が露出するまでエッチングを行う。このエッチングは、塩素系のドライエッチングにより行う。このエッチングによりＴＦＴ１の領域の動作半導体層４が形成される。
【００３３】
以上の工程が終了したら、アレイ基板１０を電気メッキ槽内に満たされたメッキ液中に浸す。図６は電気メッキ槽２００のメッキ液中にアレイ基板１０を浸した状態を示している。図６に示すように、配管２０８及び循環ポンプ２１０により、電気メッキ槽２００内はメッキ液が循環できるようになっている。メッキ液は硫酸銅を主成分とした硫酸希釈液である。メッキ液中に浸されるアレイ基板１０に形成されゲートバスライン２が接続されたショートリング５８の外部接続端子９０は定電圧電源２０２の正極端子に接続されている。また、アレイ基板１０に形成されドレインバスライン１２が接続されたショートリング５９の外部接続端子９２は定電圧電源２０２及び定電流電源２０４の負極端子に接続されている。また、蓄積容量配線５０は、引き出し電極９１の外部接続端子５６を介してショートリング５９に接続されている。メッキ液中には、アレイ基板１０に対向する位置にＰｔ（プラチナ）基板２０６が配置されている。Ｐｔ基板２０６は定電流電源２０４の正極端子に接続されている。
【００３４】
以上の構成により、電気メッキ槽２００内でアレイ基板１０のドレインバスライン１２を陰極として第２の金属膜のＣｕ（銅）の電界メッキを行う。電流密度１Ａ／ｍ2の条件で計３分間のメッキ処理を行い、ドレインバスライン１２上の第１の金属膜８２上に、ドレインバスライン１２より薄い０．５μｍの厚さの第２の金属膜（Ｃｕ）８４が形成される（図３（ｂ）参照）。さらに、このメッキ処理中の任意のタイミングで、ゲート電極２に正電圧＋１０Ｖを約３０秒間程度印加する。つまり、全体のメッキ時間より短い時間内でゲート電極２にＴＦＴ１がオンになる電圧を印加する。こうすることにより、ゲートバスライン２上の動作半導体層４と画素電極１４上の第１の金属膜上に第３の金属膜８６となる０．０５μｍの厚さのＣｕ膜が形成される（図３（ｃ）参照）。このとき、蓄積容量配線５０をドレインバスライン１２の電位と同電位にしておくことにより素子間分離領域６２に第３の金属膜８６であるＣｕ膜を形成しないようにすることができる。
【００３５】
次に、第２の金属膜８４及び第３の金属膜８６をエッチングマスクとして素子間分離領域６２にあるアモルファスシリコン層６６に対して塩素系ガスを用いた異方性エッチングを行う。図４（ａ）に示すように、ゲートバスライン２上や画素電極１４上、及びＴＦＴ１のソース／ドレイン電極６、７、並びにソース／ドレイン電極６、７間の動作半導体層４などは第２の金属膜８４及び第３の金属膜８６で保護されているのでエッチングされないが、蓄積容量配線５０上の素子間分離領域６２にあるアモルファスシリコン層６６は、層上に保護膜がないためエッチング除去され、フォトリソグラフィ工程を用いることなく蓄積容量配線５０上の素子間分離処理を行うことができる。
【００３６】
次に、第３の金属膜８６であるＣｕ膜をエッチングするため、塩化第二鉄を含むエッチング溶液中にアレイ基板１０を浸す。０．０５μｍの厚さのＣｕ膜である第３の金属膜８６のエッチングに伴いドレインバスライン１２上の第２の金属膜８４もエッチングされて厚さ０．３μｍ程度のＣｕ膜が残存する。その後、アレイ基板１０を硝酸第二セリウムアンモニウム溶液中に浸す。このエッチング液ではＣｕ、ＩＴＯ、Ａｌ、アモルファスシリコン等はエッチングされず、Ｃｒ膜である第１の金属膜８２だけがエッチング除去される。従って、透明画素電極１４表面を露出させることができアレイ基板１０が完成する（図４（ｂ）参照）。
【００３７】
以上説明した本実施の形態による液晶表示装置の製造工程の概略をまとめると図５に示すようになる。図５（ａ）〜（ｃ）は、図２（ａ）〜（ｃ）に順に対応し、図５（ｄ）〜（ｆ）は、図３（ａ）〜（ｃ）に対応している。また、図５（ｇ）、（ｈ）は、図４（ａ）、（ｂ）に順に対応している。この図５において、（ｂ）、（ｄ）の２つの工程のみにおいてレジスト露光用のマスクが必要となる。以上のように本実施の形態によれば、マスク数２枚で液晶表示装置のアレイ基板の製造が可能となる。
【００３８】
以上説明したように、本実施の形態による液晶表示装置の製造方法は、ゲート形成金属層／ゲート絶縁膜／動作半導体層／低抵抗半導体層をこの順に積層した後、第１のマスクを用いて一括エッチングしてゲート電極及び蓄積容量配線を形成する点は従来の製造方法と変わらない。また、ソース／ドレイン電極を形成するために第２のマスクを用いる点も従来と同様である。しかしながら、その後の工程において、素子分離のパターニング並びに画素電極のパターンニングを、フォトリソグラフィ工程に代えてメッキと選択エッチを用いることにより従来の第３及び第４のマスクを不要にしたことが従来の製造方法と全く異なる特徴的構成要件となっている。
【００３９】
本実施の形態により、製造工程を簡略化してＴＦＴを製造できるため、製造に係る投資を減少させることができ、また、マスク数が２枚と最小化とできるため、高い歩留まりを達成することが可能になる。
【００４０】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態では、素子上面の平坦化のために有機絶縁体の側壁保護膜９を用いたが、本発明はこれに限らず、プラズマＣＶＤ法で成膜できる絶縁膜であるＳｉＮやＳｉＯ2等の無機絶縁体膜も使用可能である。無機絶縁体膜を用いた際の平坦化のためのエッチバックは、フッ素系あるいは塩素系のエッチングガスを用いればよい。但し、低抵抗半導体層５との選択エッチング性が得られない場合があるので、Ｔｉ、Ｍｏ、Ａｌ等プロセス設計によって低抵抗半導体層５上に予めエッチングのストッパ層を形成しておく必要がある。
【００４１】
また、この平坦化処理として、ゲートバスライン２が不透明であることを利用して、感光性の絶縁膜として例えば感光性ポリイミドをほぼ積層膜の厚みまで塗布した後、アレイ基板１０の裏面より紫外線の背面照射（露光）を行って現像して平坦化膜を形成することも可能である。この絶縁膜としては、ポリイミドばかりでなくアクリル系やノボラック系などの基本的に絶縁性を有しネガ型の感光性を有する材料であれば使用可能である。
【００４２】
また、上記実施の形態における平坦化処理は、ゲート電極側壁に絶縁性を持たせることが目的であるので、図２（ｂ）に示したような低抵抗半導体層５からゲート形成金属層６４までの一括エッチング後、ゲートバスライン２を陽極とした陽極酸化処理でゲートバスライン２側壁に絶縁被膜を形成するようにしてももちろんよい。ゲートバスライン２がＡｌで形成されている場合は、一括エッチング後、シュウ酸等の溶液中で陽極酸化を行うことにより、エッチングされたＡｌの側面だけが酸化されて絶縁性を確保することができるようになる。ゲートバスライン２がＡｌ系以外の陽極酸化材料である例えばＴａ系の材料で形成されていても同様に取り扱うことができる。
【００４３】
また、側壁の絶縁性を得る方法として、低抵抗半導体層５からゲート形成金属層６４までの一括エッチング時に、エッチングガス中に例えば炭素系のガスのＣＯ2等を混入することによりゲートバスライン側壁絶縁性被膜を形成するようにしてももちろんよい。
【００４４】
またさらに上記実施の形態では、第１の金属膜にＣｒを用いたが、これは、第２の金属膜とＩＴＯとの選択エッチングが可能なＴｉ、Ｍｏ、あるいはそれらの合金膜に置き換えることが可能である。エッチングガスとしては主に塩素系のガスを用いる。また、上記実施の形態では、第２の金属膜にＣｕを用いたが、ＣｒあるいはＣｕとＣｒの多層膜を用いることも可能である。
【００４５】
また上記実施の形態では、動作半導体層４の形成材料としてアモルファスシリコンを用いて説明したが、本発明はこれに限らず、動作半導体層４にポリシリコンを用いることも可能である。
【００４６】
【発明の効果】
以上の通り、本発明によれば、液晶表示装置の製造において、製造コストを低減させることができるようになる。また本発明によれば、液晶表示装置の製造におけるフォトリソグラフィ工程で使用するマスクの数を低減させることができるようになる。
【００４７】
本発明によれば、簡略化された薄膜トランジスタを構成し製造できるので、製造に係わる投資を減少させることができ、また、必要なマスク数を最小化できるので、高い歩留りで液晶表示装置を製造することができるようになる。
【００４８】
【図面の簡単な説明】
【図１】本発明の一実施の形態による液晶表示装置の製造方法により製造された液晶表示装置の概略の構成を示す図である。
【図２】本発明の一実施の形態による液晶表示装置の製造工程を示す部分断面図である。
【図３】本発明の一実施の形態による液晶表示装置の製造工程を示す部分断面図である。
【図４】本発明の一実施の形態による液晶表示装置の製造工程を示す部分断面図である。
【図５】本発明の一実施の形態による液晶表示装置の製造工程を説明する図である。
【図６】本発明の一実施の形態による液晶表示装置の製造工程における電気メッキの工程を説明する図である。
【図７】従来の液晶表示装置の製造方法により製造された液晶表示装置の概略の構成を示す図である。
【図８】従来の液晶表示装置の製造工程を示す部分断面図である。
【図９】従来の液晶表示装置の製造工程を示す部分断面図である。
【図１０】従来の液晶表示装置の製造工程を説明する図である。
【符号の説明】
１、１００ ＴＦＴ
２、１０２ ゲートバスライン（ゲート電極）
３、１０３ ゲート絶縁膜
４、１０４ 動作半導体層
５、１０５ 低抵抗半導体層
６、１０６ ソース電極
７、１０７ ドレイン電極
９、１０９ 側壁絶縁膜
１０ 透明絶縁基板（アレイ基板）
１２、１１２ ドレインバスライン
１４、１１４ 画素電極
５０、１５０ 蓄積容量配線
５２、５４、５６、１５２、１５４、１５６ 外部接続端子
６２ 素子間分離領域
６４ ゲート形成金属層
６６ アモルファスシリコン（ａ−Ｓｉ）層
６８ ｎ+ａ−Ｓｉ層
８２ 第１の金属膜
８４ 第２の金属膜
８６ 第３の金属膜
【発明の属する技術分野】
本発明は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴという）をスイッチング素子として備えたアクティブマトリクス型の液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）の製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置は、軽量かつ薄型で低消費電力である等の特徴を有し、携帯端末やビデオカメラのファインダ、ノートパソコンの表示装置等幅広い分野に応用されている。その中でもアクティブマトリクス型の液晶表示装置は、高品質かつ高精細な画像表示ができるためコンピュータ等における大型の表示装置として用いられている。今後、ますますアクティブマトリクス型の液晶表示装置の需要が高まるなかで、低コストで高い生産能力を有する液晶表示装置の製造方法の確立が求められている。
【０００３】
従来の液晶表示装置及びその製造方法について図７乃至図１０を用いて説明する。初めに従来の液晶表示装置の製造方法により製造されたアクティブマトリクス型の液晶表示装置の概略の構成を図７を用いて説明する。図７は液晶表示装置のアレイ基板を液晶層側から見た基板平面を示している。図７では、画素領域の図示と共に、ゲートバスライン、ドレインバスライン、及び蓄積容量用バスラインの外部接続端子領域を途中の図示を省略して示している。図７に示すように、アレイ基板上には図中上下方向に延びる複数のドレインバスライン１１２が形成されている。またアレイ基板上には、ドレインバスライン１１２に直交して図中左右方向に延びる複数のゲートバスライン１０２が形成されている。これらドレインバスライン１１２とゲートバスライン１０２とで画定される領域が画素領域である。
【０００４】
各画素領域内であってドレインバスライン１１２とゲートバスライン１０２との交差位置近傍には、挟み込みドレイン型のＴＦＴ１００が形成されている。挟み込みドレイン型のＴＦＴ１００のドレイン電極１０７は、ドレインバスライン１１２から引き出されて、その端辺がゲートバスライン１０２上の動作半導体層１０４（図７では図示せず）上の一端辺側に位置すると共に、隣接する画素からの信号の混入を防止するようにその端部がゲートバスライン１０２上を横切って形成されている。このドレイン電極構造は、画素領域内でＴＦＴ１００のゲート電極として機能するゲートバスライン１０２の領域をドレインバスライン１１２とドレイン電極１０７とで挟み込んだ構造となっている。動作半導体層１０４はゲートバスライン１０２上方でゲートバスライン１０２に沿って形成されており、通常は、隣接する他の画素領域のＴＦＴ１００の動作半導体層１０４と電気的に分離させる必要があるが、このような挟み込みドレイン電極構造によると、各画素間のＴＦＴ素子分離のための動作半導体層１０４のパターニングが不要になり、フォトリソグラフィ工程で用いるマスクの数を減らすことができる利点を有している。
【０００５】
ソース電極１０６は、ドレイン電極１０７に対向するように動作半導体層１０４上の他端辺側に形成されている。ソース電極１０６は画素領域内に面状に形成された画素電極１１４と電気的に接続されている。図７に示すＴＦＴ構造は、ゲート電極がゲートバスライン１０２から引き出されて形成されておらず、ソース電極１０６及びドレイン電極１０７下方の動作半導体層１０４直下のゲートバスライン１０２領域が当該ＴＦＴ１００のゲート電極１０２として機能するようになっている。図示は省略しているが、ゲートバスライン１０２とその上部の動作半導体層１０４との間にはゲート絶縁膜１０３が形成されている。
【０００６】
画素電極１１４下方にはゲートバスライン１０２とほぼ平行に形成されて画素電極１１４の概略中央部を横切る蓄積容量配線１５０が形成されている。蓄積容量配線１５０上方には動作半導体層１０４と同時に形成された半導体層（以下、便宜的に動作半導体層１０４という）が形成されているため、隣接する他の画素領域の蓄積容量配線１５０上の動作半導体層１０４と電気的に分離させる必要があり、ドレインバスライン１１２と画素電極１１４との間で動作半導体層１０４の除去された画素間分離領域１６２が形成されている。
【０００７】
また、ドレインバスライン１１２の一端部には外部の素子と電気的な接続を行うための外部接続端子１５２が設けられている。同様に、ゲートバスライン１０２の一端部には外部の素子と電気的な接続を行う外部接続端子１５４が設けられ、蓄積容量配線１５０の一端部には外部接続端子１５６が形成されている。図７では、アレイ基板の製造工程における静電気保護のため、各ゲートバスライン１０２の外部接続端子１５４間を電気的に接続するショートリング（共通電極）１５８が形成されている。また、共通電極を兼ねて蓄積容量用の引き出し電極１５９が形成されている。図示は省略したが、ドレインバスライン１１２の各外部接続端子１５２を電気的に接続するショートリングも別に形成されている。これらドレインバスラインとゲートバスラインのショートリングは、アレイ基板と対向基板とを貼り合わせた後、例えばショートリング１５８は図７の破線１６０の位置で切断されて分離される。
【０００８】
次に、図７に示した従来の液晶表示装置の製造方法を図８乃至図１０を用いて説明する。図８及び図９は、従来の液晶表示装置の製造工程を示す部分断面を示している。図８及び図９における（Ａ）列は図７のＡ−Ａ’線で切断したＴＦＴ１００近傍の断面を示し、（Ｂ）列は図７のＢ−Ｂ’線で切断した素子間分離領域１６２近傍の断面を示し、（Ｃ）列は図７のＣ−Ｃ’線で切断したゲートバスライン１０２の外部接続端子１５４の断面を示している。
【０００９】
さて、図８（ａ）に示すように、アレイ基板としての例えば０．７ｍｍの厚さの透明絶縁基板（透明ガラス基板）１１０上に、スパッタリング法を用いてＡｌ膜とＴｉ膜をこの順に成膜した金属薄膜１６４を形成する。次いで、例えばシリコン窒化膜（ＳｉＮ）をプラズマＣＶＤ法により基板全面に成膜してゲート絶縁膜１０３を形成する。次に、動作半導体層１０４を形成するための例えばアモルファスシリコン（ａ−Ｓｉ）層１６６をプラズマＣＶＤ法により基板全面に成膜する。さらに、オーミックコンタクト層となる低抵抗半導体層１０５を形成するために、例えばリン（Ｐ）を添加したｎ+ａ−Ｓｉ層１６８をプラズマＣＶＤ法により基板全面に形成する。
【００１０】
次に全面にレジストを塗布してから第１のレジスト露光用マスクを用いてレジストをゲートバスライン形状及び蓄積容量配線形状にパターニングする。パターニングされたレジスト層（図示せず）を第１のエッチングマスクとして例えば反応性イオンエッチングで塩素系ガスを用いて金属薄膜１６４まで一括エッチングすることにより、図８（ｂ）に示すように、蓄積容量配線１５０と共にゲートバスライン１０２及びゲートバスライン１０２の外部接続端子１５４、並びに蓄積容量配線１５０の引き出し電極１５９及び外部接続端子１５６（図示せず）の領域が形成される。
【００１１】
次に、図８（ｃ）に示すように、レジスト層を除去した後、ゲートバスライン１０２の側壁絶縁膜１０９を形成する。この側壁絶縁膜１０９は、例えば、有機ポリイミドを基板全面に塗布した後、アッシング処理等により、低抵抗半導体層１６８の表面が露出するまで処理を行うことにより形成される。
【００１２】
次いで、図９（ａ）に示すように、ドレイン電極１０７、ソース電極１０６、及びドレインバスライン１１２を形成するための金属薄膜（図示せず）をスパッタリング法により形成する。
【００１３】
次に、基板全面にフォトレジストを塗布し、第２のレジスト露光用マスクを用いてレジストを露光した後現像して、ソース／ドレイン電極形状及びデータバスライン形状にパターニングされたレジスト層を形成する。パターニングされたレジスト層（図示せず）を第２のエッチングマスクとして、金属薄膜から順に、ｎ+ａ−Ｓｉ層１６８、アモルファスシリコン層１６６に対してエッチング処理を施して、図９（ａ）に示すように、ドレインバスライン１１２、ドレイン電極１０７、ソース電極１０６及びオーミックコンタクト層となる低抵抗半導体層１０５を形成する。このエッチング処理において、アモルファスシリコン層１６６の一部上層もエッチングされて動作半導体層１０４も形成される。このエッチングでは例えば反応性イオンエッチング（ＲＩＥ）が用いられ、エッチングガスとしては塩素系ガスが用いられる。
【００１４】
また、図９（ａ）から明らかなように、ゲート絶縁膜１０３と、動作半導体層１０４を形成するためのアモルファスシリコン層１６６とは、この段階においてゲートバスライン１０２上部及び外部接続端子１５４上部、さらに蓄積容量配線１５０上部に残存している。
【００１５】
次に、レジスト層を除去した後、再びレジストを基板全面に塗布し、第３のレジスト露光用マスクを用いてレジストを露光した後現像して、素子間分離領域の形状及び外部接続端子形状にパターニングされたレジスト層を形成する。パターニングされたレジスト層（図示せず）を第３のエッチングマスクとして、アモルファスシリコン層１６６、ゲート絶縁膜１０３に対してエッチング処理を施して、図９（ｂ）に示すように、素子間のアモルファスシリコン層１６６を切断する素子間分離領域１６２を形成する。さらに、外部接続端子１５４上のアモルファスシリコン層１６６、ゲート絶縁膜１０３もエッチングにより除去して端子面を露出させる。
【００１６】
次に、透明電極材料の例えばＩＴＯ（インジウム・ティン・オキサイド）層を全面に成膜した後、基板全面にフォトレジストを塗布し、第４のレジスト露光用マスクを用いてレジストを露光してから現像し、画素電極形状にパターニングされたレジスト層を形成する。パターニングされたレジスト層（図示せず）を第４のエッチングマスクとして、ＩＴＯ層に対してエッチング処理を施して、図９（ｃ）に示すように、画素電極１１４を形成する。以上の工程を経て、ガラス基板に素子が形成されたアレイ基板が完成する。このアレイ基板と対向基板とを液晶を挟持して貼り合せることにより液晶表示パネルが完成する。
【００１７】
【発明が解決しようとする課題】
上記従来の液晶表示装置の製造工程の概略をまとめると図１０に示すようになる。図１０（ａ）〜（ｃ）は、図８（ａ）〜（ｃ）に順に対応し、図１０（ｄ）〜（ｆ）は、図９（ａ）〜（ｃ）に対応している。この図１０において、（ｂ）、（ｄ）〜（ｆ）の４つの工程のそれぞれにおいてレジスト露光用のマスクが必要となる。この例でのＴＦＴ１００は挟み込みドレイン型の構造を有しているのでＴＦＴ１００の形成には２枚のマスク工程で済むが、それ以降の工程では、蓄積容量配線上の動作半導体層を画素毎に分離するためのエッチングマスクの形成と、画素電極１１４用のエッチングマスクの形成のために計２つのレジスト露光用マスクが必要となりアレイ工程全体で計４つのレジスト露光用マスクが必要となる。
【００１８】
従って、所定の膜の成膜工程や、レジストコート、レジストベーキング、露光、現像、レジスト剥離、エッチング等からなるフォトリソグラフィ工程及びエッチング工程がこの４つの工程毎にそれぞれ必要になっている。一般的にこのようなフォトリソグラフィ工程数を代表してそのマスク数で表現しており、上記の例の場合は４枚マスク工程と呼ばれている。液晶表示装置の製造方法では、一般にフォトリソグラフィ工程で使用するマスクの数が増えるほど、塵等の付着による不良が発生し易くなり製造歩留まりが低下してしまうという問題を有しており、できるだけフォトリソグラフィ工程は少なくできることが望まれている。
【００１９】
近年のアクティブマトリクス型の液晶表示装置の普及に伴い、低価格で安定した液晶表示装置を市場に供給するには、製造コストのさらなる削減が重要な課題となってきている。製造コストを低減させるには、第１に液晶表示装置の製造歩留りを改善することが強く求められる。第２には液晶表示装置の製造におけるスループットを向上させることも必要である。そのためには、製造工程の簡素化を図ると共に、従来に増して高度な成膜工程やフォトリソグラフィ工程が要求されるが、高性能の製造設備を導入することにより却ってコスト増になりかねないという問題を有している。さらに現状の製造方法では、近年の液晶表示装置の高精細化、大画面化の要求の前では、製造歩留まりやスループットを飛躍的に向上させるには限度がある。また、半導体装置の製造と比較して液晶表示装置の製造においては、フォトリソグラフィ工程で使用するマスクの作製費用が高くつくため、製造コスト上の課題となっているが、液晶表示装置の高精細化、大画面化の要求の前では、目をつぶらざるを得ないという問題を有している。
【００２０】
本発明の目的は、製造コストを低減させることができる液晶表示装置の製造方法を提供することにある。
また本発明の目的は、フォトリソグラフィ工程で使用するマスクの数を低減させることができる液晶表示装置の製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的は、透明絶縁基板上に少なくともゲート形成金属層、ゲート絶縁膜、及び動作半導体形成層をこの順に積層し、第１のマスクを用いて前記ゲート形成金属層まで一括エッチングしてゲートバスライン及び蓄積容量配線を形成し、前記ゲートバスラインの側壁絶縁膜を形成し、全面に透明電極材料層を成膜してからその上に第１の金属膜を形成し、第２のマスクを用いて前記第１の金属膜及び前記透明電極材料層をエッチングして、ドレインバスライン及び前記ゲートバスラインを挟み込むドレイン電極と、前記ドレイン電極と対向してソース電極を兼ねる画素電極を形成すると共に、前記ゲートバスライン上の前記ドレイン電極と前記ソース電極間の領域及び前記蓄積容量配線上の画素間素子分離領域の前記動作半導体形成層が露出するまでエッチングし、前記ドレイン電極に通電して前記ドレイン電極上の前記第１の金属膜上に第２の金属膜を電気メッキすると共に、前記画素間素子分離領域を除き前記ドレイン電極及びソース電極間の前記動作半導体形成層上及び前記画素電極に前記第２の金属膜より薄い第３の金属膜を形成し、前記第３の金属膜をマスクとして前記画素間素子分離領域上の前記動作半導体形成層をエッチングにより除去した後、前記第３の金属膜を除去する工程を含むことを特徴とする液晶表示装置の製造方法によって達成される。
【００２２】
以上の本発明の構成によれば、マスク数２枚で液晶表示装置のアレイ基板の製造が可能となる。ゲート形成金属層／ゲート絶縁膜／動作半導体形成層／低抵抗半導体層をこの順に積層した後、第１のマスクを用いて一括エッチングしてゲート電極及び蓄積容量配線を形成する工程、及びソース／ドレイン電極を形成するために第２のマスクを用いる工程以外では、フォトリソグラフィ工程でのマスクの使用はない。それに代えて、例えばメッキと選択エッチングを用いて動作半導体膜の画素間の分離と画素電極の形成をしている点に特徴を有している。
【００２３】
【発明の実施の形態】
本発明の一実施の形態による液晶表示装置の製造方法を図１乃至図６を用いて説明する。初めに本実施の形態による液晶表示装置の製造方法により製造されたアクティブマトリクス型の液晶表示装置の概略の構成を図１を用いて説明する。図１は液晶表示装置のアレイ基板を液晶層側から見た基板平面を示している。図１では、画素領域の図示と共に、ゲートバスライン、ドレインバスライン、及び蓄積容量用配線の外部接続端子領域を途中の図示を省略して示している。図１に示すように、アレイ基板上には図中上下方向に延びる複数のドレインバスライン１２が形成されている。またアレイ基板上には、ドレインバスライン１２に直交して図中左右方向に延びる複数のゲートバスライン２が形成されている。これらドレインバスライン１２とゲートバスライン２とで画定される領域が画素領域である。
【００２４】
各画素領域内であってドレインバスライン１２とゲートバスライン２との交差位置近傍には、挟み込みドレイン型のＴＦＴ１が形成されている。挟み込みドレイン型のＴＦＴ１のドレイン電極７は、ドレインバスライン１２から引き出されて、その端辺がゲートバスライン２上の動作半導体層４（図１では図示せず）上の一端辺側に位置すると共に、隣接する画素からの信号の混入を防止するようにその端部がゲートバスライン２上を横切って形成されている。このドレイン電極構造は、画素領域内でＴＦＴ１のゲート電極として機能するゲートバスライン２の領域をドレインバスライン１２とドレイン電極７とで挟み込んだ構造となっている。動作半導体層４はゲートバスライン２上方でゲートバスライン２に沿って形成されており、通常は、隣接する他の画素領域のＴＦＴ１の動作半導体層４と電気的に分離させる必要があるが、このような挟み込みドレイン電極構造によると、各画素間のＴＦＴ素子分離のための動作半導体層４のパターニングが不要になり、フォトリソグラフィ工程で用いるマスクの数を減らすことができる利点を有している。
【００２５】
ソース電極６は、ドレイン電極７に対向するように動作半導体層４上の他端辺側に形成されている。ソース電極６は画素領域内に面状に形成された画素電極１４と同一の形成材料で一体的に形成されている。図１に示すＴＦＴ構造は、ゲート電極がゲートバスライン２から引き出されて形成されておらず、ソース電極６及びドレイン電極７下方の動作半導体層４直下のゲートバスライン２領域が当該ＴＦＴ１のゲート電極２として機能するようになっている。図示は省略しているが、ゲートバスライン２とその上部の動作半導体層４との間にはゲート絶縁膜３が形成されている。
【００２６】
画素電極１４下方にはゲートバスライン２とほぼ平行に形成されて画素電極１４ほぼ中央部を横切る蓄積容量配線５０が形成されている。蓄積容量配線５０上方には動作半導体層４と同時に形成された半導体層（以下、便宜的に動作半導体層４という）が形成されているため、隣接する他の画素領域の蓄積容量配線５０上の動作半導体層４と電気的に分離させる必要があり、ドレインバスライン１２と画素電極１４との間で動作半導体層４の除去された画素間分離領域６２が形成されている。
【００２７】
また、ドレインバスライン１２の一端部には外部の素子と電気的な接続を行うための外部接続端子５２が設けられている。同様に、ゲートバスライン２の一端部には外部の素子と電気的な接続を行う外部接続端子５４が設けられ、蓄積容量配線５０には引き出し電極９１を介して外部接続端子５６が形成されている。図１では、アレイ基板の製造工程における静電気保護のため、各ゲートバスライン２の外部接続端子５４間を電気的に接続するショートリング（あるいは共通電極）５８が形成されている。また、各蓄積容量配線５０を接続する引き出し電極９１は製造工程における共通電極を兼ねている。ドレインバスライン１２の各外部接続端子５２を電気的に接続するショートリング５９も別に形成されている。また、ショートリング５８の一端部には外部接続端子９０が形成され、ショートリング５９の一端部には外部接続端子９２が形成されている。これらショートリング５８、５９は、アレイ基板と対向基板とを貼り合わせた後、例えばショートリング５８は図１の破線６０の位置で切断されて分離される。
【００２８】
次に、図１に示した本実施の形態による液晶表示装置の製造方法を図２至図６を用いて説明する。図２乃至図４は、本実施の形態の液晶表示装置の製造工程を示す部分断面を示している。図２乃至図４における（Ａ）列は図１のＡ−Ａ’線で切断したＴＦＴ１近傍の断面を示し、（Ｂ）列は図１のＢ−Ｂ’線で切断した素子間分離領域６２近傍の断面を示し、（Ｃ）列は図１のＣ−Ｃ’線で切断したゲートバスライン２の外部接続端子５４の断面を示している。
【００２９】
さて、図２（ａ）に示すように、例えば０．７ｍｍの厚さの透明絶縁基板（透明ガラス基板）のアレイ基板１０上に、スパッタリング法を用いてＡｌ（アルミニウム）を成膜したゲート形成金属層６４を形成する。次いで、例えばシリコン窒化膜（ＳｉＮ）をプラズマＣＶＤ法により基板全面に成膜してゲート絶縁膜３を形成する。次に、動作半導体層４を形成するための例えばアモルファスシリコン（ａ−Ｓｉ）層６６をプラズマＣＶＤ法により基板全面に成膜する。さらに、オーミックコンタクト層となる低抵抗半導体層５を形成するために、例えばリン（Ｐ）を０．５％添加したｎ+ａ−Ｓｉ層６８をプラズマＣＶＤ法により基板全面に形成する。これらの成膜は、装置構成によって同一真空内で成膜も可能であり、少なくとも、ゲート絶縁膜３、動作半導体層４、低抵抗半導体層５は同一真空中で形成することが素子の動作安定上望ましい。
【００３０】
次に全面にレジストを塗布してから第１のレジスト露光用マスクを用いてレジストをゲートバスライン形状及び蓄積容量配線形状にパターニングする。パターニングされたレジスト層（図示せず）を第１のエッチングマスクとして例えば反応性イオンエッチングで塩素系ガスを用いてゲート形成金属層６４まで一括エッチングすることにより、図２（ｂ）に示すように、蓄積容量配線５０と共にゲートバスライン２及びゲートバスライン２の外部接続端子５４、並びに蓄積容量配線５０の引き出し電極９１及び外部接続端子５６（図示せず）の領域が形成される。
【００３１】
次に、図２（ｃ）に示すように、レジスト層を除去した後、ゲートバスライン２の側壁絶縁膜９を形成する。この側壁絶縁膜９には、例えばポリイミド等の有機絶縁膜が用いられる。ポリイミドを基板上の積層パターン以上の厚みにスピンコート法等により塗布した後、上部より酸素アッシング等で積層パターンの厚みまでエッチングしてｎ + ａ−Ｓｉ層６８の上部を露出させるようにする。
次いで、ゲートバスライン２の外部接続端子５４上部以外を金属（あるいはセラミックス）マスク等を用いてマスクして、フッ素系のガスを用いたドライエッチングで外部接続端子５４上の低抵抗半導体層６８、アモルファスシリコン層６６及びゲート絶縁膜３までの異方性エッチングを行うが、フッ素系のガスではＡｌはエッチングされないためＡｌ層の外部接続端子５４は上面までエッチングされ、当該上面が露出する。
【００３２】
次いで、図３（ａ）に示すように、基板全面に透明電極材料のＩＴＯ膜と例えばＣｒからなる第１の金属膜８２とをこの順にスパッタリング法により形成する。次に全面にレジストを塗布してから第２のレジスト露光用マスクを用いてレジストを露光した後現像して、ドレインバスライン及びドレイン電極形状、及びソース電極及び画素電極形状にパターニングされたレジスト層（図示せず）を形成する。パターニングされたレジスト層を第２のエッチングマスクとして、第１の金属膜８２、ソース電極６及び画素電極１４、ドレイン電極７及びドレインバスライン１２をパターニングする。次いで、（Ａ）欄に示すＴＦＴ１の形成領域と（Ｂ）欄に示す素子間分離領域６２のｎ+ａ−Ｓｉ層６８が完全に除去されてアモルファスシリコン層６６が露出するまでエッチングを行う。このエッチングは、塩素系のドライエッチングにより行う。このエッチングによりＴＦＴ１の領域の動作半導体層４が形成される。
【００３３】
以上の工程が終了したら、アレイ基板１０を電気メッキ槽内に満たされたメッキ液中に浸す。図６は電気メッキ槽２００のメッキ液中にアレイ基板１０を浸した状態を示している。図６に示すように、配管２０８及び循環ポンプ２１０により、電気メッキ槽２００内はメッキ液が循環できるようになっている。メッキ液は硫酸銅を主成分とした硫酸希釈液である。メッキ液中に浸されるアレイ基板１０に形成されゲートバスライン２が接続されたショートリング５８の外部接続端子９０は定電圧電源２０２の正極端子に接続されている。また、アレイ基板１０に形成されドレインバスライン１２が接続されたショートリング５９の外部接続端子９２は定電圧電源２０２及び定電流電源２０４の負極端子に接続されている。また、蓄積容量配線５０は、引き出し電極９１の外部接続端子５６を介してショートリング５９に接続されている。メッキ液中には、アレイ基板１０に対向する位置にＰｔ（プラチナ）基板２０６が配置されている。Ｐｔ基板２０６は定電流電源２０４の正極端子に接続されている。
【００３４】
以上の構成により、電気メッキ槽２００内でアレイ基板１０のドレインバスライン１２を陰極として第２の金属膜のＣｕ（銅）の電界メッキを行う。電流密度１Ａ／ｍ2の条件で計３分間のメッキ処理を行い、ドレインバスライン１２上の第１の金属膜８２上に、ドレインバスライン１２より薄い０．５μｍの厚さの第２の金属膜（Ｃｕ）８４が形成される（図３（ｂ）参照）。さらに、このメッキ処理中の任意のタイミングで、ゲート電極２に正電圧＋１０Ｖを約３０秒間程度印加する。つまり、全体のメッキ時間より短い時間内でゲート電極２にＴＦＴ１がオンになる電圧を印加する。こうすることにより、ゲートバスライン２上の動作半導体層４と画素電極１４上の第１の金属膜上に第３の金属膜８６となる０．０５μｍの厚さのＣｕ膜が形成される（図３（ｃ）参照）。このとき、蓄積容量配線５０をドレインバスライン１２の電位と同電位にしておくことにより素子間分離領域６２に第３の金属膜８６であるＣｕ膜を形成しないようにすることができる。
【００３５】
次に、第２の金属膜８４及び第３の金属膜８６をエッチングマスクとして素子間分離領域６２にあるアモルファスシリコン層６６に対して塩素系ガスを用いた異方性エッチングを行う。図４（ａ）に示すように、ゲートバスライン２上や画素電極１４上、及びＴＦＴ１のソース／ドレイン電極６、７、並びにソース／ドレイン電極６、７間の動作半導体層４などは第２の金属膜８４及び第３の金属膜８６で保護されているのでエッチングされないが、蓄積容量配線５０上の素子間分離領域６２にあるアモルファスシリコン層６６は、層上に保護膜がないためエッチング除去され、フォトリソグラフィ工程を用いることなく蓄積容量配線５０上の素子間分離処理を行うことができる。
【００３６】
次に、第３の金属膜８６であるＣｕ膜をエッチングするため、塩化第二鉄を含むエッチング溶液中にアレイ基板１０を浸す。０．０５μｍの厚さのＣｕ膜である第３の金属膜８６のエッチングに伴いドレインバスライン１２上の第２の金属膜８４もエッチングされて厚さ０．３μｍ程度のＣｕ膜が残存する。その後、アレイ基板１０を硝酸第二セリウムアンモニウム溶液中に浸す。このエッチング液ではＣｕ、ＩＴＯ、Ａｌ、アモルファスシリコン等はエッチングされず、Ｃｒ膜である第１の金属膜８２だけがエッチング除去される。従って、透明画素電極１４表面を露出させることができアレイ基板１０が完成する（図４（ｂ）参照）。
【００３７】
以上説明した本実施の形態による液晶表示装置の製造工程の概略をまとめると図５に示すようになる。図５（ａ）〜（ｃ）は、図２（ａ）〜（ｃ）に順に対応し、図５（ｄ）〜（ｆ）は、図３（ａ）〜（ｃ）に対応している。また、図５（ｇ）、（ｈ）は、図４（ａ）、（ｂ）に順に対応している。この図５において、（ｂ）、（ｄ）の２つの工程のみにおいてレジスト露光用のマスクが必要となる。以上のように本実施の形態によれば、マスク数２枚で液晶表示装置のアレイ基板の製造が可能となる。
【００３８】
以上説明したように、本実施の形態による液晶表示装置の製造方法は、ゲート形成金属層／ゲート絶縁膜／動作半導体層／低抵抗半導体層をこの順に積層した後、第１のマスクを用いて一括エッチングしてゲート電極及び蓄積容量配線を形成する点は従来の製造方法と変わらない。また、ソース／ドレイン電極を形成するために第２のマスクを用いる点も従来と同様である。しかしながら、その後の工程において、素子分離のパターニング並びに画素電極のパターンニングを、フォトリソグラフィ工程に代えてメッキと選択エッチを用いることにより従来の第３及び第４のマスクを不要にしたことが従来の製造方法と全く異なる特徴的構成要件となっている。
【００３９】
本実施の形態により、製造工程を簡略化してＴＦＴを製造できるため、製造に係る投資を減少させることができ、また、マスク数が２枚と最小化とできるため、高い歩留まりを達成することが可能になる。
【００４０】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態では、素子上面の平坦化のために有機絶縁体の側壁保護膜９を用いたが、本発明はこれに限らず、プラズマＣＶＤ法で成膜できる絶縁膜であるＳｉＮやＳｉＯ2等の無機絶縁体膜も使用可能である。無機絶縁体膜を用いた際の平坦化のためのエッチバックは、フッ素系あるいは塩素系のエッチングガスを用いればよい。但し、低抵抗半導体層５との選択エッチング性が得られない場合があるので、Ｔｉ、Ｍｏ、Ａｌ等プロセス設計によって低抵抗半導体層５上に予めエッチングのストッパ層を形成しておく必要がある。
【００４１】
また、この平坦化処理として、ゲートバスライン２が不透明であることを利用して、感光性の絶縁膜として例えば感光性ポリイミドをほぼ積層膜の厚みまで塗布した後、アレイ基板１０の裏面より紫外線の背面照射（露光）を行って現像して平坦化膜を形成することも可能である。この絶縁膜としては、ポリイミドばかりでなくアクリル系やノボラック系などの基本的に絶縁性を有しネガ型の感光性を有する材料であれば使用可能である。
【００４２】
また、上記実施の形態における平坦化処理は、ゲート電極側壁に絶縁性を持たせることが目的であるので、図２（ｂ）に示したような低抵抗半導体層５からゲート形成金属層６４までの一括エッチング後、ゲートバスライン２を陽極とした陽極酸化処理でゲートバスライン２側壁に絶縁被膜を形成するようにしてももちろんよい。ゲートバスライン２がＡｌで形成されている場合は、一括エッチング後、シュウ酸等の溶液中で陽極酸化を行うことにより、エッチングされたＡｌの側面だけが酸化されて絶縁性を確保することができるようになる。ゲートバスライン２がＡｌ系以外の陽極酸化材料である例えばＴａ系の材料で形成されていても同様に取り扱うことができる。
【００４３】
また、側壁の絶縁性を得る方法として、低抵抗半導体層５からゲート形成金属層６４までの一括エッチング時に、エッチングガス中に例えば炭素系のガスのＣＯ2等を混入することによりゲートバスライン側壁絶縁性被膜を形成するようにしてももちろんよい。
【００４４】
またさらに上記実施の形態では、第１の金属膜にＣｒを用いたが、これは、第２の金属膜とＩＴＯとの選択エッチングが可能なＴｉ、Ｍｏ、あるいはそれらの合金膜に置き換えることが可能である。エッチングガスとしては主に塩素系のガスを用いる。また、上記実施の形態では、第２の金属膜にＣｕを用いたが、ＣｒあるいはＣｕとＣｒの多層膜を用いることも可能である。
【００４５】
また上記実施の形態では、動作半導体層４の形成材料としてアモルファスシリコンを用いて説明したが、本発明はこれに限らず、動作半導体層４にポリシリコンを用いることも可能である。
【００４６】
【発明の効果】
以上の通り、本発明によれば、液晶表示装置の製造において、製造コストを低減させることができるようになる。また本発明によれば、液晶表示装置の製造におけるフォトリソグラフィ工程で使用するマスクの数を低減させることができるようになる。
【００４７】
本発明によれば、簡略化された薄膜トランジスタを構成し製造できるので、製造に係わる投資を減少させることができ、また、必要なマスク数を最小化できるので、高い歩留りで液晶表示装置を製造することができるようになる。
【００４８】
【図面の簡単な説明】
【図１】本発明の一実施の形態による液晶表示装置の製造方法により製造された液晶表示装置の概略の構成を示す図である。
【図２】本発明の一実施の形態による液晶表示装置の製造工程を示す部分断面図である。
【図３】本発明の一実施の形態による液晶表示装置の製造工程を示す部分断面図である。
【図４】本発明の一実施の形態による液晶表示装置の製造工程を示す部分断面図である。
【図５】本発明の一実施の形態による液晶表示装置の製造工程を説明する図である。
【図６】本発明の一実施の形態による液晶表示装置の製造工程における電気メッキの工程を説明する図である。
【図７】従来の液晶表示装置の製造方法により製造された液晶表示装置の概略の構成を示す図である。
【図８】従来の液晶表示装置の製造工程を示す部分断面図である。
【図９】従来の液晶表示装置の製造工程を示す部分断面図である。
【図１０】従来の液晶表示装置の製造工程を説明する図である。
【符号の説明】
１、１００ ＴＦＴ
２、１０２ ゲートバスライン（ゲート電極）
３、１０３ ゲート絶縁膜
４、１０４ 動作半導体層
５、１０５ 低抵抗半導体層
６、１０６ ソース電極
７、１０７ ドレイン電極
９、１０９ 側壁絶縁膜
１０ 透明絶縁基板（アレイ基板）
１２、１１２ ドレインバスライン
１４、１１４ 画素電極
５０、１５０ 蓄積容量配線
５２、５４、５６、１５２、１５４、１５６ 外部接続端子
６２ 素子間分離領域
６４ ゲート形成金属層
６６ アモルファスシリコン（ａ−Ｓｉ）層
６８ ｎ+ａ−Ｓｉ層
８２ 第１の金属膜
８４ 第２の金属膜
８６ 第３の金属膜
Claims (2)
- 絶縁基板上に少なくともゲート形成金属層、ゲート絶縁膜、及び動作半導体形成層をこの順に積層し、
第１のマスクを用いて前記動作半導体形成層、前記ゲート絶縁膜、及び前記ゲート形成金属層をエッチングして、ゲートバスラインを含む積層パターン及び蓄積容量配線を含む積層パターンを形成し、
前記ゲートバスラインを含む積層パターン及び前記蓄積容量配線を含む積層パターンの形成領域以外の領域に、前記ゲートバスラインを含む積層パターン及び前記蓄積容量配線を含む積層パターンと同じ厚みを有し、前記ゲートバスラインの側壁を絶縁する絶縁膜を形成し、
全面に透明電極材料層を成膜してからその上に第１の金属膜を形成し、
第２のマスクを用いて前記第１の金属膜及び前記透明電極材料層をエッチングして、ドレインバスラインと、ゲート電極として機能する前記ゲートバスラインの領域を前記ドレインバスラインとで挟み込むドレイン電極と、前記ドレイン電極に対向するソース電極を兼ねる画素電極とを形成すると共に、前記ゲートバスライン上の前記ドレイン電極及びソース電極間の領域の前記動作半導体形成層を露出させて動作半導体層を形成し、前記蓄積容量配線上の画素間素子分離領域の前記動作半導体形成層を露出させ、
前記ドレイン電極上の前記第１の金属膜上に第２の金属膜を形成すると共に、電気メッキにより前記ドレイン電極及びソース電極間の前記動作半導体形成層上及び前記画素電極に前記第２の金属膜より薄い第３の金属膜を形成し、
前記第２及び第３の金属膜をマスクとして前記画素間素子分離領域上の前記動作半導体形成層をエッチングにより除去した後、前記第３の金属膜を除去する工程を含むこと
を特徴とする液晶表示装置の製造方法。 - 請求項１記載の液晶表示装置の製造方法において、
前記第１の金属膜は、Ｃｒ膜、Ｔｉ膜、Ｍｏ膜のいずれか、又はそれらの合金膜で形成されること
を特徴とする液晶表示装置の製造方法。
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