JP4494531B2 - フィルタコプロセッサ - Google Patents
フィルタコプロセッサ Download PDFInfo
- Publication number
- JP4494531B2 JP4494531B2 JP51649998A JP51649998A JP4494531B2 JP 4494531 B2 JP4494531 B2 JP 4494531B2 JP 51649998 A JP51649998 A JP 51649998A JP 51649998 A JP51649998 A JP 51649998A JP 4494531 B2 JP4494531 B2 JP 4494531B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- filter
- complex
- numbered
- sequence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03178—Arrangements involving sequence estimation techniques
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/30—Time-delay networks
Description
発明の分野
本発明は一般的にはコプロセッサに関し、かつより特定的にはデジタル信号プロセッサにおいて実施されるフィルタコプロセッサ（ｆｉｌｔｅｒ ｃｏ−ｐｒｏｃｅｓｓｏｒｓ）に関する。
発明の背景
デジタルセルラシステムのような、今日の無線通信システムはチャネル等化、チャネル符号化／復号またはコーディング／デコーディング、および音声符号化を行うために膨大なデジタル信号処理を必要とする。１つのそのようなデジタルセルラシステムはグループ・スペシャル・モービル（Ｇｒｏｕｐｅ Ｓｐｅｃｉａｌ Ｍｏｂｉｌｅ：ＧＳＭ）デジタルセルラシステムである。典型的なＧＳＭデジタルセルラシステム構成においては、１つのタイムスロットに別個のデジタル信号プロセッサ（ＤＳＰ）が専用のものとされ、従って単一の無線周波（ＲＦ）キャリアを等化する（ｅｑｕａｌｉｚｅ）ために８つのＤＳＰが必要とされる。しかしながら、イコライザからの各々の出力はチャネルデコーディングを行うために他の別個のＤＳＰに入力されなければならない。すべての合計で、１６のＤＳＰが単一のＲＦキャリアを等化し／デコードするのに必要とされる。
ＧＳＭのようなセルラシステムにおいて配備される多数のＲＦキャリアを考慮したとき、受信機内で使用されるＤＳＰの数は高価なものとなる。コストに加えて、ＤＳＰの寸法は多数のものが受信機内の貴重な不動産（ｒｅａｌ ｅｓｔａｔｅ）の大きな部分を消費するようになる。さらに、多数のＤＳＰは受信機から除去されなければならない対応した量の熱を放散する。全体的にみて、上に述べた受信機において実施される多数のＤＳＰは不利益を伴って作られている。従って、従来技術のように多数の専用のＤＳＰの必要性なしに単一のＲＦキャリア上に存在する同じ数の信号を受信する方法が必要である。
【図面の簡単な説明】
図１は、本発明に係わるフィルタコプロセッサのハードウエアアーキテクチャを、ブロック図形式で、概略的に示す。
図２は、図１のフィルタコプロセッサにおいて使用するためのデータ、係数および出力の概略的編制または構成を示す。
図３〜図１２は、図１のハードウエアアーキテクチャに適用されるモード０および１に対するたたみ込みおよび相関の多様なデシメイション値に対する図２に示される概略的なデータ編制または構成を示す。
図１３は、本発明に係わるフィルタコプロッサから利益を受けることができるイコライザを概略的に示す。
図１４〜図１９は、図１のハードウエアアーキテクチャに適用されるモード２および３に対するマッチドフィルタリングおよび相関の多様なデシメイション値に対する図２に示される概略的なデータ編制を示す。
図２０は、無線通信システムの受信機において好適に実施される図１のフィルタコプロセッサを概略的に示す。
好ましい実施形態の詳細な説明
一般的にいえば、デジタル信号プロセッサ（ＤＳＰ）内のフィルタコプロセッサは等化プロセスの間における変調信号の直交的性質を活用する。受信の後は、受信信号のある実数／虚数値のみが復調のために有用であるから、前記フィルタコプロセッサは送信された信号を評価または推定するためにこれらの値のみを処理する。復調のために有用なこれらの値のみを使用することにより、前記フィルタコプロセッサは与えられた量の時間内により多くの情報を処理することができ、従来技術と比較した場合増大した処理につながる。
好ましい実施形態においては、前記フィルタコプロセッサはデータ情報を記憶するための第１のメモリおよび係数を記憶するための第２のメモリを含む。前記フィルタコプロセッサはまた乗算器／累算器（ｍｕｌｔｉｐｌｉｅｒ／ａｃｃｕｍｕｌａｔｏｒ）を制御して複数の動作モードにおいて乗算／累算機能を行い、かつ前記データ情報および係数の回復または引出しを調整するためのコントローラを含む。
好ましい実施形態においては、１つのモードの動作はさらに複素データシーケンスおよびミッドアンブル（ｍｉｄ−ａｍｂｌｅ）シーケンスの間の相関を備え、この場合前記ミッドアンブルシーケンスは交互の純粋の実数／純粋の虚数の複素数値を具備する。さらに、他のモードの動作は前記相関の出力のデシメイションを備える。該相関に関連する実施形態では、他のモードの動作は２Ｘオーバサンプルの複素データシーケンスおよびミッドアンブルシーケンスの間の相関を備え、この場合ミッドアンブルシーケンスは１Ｘの交互の純粋の実数／純粋の虚数の複素数値を具備する。
また、好ましい実施形態においては、１つのモードの動作はさらにマッチドフィルタリング（ｍａｔｃｈｅｄ ｆｉｌｔｅｒｉｎｇ）を備え、この場合入力データは複素数であり、マッチドフィルタリングに関連する係数は複素数であり、かつ出力は交互の純粋の実数／純粋の虚数データの実シーケンス（ｒｅａｌ ｓｅｑｕｅｎｃｅ）である。他のモードの動作はマッチドフィルタリングの出力のデシメイションを具備する。
上に述べたフィルタコプロセッサは最尤シーケンス推定（Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏｎ：ＭＬＳＥ）アルゴリズムによって使用するための出力を発生する。前記フィルタコプロセッサの係数はチャネル応答係数およびマッチドフィルタ係数を具備する。中央処理ユニットによる介入を最小にするため、フィルタコプロセッサは入力データをメモリからフィルタコプロセッサへかつ出力をフィルタコプロセッサからメモリへと移動するためにダイレクトメモリアクセス装置が使用される動作モードで動作する。
前記フィルタコプロセッサは無線通信システムと両立するまたは適合する受信機において使用するためのイコライザへの用途を有する。この実施形態では、前記イコライザは複素データシーケンスおよびミッドアンブルシーケンスを相関するための相関ブロックを具備し、前記ミッドアンブルシーケンスは交互の純粋の実数／純粋の虚数の複素数値を備え、かつ前記イコライザは複素係数を使用して複素入力をマッチドフィルタリングしかつ実シーケンスの交互の純粋の実数／純粋の虚数データを出力するためのマッチドフィルタリングブロックを具備する。最尤シーケンス推定（ＭＬＳＥ）ブロックは前記マッチドフイルタリングブロックの出力に基づき無線通信システムにおいて送信される信号を評価または推定する。
この実施形態では、前記相関ブロックおよびマッチドフイルタリングブロックは第１および第２のメモリおよび前記相関に関連する第１のモードおよび前記マッチドフィルタリングに関連する第２のモードにおいて乗算／累算機能を行うために乗算器／累算器を制御するためのコントローラを使用して実施される。相関に関連する第１のモードおよびマッチドフィルタリングに関連する第２のモードはデジタル信号プロセッサ内のフィルタコプロセッサにおいて達成される。
図１は、本発明に係わるフィルタコプロセッサ（ｆｉｌｔｅｒ ｃｏ−ｐｒｏｃｅｓｓｏｒ）のハードウエアアーキテクチャを概略的に示す。好ましい実施形態では、フィルタコプロセッサは有限インパルス応答（ＦＩＲ）コプロセッサである。図１に示されるように、システムは乗算器／累算器（ｍｕｌｔｉｐｌｉｅｒ／ａｃｃｕｍｕｌａｔｏｒ：ＭＡＣ）１０９に結合されたデータメモリバンク１０３および係数メモリバンク１０６を備えている。メモリバンクのサイズはハードウエア設計者に任されているが、ＧＳＭ電気通信標準に適応するよう十分に大きくすべきである。図１にはまた２つの専用のダイレクトメモリアクセス（ＤＭＡ）チャネル１１２および１１３が示されており、第１のもの１１２はデータメモリバンクへのデータ転送のためのものであり、かつ第２のもの１１３はＦＩＲ結果を中央処理ユニットＣＰＵへと転送し戻すためのものである。この構成により、ＣＰＵの介在の量が初期設定のみへと最小化される。４ワード入力バッファ１１５および１ワード出力バッファ１１８がＤＭＡ転送プロセスとＦＩＲデータ捕捉プロセスの間でインタフェースする。フィルタカウント部１２１はＦＩＲフィルタの長さの制御を担当している。アドレス発生器１２４は選択されたモードに従ってメモリバンク１０３および１０６へのアドレスポインタを発生する責務を有する。制御ユニット１２７はＦＩＲ動作を制御しかつＣＰＵへのインタフェースを行う。
図１に示されるように、クロックサイクルごとに１つの乗算／累算（ＭＡＣ）操作のみが行われる。このアーキテクチャは広い範囲のＦＩＲフィルタリングの用途をサポートするために最大の柔軟性を与え、一方各用途に対して最小の計算ステップを維持する。これは面積および総合の計算時間に関してコスト効率のよい解決方法に寄与する。
上で述べたように、図１に示されるフィルタコプロセッサのアーキテクチャは複数のモードをサポートすることが可能である。好ましい実施形態では、（２つのモードビットにより構成される）４つのモードの動作がサポートされる。
１．モード０−実数ＦＩＲフィルタ。
２．モード１−複素ＦＩＲフィルタ。
３．モード２−純粋の実数／純粋の虚数出力を交互に発生する複素ＦＩＲフィルタ。
４．モード３−完全に複素数のデータシーケンスと交互の純粋の実数／純粋の虚数データ要素からなる複素シーケンスの間の複素相関。
付加的な、デシメイションなし／２によるデシメイション（Ｎｏ＿Ｄｅｃｉｍａｔｉｏｎ／Ｄｅｃｉｍａｔｉｏｎ＿ｂｙ＿２）モードビットがＴ間隔（Ｔ−Ｓｐａｃｅｄ）およびＴ／２間隔（Ｔ／２−Ｓｐａｃｅｄ）通信システムをサポートするために規定された。それにより、３つのプログラム可能なビットは広い範囲のＦＩＲフィルタリングの用途の効率的な実施を可能にし、それらの内のいくつかを以下に示しかつ簡単に説明する。
＊ 実数たたみ込み（Ｒｅａｌ ｃｏｎｖｏｌｕｔｉｏｎ）ＦＩＲフィルタ（図３）、
＊ ２による出力デシメイションを備えた実数たたみ込みＦＩＲフィルタ（図４）、
＊ 実数相関ＦＩＲフィルタ（図５）、
＊ ２による出力デシメイションを備えた実数相関ＦＩＲフィルタ（図６）、
＊ 複素たたみ込みＦＩＲフィルタ（図７）、
＊ ２による出力デシメイションを備えた複素たたみ込みＦＩＲフィルタ（図８）、
＊ 実数出力のみを発生する複素たたみ込みＦＩＲフィルタ（図９）、
＊ 虚数出力のみを発生する複素たたみ込みＦＩＲフィルタ（図１０）、
＊ 複素相関ＦＩＲフィルタ（図１１）、
＊ ２による出力デシメイションを備えた複素相関ＦＩＲフィルタ（図１２）、
＊ 純粋実数／純粋虚数出力を交互に発生する複素ＦＩＲフィルタ（図１４）、
＊ ２によりデシメイトされた交互の純粋実数／純粋虚数出力を発生する複素ＦＩＲフィルタ（図１５）、
＊ 完全複素データシーケンスと交互の純粋＿実数／純粋＿虚数データ要素からなる複素シーケンスとの間の複素相関（図１６および図１７）、
＊ ２によりオーバサンプルされた完全複素データシーケンスと交互の純粋＿実数／純粋＿虚数データ要素からなる複素シーケンスとの間の複素相関（図１８および図１９）。
本発明に係わるフィルタコプロセッサのハードウエアアーキテクチャはＧＳＭ電気通信標準と両立できる。ＧＳＭにおいては、時分割多元接続（ＴＤＭＡ）が８つのタイムスロットを含む４．６１５ミリセカンドのフレーム構造を備えて使用される。各タイムスロットは１５６．２５ビットからなる。通常のまたはノーマルデータバーストに対しては、２つの５８暗号化データビット、２６トレーニングシーケンスビット、６テイルビット（ｔａｉｌ ｂｉｔｓ）および８．２５ガードビットがある。アクセスデータバーストに対しては、３６の暗号化データビット、４１のトレーニングシーケンスビット、８つの拡張テイルビット、３つのテイルビットおよび６８．２５の拡張ガードビットがある。変調機構は差分符号化ガウスろ波ＭＳＫ（ＧＭＳＫ）である。
図３〜図１２は、図１のハードウエア構造に適用されるモード０および１に対するたたみ込みおよび相関の種々のデシメイション値に対して図２に示される概略的なデータ編制を示す。各々の図に対し、データを初期設定しかつ処理するためのステップがバレットまたは弾薬筒（ｂｕｌｌｅｔ）形式で与えられており、処理を行うために使用される適用可能な方程式もまた示されている。
＊ 実数たたみ込みＦＩＲフィルタ（図３）
＜方程式＞
＜初期設定＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を逆方向順序（ｒｅｖｅｒｓｅ ｏｒｄｅｒ）で初期設定。コアが＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ もし入力データバッファが空であれば、４つまでの新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序（ｄｉｒｅｃｔ ｏｒｄｅｒ）で初期設定。コア／ＤＭＡが＃フィルタ＿カウント書込みを実行。
＊ Ｆ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分。
＊ ２による出力デシメイションを備えた実数たたみ込みＦＩＲフィルタ（図４）
＜方程式＞
＜初期設定＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を逆方向順序（ｒｅｖｅｒｓｅ ｏｒｄｅｒ）で初期設定。コアが＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ もし入力データバッファが空であれば、４つまでの新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序（ｄｉｒｅｃｔ ｏｒｄｅｒ）で初期設定。コア／ＤＭＡが＃フィルタ＿カウント書込みを実行。
＊ Ｆ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分。
＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分。
＊ 実数相関ＦＩＲフィルタ（図５）
＜方程式＞
＜初期設定＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を正方向順序で初期設定。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ もし入力データバッファが空であれば、４つまでの新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡが＃フィルタ＿カウント書込みを実行。
＊ Ｆ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分。
＊ ２による出力デシメイションを備えた実数相関ＦＩＲフィルタ（図６）
＜方程式＞
＜初期設定＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を正方向順序で初期設定。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ もし入力データバッファが空であれば、４つまでの新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡが＃フィルタ＿カウント書込みを実行。
＊ Ｆ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分。
＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分。
＊ 複素たたみ込みＦＩＲフィルタ（図７）
＜方程式＞
＜初期設定＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を正方向順序で初期設定。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ 入力データバッファが空であれば、２または４の新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクにおけるデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ＿カウント書込みを実行。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ ２による出力デシメイションを備えた複素たたみ込みＦＩＲフィルタ（図８）
＜方程式＞
＜初期設定＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を正方向順序で初期設定。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ 入力データバッファが空であれば、２または４の新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクにおけるデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ＿カウント書込みを実行。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、新しいデータバンクポインタを増分。
＊ 実数出力のみを発生する複素たたみ込みＦＩＲフィルタ（図９）
＜方程式＞
＜初期設定＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を逆方向順序で初期設定し、一方虚数係数は始めに無視される。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ もし入力データバッファが空であれば、２または４の新しいデータワードを転送するためにコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ＿カウント書込みを実行。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ 虚数出力のみを発生する複素たたみ込みＦＩＲフィルタ（図１０）
＜方程式＞
＜初期設定＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ データはＩｍ／Ｒｅ対に編制。
＊ 係数バンクの係数を逆方向順序で初期設定し、一方虚数係数は始めに無視される。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ 入力データバッファが空であれば、２または４の新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ＿カウント書込みを実行。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 複素相関ＦＩＲフィルタ（図１１）
＜方程式＞
＜初期化＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を正方向順序で初期設定し、一方虚数成分は始めに無視される。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ 入力データバッファが空であれば、２または４の新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ＿カウント書込みを実行。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ ２による出力デシメイションを備えた複素相関ＦＩＲフィルタ（図１２）
＜方程式＞
＜初期化＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を正方向順序で初期設定し、一方虚数成分は始めに無視される。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ 入力データバッファが空であれば、２または４の新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ＿カウント書込みを実行。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
図１に示されるハードウエアアーキテクチャは受信機のイコライザにおいて使用される場合に特に有利である。そのようなイコライザは概略的に図１３に示されており、そこでは直交信号ＩおよびＱが相関ブロック２０３に入力される。重要なことは、本発明はＩおよびＱの間の直交性を活用し、従って図１のフィルタコプロセッサは任意の直交変調システムにおいて有利に実施できることに注目することである。説明を続けると、相関ブロック２０３はその出力としてマッチドフィルタ２０６への入力を有する。マッチドフィルタ２０６はまた入力として直交信号ＩおよびＱを有する。マッチドフィルタ２０６の出力はビタビデコーダ（Ｖｉｔｅｒｂｉ ｄｅｃｏｄｅｒ）２０９へ入力される。相関ブロック２０３、マッチドフィルタ２０６およびビタビデコーダ２０９は全体として技術的によく知られたイコライザを構成する。ビタビデコーダ２０９の出力は受信信号のさらなる処理を行うチャネルデコーダ（図示せず）へと入力される。
図１４〜図１９は図１のハードウエアアーキテクチャに適用されるマッチドフィルタリング（モード２）および相関（モード３）のデシメイション値を変えるための図２に示される概略的なデータ編制を示す。最初の分析は相関プロセスのものである。相関プロセスにおいては、入力データはミッドアンブルの形式での同期ワードパターンと相関される。ＧＳＭのＧＭＳＫ変調機構の性質により、同期ワードは、純粋の実数値と純粋の虚数値との間で交番する。通常、フルバリュー（ｆｕｌｌ ｖａｌｕｅｓ）である。通常、全またはフル複素数乗算は４つの乗算および累算操作を必要とする。同期ワードの性質のため、２つの乗算が必要とされるのみであり、それは実数または虚数部分のいずれかが“０”である（すなわち、直交する）ためである。図１のフィルタコプロセッサは計算時間を半分に低減するためにこの特性を活用する。前述のように、各図に対して、データを初期設定しかつ処理するためのステップがバレット形式で与えられ、処理を行うために使用される適用可能な方程式も示される。
＊ フル複素データシーケンスと交互の純粋実数／純粋虚数データ要素からなる複素シーケンスの間の複素相関（図１６および図１７）
トレーニングシーケンス（受信データ）は複素数である（ビットごとに一対のＩおよびＱサンプル）。ミッドアンブルシーケンス（参照データまたは基準データ）は交互の純粋Ｒｅ／純粋Ｉｍ複素数値からなり（ビットごとに１つの純粋の複素数）、図１６に示される表を形成する。
＜方程式＞
＊ 相関関数は、
＊ ミッドアンブルシーケンスの直交成分を活用すると次式が得られる。
＊ したがって、複素相関出力が各々の複素入力に対して計算され半分のＭＡＣ操作を必要とする。
＜初期設定＞
＊ モード＆フィルタカウント設定（＝係数値の＃）。
＊ 係数バンクの係数を正方向順序で初期設定。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ 入力データバッファが空の場合に、２または４の新しいデータサンプルを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは２×＃フィルタ＿カウント書込みを実行。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ ２によりオーバサンプルされた完全複素データシーケンスと交互の純粋実数／純粋虚数データ要素からなる複素シーケンスの間の複素相関（図１８および図１９）
トレーニングシーケンス（受信データ）は２×オーバサンプルされる（ビットごとに２×Ｉ＆Ｑサンプル）。ミッドアンブルシーケンス（基準データ）は交互の純粋Ｒｅ／純粋Ｉｍ複素数値（ビットごとに１つの純粋の複素数）から構成される。相関の前に、ミッドアンブルシーケンスは純粋の複素数値の間に複素ゼロを加えることにより２×補間されて、図１８に示される表を形成する。
＜方程式＞
＊ 相関関数は次のようになる
＊ 補間されたミッドアンブルシーケンスの直交成分を活用することにより次の式を得る。
＊ ｎが「偶数」である場合、フィルタ出力は「奇数」入力サンプルと独立であり、かつｎが「奇数」である場合、フィルタ出力は「偶数」入力サンプルと独立であることを容易に示すことができる。その結果、偶数および奇数フィルタ出力は別個に計算することができ、半分のデータメモリのバンクサイズを必要とするのみとなる。
＜初期設定＞
＊ モード＆フィルタカウントを設定（＝係数値の＃）。
＊ 係数バンクの係数を正方向順序で初期設定。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ 入力データバッファが空の場合、２または４の新しいデータサンプルを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは２×＃フィルタ＿カウント書込みを実行、偶数のみまたは奇数のみ。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
第２の分析はマッチドフィルタリングプロセスのものである。マッチドフィルタリングプロセスにおいては、ＧＳＭシステムにおいて使用される等化プロセスに特定的な２つの要素が活用される。第１に、交互の実数および虚数出力値のみが計算される。これは前述のようにＧＭＳＫ変調機構の直交的性質を活用する。さらに、２×オーバサンプルされたデータを処理しかつビット出力ごとに単一のサンプルを提供するため出力データは２によりデシメイトされる。出力シーケンスはビタビデコーダ２０９によるさらなる処理のために純粋の実数シーケンスとして取り扱われる。前と同様に、フィルタコプロセッサのマッチドフィルタリングモードはこれらの特性を活用して完全な複素数乗算を行うものに対して計算時間を低減する。前述のように、各々の図に対して、データを初期設定しかつ処理するためのステップがバレット形式で与えられ、処理を行うために使用される適用可能な方程式も示されている。
＊ 純粋の実数／純粋の虚数出力を交互に発生する複素ＦＩＲフィルタ（図１４）
＜方程式＞
＜初期設定＞
＊ モード＆フィルタカウントを設定（＝係数値の＃）。
＊ 係数バンクの係数を逆方向順序で初期設定。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ もし入力データバッファが空であれば、２まはた４の新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ＿カウント書込みを実行。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ ２によりデシメイトされた交互の純粋の実数／純粋の虚数出力を発生する複素ＦＩＲフィルタ（図１５）
＜方程式＞
＜初期設定＞
＊ モード＆フィルタカウントを設定（＝係数値の＃）。
＊ 係数バンクの係数を逆方向順序で初期設定。
＜処理＞
＊ もし入力データバッファが空であれば、４つの新しいデータワード（２つの複素データ）を転送するためコア／ＤＭＡをトリガ。
＊ データを正方向順序で初期設定（コア／ＤＭＡ書込み）。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
あらかじめ、これらのタスクはプロセッサコア上でファームウエア動作によって行われている。以下の表はフィルタコプロセッサを使用して行われる改善を示す。
【表１】
【表２】
図２０は、無線通信システムの受信機において好適に実施される図１のフィルタコプロセッサを概略的に示す。概略的に説明すると、この受信機は直交変調された信号４００を受信機フロントエンド４０６において受信する。直交変調された信号４００は複数のシンボルからなる。好ましい実施形態では、該シンボルは受信機フロントエンド４０６の第１および第２の分岐（ｂｒａｎｃｈｅｓ）において受信されかつ第１および第２の分岐の間のシンボルの受信は所定の期間だけオフセットされている。図１に示されるフィルタコプロセッサのハードウエアを実施するチャネルイコライザ２１２においては、受信機の第１の分岐からの偶数番号のシンボルが独立にデコードされかつ受信機の第２の分岐からの奇数番号のシンボルが独立にデコードされて受信機の各分岐に対するデコードされた情報を生成する。受信機の各分岐に対するデコードされた情報は次に受信機バックエンド（図示せず）に結合されかつ処理される。
好ましい実施形態では、前記直交変調された信号はさらにオフセット直交位相シフトキード（ＱＰＳＫ）変調された信号を含み、この信号は特定的にはガウス最小シフトキーイング（Ｇａｕｓｓｉａｎ Ｍｉｎｉｍｕｍ Ｓｈｉｆｔ Ｋｅｙｉｎｇ：ＧＭＳＫ）変調された信号である。最小シフトキーイング（ＭＳＫ）変調、のような他の形式の変調も同様に使用できる。図２０の受信機は時分割多元接続（ＴＤＭＡ）エアインタフェース、かつ特にグループスペシャルモービル（Ｇｒｏｕｐｅ Ｓｐｅｃｉａｌ Ｍｏｂｉｌｅ：ＧＳＭ）ＴＤＭＡエアインタフェース、と両立性がある。
前記受信機の第１の分岐からの偶数番号のシンボルは独立にデコードされかつ前記受信機の第２の分岐からの奇数番号のシンボルが独立にデコードされて受信機の各分岐に対するデコードされた情報を生成する。独立のデコードを行うために、ＩおよびＱデータはトレーニングシーケンスによって相関されてチャネルインパルス応答を推定または評価しその後受信データと共に推定または評価されたチャネルをマッチフィルタリングする。前記トレーニングシーケンス（基準データ）は図１６の表に示されるように交互の純粋＿Ｒｅ／純粋＿Ｉｍ複素数値（ビットごとに１つの純粋の複素数）から構成される。それは次に最尤シーケンス推定（ＭＬＳＥ）およびシンボル間干渉打消し（ｉｎｔｅｒ−ｓｙｍｂｏｌ ｉｎｔｅｒｆｅｒｅｎｃｅ ｃａｎｃｅｌｌａｔｉｏｎ）を行ってソフト決定データシーケンス推定を行う。ソフト決定データは次にさらに処理を行うためチャネルデコーダ（受信機バックエンド）に渡される。ここに説明されかつ図１に示されたフィルタコプロセッサはチャネルインパルス応答のための相関プロセスならびにその推定または計算された（ｅｓｔｉｍａｔｅｄ）チャネルによる受信データのマッチフィルタリングプロセスを行う。ＧＳＭシステムのＧＭＳＫ変調機構を活用することにより、前記相関およびマッチドフィルタリングプロセスを行うためのステップの数が大幅に低減され、従ってＲＦキャリアごとにより少ないＤＳＰを要求する結果となる。
本発明が特定の実施形態に関して特定的に示されかつ説明されたが、当業者には本発明の範囲から離れることなく形式上または細部において種々の変更を行うことができることが理解されるであろう。
本発明は一般的にはコプロセッサに関し、かつより特定的にはデジタル信号プロセッサにおいて実施されるフィルタコプロセッサ（ｆｉｌｔｅｒ ｃｏ−ｐｒｏｃｅｓｓｏｒｓ）に関する。
発明の背景
デジタルセルラシステムのような、今日の無線通信システムはチャネル等化、チャネル符号化／復号またはコーディング／デコーディング、および音声符号化を行うために膨大なデジタル信号処理を必要とする。１つのそのようなデジタルセルラシステムはグループ・スペシャル・モービル（Ｇｒｏｕｐｅ Ｓｐｅｃｉａｌ Ｍｏｂｉｌｅ：ＧＳＭ）デジタルセルラシステムである。典型的なＧＳＭデジタルセルラシステム構成においては、１つのタイムスロットに別個のデジタル信号プロセッサ（ＤＳＰ）が専用のものとされ、従って単一の無線周波（ＲＦ）キャリアを等化する（ｅｑｕａｌｉｚｅ）ために８つのＤＳＰが必要とされる。しかしながら、イコライザからの各々の出力はチャネルデコーディングを行うために他の別個のＤＳＰに入力されなければならない。すべての合計で、１６のＤＳＰが単一のＲＦキャリアを等化し／デコードするのに必要とされる。
ＧＳＭのようなセルラシステムにおいて配備される多数のＲＦキャリアを考慮したとき、受信機内で使用されるＤＳＰの数は高価なものとなる。コストに加えて、ＤＳＰの寸法は多数のものが受信機内の貴重な不動産（ｒｅａｌ ｅｓｔａｔｅ）の大きな部分を消費するようになる。さらに、多数のＤＳＰは受信機から除去されなければならない対応した量の熱を放散する。全体的にみて、上に述べた受信機において実施される多数のＤＳＰは不利益を伴って作られている。従って、従来技術のように多数の専用のＤＳＰの必要性なしに単一のＲＦキャリア上に存在する同じ数の信号を受信する方法が必要である。
【図面の簡単な説明】
図１は、本発明に係わるフィルタコプロセッサのハードウエアアーキテクチャを、ブロック図形式で、概略的に示す。
図２は、図１のフィルタコプロセッサにおいて使用するためのデータ、係数および出力の概略的編制または構成を示す。
図３〜図１２は、図１のハードウエアアーキテクチャに適用されるモード０および１に対するたたみ込みおよび相関の多様なデシメイション値に対する図２に示される概略的なデータ編制または構成を示す。
図１３は、本発明に係わるフィルタコプロッサから利益を受けることができるイコライザを概略的に示す。
図１４〜図１９は、図１のハードウエアアーキテクチャに適用されるモード２および３に対するマッチドフィルタリングおよび相関の多様なデシメイション値に対する図２に示される概略的なデータ編制を示す。
図２０は、無線通信システムの受信機において好適に実施される図１のフィルタコプロセッサを概略的に示す。
好ましい実施形態の詳細な説明
一般的にいえば、デジタル信号プロセッサ（ＤＳＰ）内のフィルタコプロセッサは等化プロセスの間における変調信号の直交的性質を活用する。受信の後は、受信信号のある実数／虚数値のみが復調のために有用であるから、前記フィルタコプロセッサは送信された信号を評価または推定するためにこれらの値のみを処理する。復調のために有用なこれらの値のみを使用することにより、前記フィルタコプロセッサは与えられた量の時間内により多くの情報を処理することができ、従来技術と比較した場合増大した処理につながる。
好ましい実施形態においては、前記フィルタコプロセッサはデータ情報を記憶するための第１のメモリおよび係数を記憶するための第２のメモリを含む。前記フィルタコプロセッサはまた乗算器／累算器（ｍｕｌｔｉｐｌｉｅｒ／ａｃｃｕｍｕｌａｔｏｒ）を制御して複数の動作モードにおいて乗算／累算機能を行い、かつ前記データ情報および係数の回復または引出しを調整するためのコントローラを含む。
好ましい実施形態においては、１つのモードの動作はさらに複素データシーケンスおよびミッドアンブル（ｍｉｄ−ａｍｂｌｅ）シーケンスの間の相関を備え、この場合前記ミッドアンブルシーケンスは交互の純粋の実数／純粋の虚数の複素数値を具備する。さらに、他のモードの動作は前記相関の出力のデシメイションを備える。該相関に関連する実施形態では、他のモードの動作は２Ｘオーバサンプルの複素データシーケンスおよびミッドアンブルシーケンスの間の相関を備え、この場合ミッドアンブルシーケンスは１Ｘの交互の純粋の実数／純粋の虚数の複素数値を具備する。
また、好ましい実施形態においては、１つのモードの動作はさらにマッチドフィルタリング（ｍａｔｃｈｅｄ ｆｉｌｔｅｒｉｎｇ）を備え、この場合入力データは複素数であり、マッチドフィルタリングに関連する係数は複素数であり、かつ出力は交互の純粋の実数／純粋の虚数データの実シーケンス（ｒｅａｌ ｓｅｑｕｅｎｃｅ）である。他のモードの動作はマッチドフィルタリングの出力のデシメイションを具備する。
上に述べたフィルタコプロセッサは最尤シーケンス推定（Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏｎ：ＭＬＳＥ）アルゴリズムによって使用するための出力を発生する。前記フィルタコプロセッサの係数はチャネル応答係数およびマッチドフィルタ係数を具備する。中央処理ユニットによる介入を最小にするため、フィルタコプロセッサは入力データをメモリからフィルタコプロセッサへかつ出力をフィルタコプロセッサからメモリへと移動するためにダイレクトメモリアクセス装置が使用される動作モードで動作する。
前記フィルタコプロセッサは無線通信システムと両立するまたは適合する受信機において使用するためのイコライザへの用途を有する。この実施形態では、前記イコライザは複素データシーケンスおよびミッドアンブルシーケンスを相関するための相関ブロックを具備し、前記ミッドアンブルシーケンスは交互の純粋の実数／純粋の虚数の複素数値を備え、かつ前記イコライザは複素係数を使用して複素入力をマッチドフィルタリングしかつ実シーケンスの交互の純粋の実数／純粋の虚数データを出力するためのマッチドフィルタリングブロックを具備する。最尤シーケンス推定（ＭＬＳＥ）ブロックは前記マッチドフイルタリングブロックの出力に基づき無線通信システムにおいて送信される信号を評価または推定する。
この実施形態では、前記相関ブロックおよびマッチドフイルタリングブロックは第１および第２のメモリおよび前記相関に関連する第１のモードおよび前記マッチドフィルタリングに関連する第２のモードにおいて乗算／累算機能を行うために乗算器／累算器を制御するためのコントローラを使用して実施される。相関に関連する第１のモードおよびマッチドフィルタリングに関連する第２のモードはデジタル信号プロセッサ内のフィルタコプロセッサにおいて達成される。
図１は、本発明に係わるフィルタコプロセッサ（ｆｉｌｔｅｒ ｃｏ−ｐｒｏｃｅｓｓｏｒ）のハードウエアアーキテクチャを概略的に示す。好ましい実施形態では、フィルタコプロセッサは有限インパルス応答（ＦＩＲ）コプロセッサである。図１に示されるように、システムは乗算器／累算器（ｍｕｌｔｉｐｌｉｅｒ／ａｃｃｕｍｕｌａｔｏｒ：ＭＡＣ）１０９に結合されたデータメモリバンク１０３および係数メモリバンク１０６を備えている。メモリバンクのサイズはハードウエア設計者に任されているが、ＧＳＭ電気通信標準に適応するよう十分に大きくすべきである。図１にはまた２つの専用のダイレクトメモリアクセス（ＤＭＡ）チャネル１１２および１１３が示されており、第１のもの１１２はデータメモリバンクへのデータ転送のためのものであり、かつ第２のもの１１３はＦＩＲ結果を中央処理ユニットＣＰＵへと転送し戻すためのものである。この構成により、ＣＰＵの介在の量が初期設定のみへと最小化される。４ワード入力バッファ１１５および１ワード出力バッファ１１８がＤＭＡ転送プロセスとＦＩＲデータ捕捉プロセスの間でインタフェースする。フィルタカウント部１２１はＦＩＲフィルタの長さの制御を担当している。アドレス発生器１２４は選択されたモードに従ってメモリバンク１０３および１０６へのアドレスポインタを発生する責務を有する。制御ユニット１２７はＦＩＲ動作を制御しかつＣＰＵへのインタフェースを行う。
図１に示されるように、クロックサイクルごとに１つの乗算／累算（ＭＡＣ）操作のみが行われる。このアーキテクチャは広い範囲のＦＩＲフィルタリングの用途をサポートするために最大の柔軟性を与え、一方各用途に対して最小の計算ステップを維持する。これは面積および総合の計算時間に関してコスト効率のよい解決方法に寄与する。
上で述べたように、図１に示されるフィルタコプロセッサのアーキテクチャは複数のモードをサポートすることが可能である。好ましい実施形態では、（２つのモードビットにより構成される）４つのモードの動作がサポートされる。
１．モード０−実数ＦＩＲフィルタ。
２．モード１−複素ＦＩＲフィルタ。
３．モード２−純粋の実数／純粋の虚数出力を交互に発生する複素ＦＩＲフィルタ。
４．モード３−完全に複素数のデータシーケンスと交互の純粋の実数／純粋の虚数データ要素からなる複素シーケンスの間の複素相関。
付加的な、デシメイションなし／２によるデシメイション（Ｎｏ＿Ｄｅｃｉｍａｔｉｏｎ／Ｄｅｃｉｍａｔｉｏｎ＿ｂｙ＿２）モードビットがＴ間隔（Ｔ−Ｓｐａｃｅｄ）およびＴ／２間隔（Ｔ／２−Ｓｐａｃｅｄ）通信システムをサポートするために規定された。それにより、３つのプログラム可能なビットは広い範囲のＦＩＲフィルタリングの用途の効率的な実施を可能にし、それらの内のいくつかを以下に示しかつ簡単に説明する。
＊ 実数たたみ込み（Ｒｅａｌ ｃｏｎｖｏｌｕｔｉｏｎ）ＦＩＲフィルタ（図３）、
＊ ２による出力デシメイションを備えた実数たたみ込みＦＩＲフィルタ（図４）、
＊ 実数相関ＦＩＲフィルタ（図５）、
＊ ２による出力デシメイションを備えた実数相関ＦＩＲフィルタ（図６）、
＊ 複素たたみ込みＦＩＲフィルタ（図７）、
＊ ２による出力デシメイションを備えた複素たたみ込みＦＩＲフィルタ（図８）、
＊ 実数出力のみを発生する複素たたみ込みＦＩＲフィルタ（図９）、
＊ 虚数出力のみを発生する複素たたみ込みＦＩＲフィルタ（図１０）、
＊ 複素相関ＦＩＲフィルタ（図１１）、
＊ ２による出力デシメイションを備えた複素相関ＦＩＲフィルタ（図１２）、
＊ 純粋実数／純粋虚数出力を交互に発生する複素ＦＩＲフィルタ（図１４）、
＊ ２によりデシメイトされた交互の純粋実数／純粋虚数出力を発生する複素ＦＩＲフィルタ（図１５）、
＊ 完全複素データシーケンスと交互の純粋＿実数／純粋＿虚数データ要素からなる複素シーケンスとの間の複素相関（図１６および図１７）、
＊ ２によりオーバサンプルされた完全複素データシーケンスと交互の純粋＿実数／純粋＿虚数データ要素からなる複素シーケンスとの間の複素相関（図１８および図１９）。
本発明に係わるフィルタコプロセッサのハードウエアアーキテクチャはＧＳＭ電気通信標準と両立できる。ＧＳＭにおいては、時分割多元接続（ＴＤＭＡ）が８つのタイムスロットを含む４．６１５ミリセカンドのフレーム構造を備えて使用される。各タイムスロットは１５６．２５ビットからなる。通常のまたはノーマルデータバーストに対しては、２つの５８暗号化データビット、２６トレーニングシーケンスビット、６テイルビット（ｔａｉｌ ｂｉｔｓ）および８．２５ガードビットがある。アクセスデータバーストに対しては、３６の暗号化データビット、４１のトレーニングシーケンスビット、８つの拡張テイルビット、３つのテイルビットおよび６８．２５の拡張ガードビットがある。変調機構は差分符号化ガウスろ波ＭＳＫ（ＧＭＳＫ）である。
図３〜図１２は、図１のハードウエア構造に適用されるモード０および１に対するたたみ込みおよび相関の種々のデシメイション値に対して図２に示される概略的なデータ編制を示す。各々の図に対し、データを初期設定しかつ処理するためのステップがバレットまたは弾薬筒（ｂｕｌｌｅｔ）形式で与えられており、処理を行うために使用される適用可能な方程式もまた示されている。
＊ 実数たたみ込みＦＩＲフィルタ（図３）
＜方程式＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を逆方向順序（ｒｅｖｅｒｓｅ ｏｒｄｅｒ）で初期設定。コアが＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ もし入力データバッファが空であれば、４つまでの新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序（ｄｉｒｅｃｔ ｏｒｄｅｒ）で初期設定。コア／ＤＭＡが＃フィルタ＿カウント書込みを実行。
＊ Ｆ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分。
＊ ２による出力デシメイションを備えた実数たたみ込みＦＩＲフィルタ（図４）
＜方程式＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を逆方向順序（ｒｅｖｅｒｓｅ ｏｒｄｅｒ）で初期設定。コアが＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ もし入力データバッファが空であれば、４つまでの新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序（ｄｉｒｅｃｔ ｏｒｄｅｒ）で初期設定。コア／ＤＭＡが＃フィルタ＿カウント書込みを実行。
＊ Ｆ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分。
＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分。
＊ 実数相関ＦＩＲフィルタ（図５）
＜方程式＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を正方向順序で初期設定。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ もし入力データバッファが空であれば、４つまでの新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡが＃フィルタ＿カウント書込みを実行。
＊ Ｆ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分。
＊ ２による出力デシメイションを備えた実数相関ＦＩＲフィルタ（図６）
＜方程式＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を正方向順序で初期設定。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ もし入力データバッファが空であれば、４つまでの新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡが＃フィルタ＿カウント書込みを実行。
＊ Ｆ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分。
＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分。
＊ 複素たたみ込みＦＩＲフィルタ（図７）
＜方程式＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を正方向順序で初期設定。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ 入力データバッファが空であれば、２または４の新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクにおけるデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ＿カウント書込みを実行。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ ２による出力デシメイションを備えた複素たたみ込みＦＩＲフィルタ（図８）
＜方程式＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を正方向順序で初期設定。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ 入力データバッファが空であれば、２または４の新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクにおけるデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ＿カウント書込みを実行。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、新しいデータバンクポインタを増分。
＊ 実数出力のみを発生する複素たたみ込みＦＩＲフィルタ（図９）
＜方程式＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を逆方向順序で初期設定し、一方虚数係数は始めに無視される。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ もし入力データバッファが空であれば、２または４の新しいデータワードを転送するためにコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ＿カウント書込みを実行。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ 虚数出力のみを発生する複素たたみ込みＦＩＲフィルタ（図１０）
＜方程式＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ データはＩｍ／Ｒｅ対に編制。
＊ 係数バンクの係数を逆方向順序で初期設定し、一方虚数係数は始めに無視される。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ 入力データバッファが空であれば、２または４の新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ＿カウント書込みを実行。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 複素相関ＦＩＲフィルタ（図１１）
＜方程式＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を正方向順序で初期設定し、一方虚数成分は始めに無視される。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ 入力データバッファが空であれば、２または４の新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ＿カウント書込みを実行。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ ２による出力デシメイションを備えた複素相関ＦＩＲフィルタ（図１２）
＜方程式＞
＊ モード＆フィルタカウントをセット（＝係数値の＃）。
＊ 係数バンクの係数を正方向順序で初期設定し、一方虚数成分は始めに無視される。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ 入力データバッファが空であれば、２または４の新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ＿カウント書込みを実行。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
図１に示されるハードウエアアーキテクチャは受信機のイコライザにおいて使用される場合に特に有利である。そのようなイコライザは概略的に図１３に示されており、そこでは直交信号ＩおよびＱが相関ブロック２０３に入力される。重要なことは、本発明はＩおよびＱの間の直交性を活用し、従って図１のフィルタコプロセッサは任意の直交変調システムにおいて有利に実施できることに注目することである。説明を続けると、相関ブロック２０３はその出力としてマッチドフィルタ２０６への入力を有する。マッチドフィルタ２０６はまた入力として直交信号ＩおよびＱを有する。マッチドフィルタ２０６の出力はビタビデコーダ（Ｖｉｔｅｒｂｉ ｄｅｃｏｄｅｒ）２０９へ入力される。相関ブロック２０３、マッチドフィルタ２０６およびビタビデコーダ２０９は全体として技術的によく知られたイコライザを構成する。ビタビデコーダ２０９の出力は受信信号のさらなる処理を行うチャネルデコーダ（図示せず）へと入力される。
図１４〜図１９は図１のハードウエアアーキテクチャに適用されるマッチドフィルタリング（モード２）および相関（モード３）のデシメイション値を変えるための図２に示される概略的なデータ編制を示す。最初の分析は相関プロセスのものである。相関プロセスにおいては、入力データはミッドアンブルの形式での同期ワードパターンと相関される。ＧＳＭのＧＭＳＫ変調機構の性質により、同期ワードは、純粋の実数値と純粋の虚数値との間で交番する。通常、フルバリュー（ｆｕｌｌ ｖａｌｕｅｓ）である。通常、全またはフル複素数乗算は４つの乗算および累算操作を必要とする。同期ワードの性質のため、２つの乗算が必要とされるのみであり、それは実数または虚数部分のいずれかが“０”である（すなわち、直交する）ためである。図１のフィルタコプロセッサは計算時間を半分に低減するためにこの特性を活用する。前述のように、各図に対して、データを初期設定しかつ処理するためのステップがバレット形式で与えられ、処理を行うために使用される適用可能な方程式も示される。
＊ フル複素データシーケンスと交互の純粋実数／純粋虚数データ要素からなる複素シーケンスの間の複素相関（図１６および図１７）
トレーニングシーケンス（受信データ）は複素数である（ビットごとに一対のＩおよびＱサンプル）。ミッドアンブルシーケンス（参照データまたは基準データ）は交互の純粋Ｒｅ／純粋Ｉｍ複素数値からなり（ビットごとに１つの純粋の複素数）、図１６に示される表を形成する。
＜方程式＞
＊ 相関関数は、
＜初期設定＞
＊ モード＆フィルタカウント設定（＝係数値の＃）。
＊ 係数バンクの係数を正方向順序で初期設定。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ 入力データバッファが空の場合に、２または４の新しいデータサンプルを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは２×＃フィルタ＿カウント書込みを実行。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ ２によりオーバサンプルされた完全複素データシーケンスと交互の純粋実数／純粋虚数データ要素からなる複素シーケンスの間の複素相関（図１８および図１９）
トレーニングシーケンス（受信データ）は２×オーバサンプルされる（ビットごとに２×Ｉ＆Ｑサンプル）。ミッドアンブルシーケンス（基準データ）は交互の純粋Ｒｅ／純粋Ｉｍ複素数値（ビットごとに１つの純粋の複素数）から構成される。相関の前に、ミッドアンブルシーケンスは純粋の複素数値の間に複素ゼロを加えることにより２×補間されて、図１８に示される表を形成する。
＜方程式＞
＊ 相関関数は次のようになる
＜初期設定＞
＊ モード＆フィルタカウントを設定（＝係数値の＃）。
＊ 係数バンクの係数を正方向順序で初期設定。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ 入力データバッファが空の場合、２または４の新しいデータサンプルを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは２×＃フィルタ＿カウント書込みを実行、偶数のみまたは奇数のみ。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
第２の分析はマッチドフィルタリングプロセスのものである。マッチドフィルタリングプロセスにおいては、ＧＳＭシステムにおいて使用される等化プロセスに特定的な２つの要素が活用される。第１に、交互の実数および虚数出力値のみが計算される。これは前述のようにＧＭＳＫ変調機構の直交的性質を活用する。さらに、２×オーバサンプルされたデータを処理しかつビット出力ごとに単一のサンプルを提供するため出力データは２によりデシメイトされる。出力シーケンスはビタビデコーダ２０９によるさらなる処理のために純粋の実数シーケンスとして取り扱われる。前と同様に、フィルタコプロセッサのマッチドフィルタリングモードはこれらの特性を活用して完全な複素数乗算を行うものに対して計算時間を低減する。前述のように、各々の図に対して、データを初期設定しかつ処理するためのステップがバレット形式で与えられ、処理を行うために使用される適用可能な方程式も示されている。
＊ 純粋の実数／純粋の虚数出力を交互に発生する複素ＦＩＲフィルタ（図１４）
＜方程式＞
＊ モード＆フィルタカウントを設定（＝係数値の＃）。
＊ 係数バンクの係数を逆方向順序で初期設定。
＊ コアは＃フィルタ＿カウント書込みを実行。
＜処理＞
＊ もし入力データバッファが空であれば、２まはた４の新しいデータワードを転送するためコア／ＤＭＡをトリガ。
＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ＿カウント書込みを実行。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ ２によりデシメイトされた交互の純粋の実数／純粋の虚数出力を発生する複素ＦＩＲフィルタ（図１５）
＜方程式＞
＊ モード＆フィルタカウントを設定（＝係数値の＃）。
＊ 係数バンクの係数を逆方向順序で初期設定。
＜処理＞
＊ もし入力データバッファが空であれば、４つの新しいデータワード（２つの複素データ）を転送するためコア／ＤＭＡをトリガ。
＊ データを正方向順序で初期設定（コア／ＤＭＡ書込み）。
＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。
＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。
あらかじめ、これらのタスクはプロセッサコア上でファームウエア動作によって行われている。以下の表はフィルタコプロセッサを使用して行われる改善を示す。
【表１】
好ましい実施形態では、前記直交変調された信号はさらにオフセット直交位相シフトキード（ＱＰＳＫ）変調された信号を含み、この信号は特定的にはガウス最小シフトキーイング（Ｇａｕｓｓｉａｎ Ｍｉｎｉｍｕｍ Ｓｈｉｆｔ Ｋｅｙｉｎｇ：ＧＭＳＫ）変調された信号である。最小シフトキーイング（ＭＳＫ）変調、のような他の形式の変調も同様に使用できる。図２０の受信機は時分割多元接続（ＴＤＭＡ）エアインタフェース、かつ特にグループスペシャルモービル（Ｇｒｏｕｐｅ Ｓｐｅｃｉａｌ Ｍｏｂｉｌｅ：ＧＳＭ）ＴＤＭＡエアインタフェース、と両立性がある。
前記受信機の第１の分岐からの偶数番号のシンボルは独立にデコードされかつ前記受信機の第２の分岐からの奇数番号のシンボルが独立にデコードされて受信機の各分岐に対するデコードされた情報を生成する。独立のデコードを行うために、ＩおよびＱデータはトレーニングシーケンスによって相関されてチャネルインパルス応答を推定または評価しその後受信データと共に推定または評価されたチャネルをマッチフィルタリングする。前記トレーニングシーケンス（基準データ）は図１６の表に示されるように交互の純粋＿Ｒｅ／純粋＿Ｉｍ複素数値（ビットごとに１つの純粋の複素数）から構成される。それは次に最尤シーケンス推定（ＭＬＳＥ）およびシンボル間干渉打消し（ｉｎｔｅｒ−ｓｙｍｂｏｌ ｉｎｔｅｒｆｅｒｅｎｃｅ ｃａｎｃｅｌｌａｔｉｏｎ）を行ってソフト決定データシーケンス推定を行う。ソフト決定データは次にさらに処理を行うためチャネルデコーダ（受信機バックエンド）に渡される。ここに説明されかつ図１に示されたフィルタコプロセッサはチャネルインパルス応答のための相関プロセスならびにその推定または計算された（ｅｓｔｉｍａｔｅｄ）チャネルによる受信データのマッチフィルタリングプロセスを行う。ＧＳＭシステムのＧＭＳＫ変調機構を活用することにより、前記相関およびマッチドフィルタリングプロセスを行うためのステップの数が大幅に低減され、従ってＲＦキャリアごとにより少ないＤＳＰを要求する結果となる。
本発明が特定の実施形態に関して特定的に示されかつ説明されたが、当業者には本発明の範囲から離れることなく形式上または細部において種々の変更を行うことができることが理解されるであろう。
Claims (2)
- フィルタコプロセッサであって、
２倍オーバサンプルされた複素データシーケンスのうち、偶数番目又は奇数番目の複素データシーケンスを表すデータ情報を記憶するための第１のメモリと、
係数を記憶するための第２のメモリと、
前記偶数番目又は奇数番目の複素データシーケンスを表す前記記憶されたデータ情報とミッドアンブルシーケンスを表わす記憶された係数との間の相関プロセスの間に乗算および累算機能を行うために乗算器および累算器を制御するためのコントローラであって、前記ミッドアンブルシーケンスは、前記偶数番目又は奇数番目の複素データシーケンスを表す前記データ情報を入力する毎に交互に入力される純粋の実数および純粋の虚数からなる複素数値を含み、前記コントローラはさらに前記記憶されたデータ情報および前記記憶された係数の読出しの調整を行って、偶数番目又は奇数番目の相関出力を生成するように前記乗算器及び前記累積器を制御するコントローラと
を具備するフィルタコプロセッサ。 - 無線通信システムに対応可能な受信機において使用するためのイコライザであって、
２倍オーバサンプルされた複素データシーケンスのうち、偶数番目又は奇数番目の複素データシーケンスを表すデータ情報を記憶するための第１のメモリと、係数を記憶するための第２のメモリと、相関に関連する第１のモードおよびマッチドフィルタリングに関する第２のモードにおいて乗算および累算機能を行うために乗算器および累算器を制御するためのコントローラとを含むフィルタコプロセッサであって、
乗算器および累算器を使用して前記偶数番目又は奇数番目の複素データシーケンスを表す前記記憶されたデータ情報およびミッドアンブルシーケンスを表わす記憶された係数を相関するための相関ブロックであって、前記ミッドアンブルシーケンスは、前記偶数番目又は奇数番目の複素データシーケンスを表す前記データ情報を入力する毎に交互に入力される純粋の実数および純粋の虚数からなる複素数値からなり、前記記憶されたデータ情報および前記記憶された係数の読出しの調整を行って、偶数番目又は奇数番目の相関出力を生成する相関ブロックと、
乗算器および累算器を使用するとともに、複素係数を使用して複素入力をマッチドフィルタリングしかつ交互の純粋の実数データおよび純粋の虚数データの実シーケンスを出力するためのマッチドフィルタリングブロックとして機能するフィルタコプロセッサと、
前記マッチドフィルタリングブロックの出力に基づき無線通信システムにおいて送信される信号を推定または評価するための最尤シーケンス推定ブロックと、
を具備するイコライザ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/725,871 | 1996-10-04 | ||
| US08/725,871 US5905757A (en) | 1996-10-04 | 1996-10-04 | Filter co-processor |
| PCT/US1997/011435 WO1998015056A1 (en) | 1996-10-04 | 1997-07-08 | A filter co-processor |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000501918A JP2000501918A (ja) | 2000-02-15 |
| JP2000501918A5 JP2000501918A5 (ja) | 2005-04-07 |
| JP4494531B2 true JP4494531B2 (ja) | 2010-06-30 |
Family
ID=24916302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51649998A Expired - Lifetime JP4494531B2 (ja) | 1996-10-04 | 1997-07-08 | フィルタコプロセッサ |
Country Status (17)
| Country | Link |
|---|---|
| US (1) | US5905757A (ja) |
| JP (1) | JP4494531B2 (ja) |
| KR (1) | KR100306014B1 (ja) |
| CN (1) | CN1153422C (ja) |
| AR (1) | AR008437A1 (ja) |
| AU (1) | AU3587597A (ja) |
| CA (1) | CA2238299C (ja) |
| DE (1) | DE19781047B4 (ja) |
| ES (1) | ES2147693B1 (ja) |
| FI (1) | FI117493B (ja) |
| FR (1) | FR2754366B1 (ja) |
| GB (1) | GB2322057B (ja) |
| IT (1) | IT1295391B1 (ja) |
| RU (1) | RU2178949C2 (ja) |
| SE (1) | SE517510C2 (ja) |
| TW (1) | TW340285B (ja) |
| WO (1) | WO1998015056A1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI106675B (fi) * | 1998-01-30 | 2001-03-15 | Nokia Networks Oy | Tiedonsiirtomenetelmä ja radiojärjestelmä |
| US6269117B1 (en) * | 1998-06-29 | 2001-07-31 | Sony Corporation | System and method for enhancing downsampling operations |
| DE69838028T2 (de) * | 1998-10-06 | 2008-03-13 | Texas Instruments Inc., Dallas | Linearvektorrechnung |
| DE10003006A1 (de) * | 2000-01-25 | 2001-07-26 | Bosch Gmbh Robert | Anordnung und Verfahren zur Signalverarbeitung und Speicherung |
| DE10127348A1 (de) * | 2001-06-06 | 2002-12-19 | Infineon Technologies Ag | Verfahren und Schaltungsanordnung zur Übertragung von Daten zwischen einem Prozessor und einem Hardware-Rechenwerk |
| WO2002003637A1 (de) * | 2000-07-03 | 2002-01-10 | Infineon Technologies Ag | Viterbi-entzerrer mittels verschiedener hardware-datenpfaden für acs und übertr agungsmetriken operationen |
| EP1763157A3 (en) * | 2002-02-14 | 2007-06-27 | Interdigital Technology Corporation | Wireless communication system having an adaptive threshold for timing deviation measurement, and method |
| US6873662B2 (en) * | 2002-02-14 | 2005-03-29 | Interdigital Technology Corporation | Wireless communication system having adaptive threshold for timing deviation measurement and method |
| US7428278B2 (en) * | 2002-05-09 | 2008-09-23 | Interdigital Technology Corporation | Method and apparatus for parallel midamble cancellation |
| US7222288B2 (en) | 2004-07-30 | 2007-05-22 | Hellosoft, Inc. | Modified soft output Viterbi algorithm for truncated trellis |
| US7492839B2 (en) * | 2004-07-30 | 2009-02-17 | Hellosoft Inc. | Efficient implementation of GSM/GPRS equalizer |
| ES2302638B1 (es) * | 2006-12-21 | 2009-06-04 | Vicente Diaz Fuente | Metodo mejorado de codificacion y decodificacion con al menos dos pares de secuencias ortogonales. |
| US8560760B2 (en) * | 2007-01-31 | 2013-10-15 | Microsoft Corporation | Extending flash drive lifespan |
| US7657572B2 (en) | 2007-03-06 | 2010-02-02 | Microsoft Corporation | Selectively utilizing a plurality of disparate solid state storage locations |
| WO2011004299A1 (en) * | 2009-07-07 | 2011-01-13 | Koninklijke Philips Electronics N.V. | Noise reduction of breathing signals |
| US10360163B2 (en) | 2016-10-27 | 2019-07-23 | Google Llc | Exploiting input data sparsity in neural network compute units |
| US10175980B2 (en) * | 2016-10-27 | 2019-01-08 | Google Llc | Neural network compute tile |
| CN109120241B (zh) * | 2017-06-23 | 2022-03-22 | 北京遥感设备研究所 | 一种实数交叉型复系数fir滤波器 |
| CN109564684B (zh) * | 2018-01-15 | 2023-05-02 | 深圳鲲云信息科技有限公司 | 图像语义分割方法、可编程逻辑电路、系统及电子设备 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2137839B (en) * | 1983-04-09 | 1986-06-04 | Schlumberger Measurement | Digital signal processors |
| US4716577A (en) * | 1986-07-07 | 1987-12-29 | Rockwell International Corporation | Autoequalizer |
| US4868868A (en) * | 1986-09-30 | 1989-09-19 | Oki Electric Industry Co., Ltd. | Sub-band speech analyzing and synthesizing device |
| DE3744075A1 (de) * | 1987-12-24 | 1989-07-13 | Licentia Gmbh | Verfahren zur entzerrung von dispersiven, linearen oder naeherungsweise linearen kanaelen zur uebertragung von digitalen signalen sowie anordnung zum ausfuehren des verfahrens |
| US5031193A (en) * | 1989-11-13 | 1991-07-09 | Motorola, Inc. | Method and apparatus for diversity reception of time-dispersed signals |
| US5159282A (en) * | 1989-12-06 | 1992-10-27 | Kabushiki Kaisha Toshiba | Demodulation apparatus incorporating adaptive equalizer for digital communication |
| US5214391A (en) * | 1989-12-06 | 1993-05-25 | Kabushiki Kaisha Toshiba | Demodulation apparatus having multipath detector for selecting a first or second demodulator |
| JPH0761190B2 (ja) * | 1990-01-16 | 1995-06-28 | パイオニア株式会社 | ハウリング防止機能を備えた音響装置 |
| JP2801782B2 (ja) * | 1990-02-07 | 1998-09-21 | 三菱電機株式会社 | フレーム位相推定方法及び回路 |
| JPH0454013A (ja) * | 1990-06-21 | 1992-02-21 | Mitsubishi Electric Corp | ディジタルフィルタ |
| US5283780A (en) * | 1990-10-18 | 1994-02-01 | Stanford Telecommunications, Inc. | Digital audio broadcasting system |
| US5251233A (en) * | 1990-12-20 | 1993-10-05 | Motorola, Inc. | Apparatus and method for equalizing a corrupted signal in a receiver |
| DE4108806C1 (ja) * | 1991-03-18 | 1992-01-30 | Litef Gmbh, 7800 Freiburg, De | |
| US5245611A (en) * | 1991-05-31 | 1993-09-14 | Motorola, Inc. | Method and apparatus for providing carrier frequency offset compensation in a tdma communication system |
| FR2679721B1 (fr) * | 1991-07-22 | 1993-09-24 | Alcatel Radiotelephone | Procede d'egalisation adaptative reduisant l'interference intersymbole, et dispositif de reception et application correspondants. |
| JP3318753B2 (ja) * | 1991-12-05 | 2002-08-26 | ソニー株式会社 | 積和演算装置および積和演算方法 |
| JPH06284094A (ja) * | 1992-01-10 | 1994-10-07 | Mitsubishi Electric Corp | 最尤系列推定装置 |
| EP0580924A1 (en) * | 1992-07-30 | 1994-02-02 | STMicroelectronics S.r.l. | Digital filter device |
| JPH06216810A (ja) * | 1993-01-20 | 1994-08-05 | Fujitsu Ltd | 等化器の同期確立方式 |
| JP2541128B2 (ja) * | 1993-11-16 | 1996-10-09 | 日本電気株式会社 | マルチキャリアロ―ルオフフィルタ |
| US6302576B1 (en) * | 1993-11-29 | 2001-10-16 | Oki Electric Industry Co., Ltd. | Soft decision estimation unit and maximum-likelihood sequence estimation unit |
| US5724390A (en) * | 1994-03-02 | 1998-03-03 | Lucent Technologies Inc. | MLSE before derotation and after derotation |
| US5499272A (en) * | 1994-05-31 | 1996-03-12 | Ericsson Ge Mobile Communications Inc. | Diversity receiver for signals with multipath time dispersion |
-
1996
- 1996-10-04 US US08/725,871 patent/US5905757A/en not_active Expired - Lifetime
-
1997
- 1997-07-08 GB GB9811085A patent/GB2322057B/en not_active Expired - Fee Related
- 1997-07-08 CA CA002238299A patent/CA2238299C/en not_active Expired - Fee Related
- 1997-07-08 JP JP51649998A patent/JP4494531B2/ja not_active Expired - Lifetime
- 1997-07-08 RU RU98112274/09A patent/RU2178949C2/ru not_active IP Right Cessation
- 1997-07-08 WO PCT/US1997/011435 patent/WO1998015056A1/en active IP Right Grant
- 1997-07-08 KR KR1019980704193A patent/KR100306014B1/ko not_active IP Right Cessation
- 1997-07-08 DE DE19781047T patent/DE19781047B4/de not_active Expired - Fee Related
- 1997-07-08 AU AU35875/97A patent/AU3587597A/en not_active Abandoned
- 1997-07-08 CN CNB971913765A patent/CN1153422C/zh not_active Expired - Lifetime
- 1997-08-07 FR FR9710122A patent/FR2754366B1/fr not_active Expired - Fee Related
- 1997-08-12 TW TW086111549A patent/TW340285B/zh not_active IP Right Cessation
- 1997-09-15 IT IT97RM000553A patent/IT1295391B1/it active IP Right Grant
- 1997-09-18 AR ARP970104282A patent/AR008437A1/es unknown
- 1997-10-03 ES ES009702065A patent/ES2147693B1/es not_active Expired - Lifetime
-
1998
- 1998-06-03 SE SE9801958A patent/SE517510C2/sv not_active IP Right Cessation
- 1998-06-03 FI FI981263A patent/FI117493B/fi not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE19781047B4 (de) | 2005-09-29 |
| AR008437A1 (es) | 2000-01-19 |
| SE9801958L (sv) | 1998-08-03 |
| RU2178949C2 (ru) | 2002-01-27 |
| SE9801958D0 (sv) | 1998-06-03 |
| WO1998015056A1 (en) | 1998-04-09 |
| GB2322057B (en) | 2001-04-25 |
| FI117493B (fi) | 2006-10-31 |
| JP2000501918A (ja) | 2000-02-15 |
| CA2238299A1 (en) | 1998-04-09 |
| FI981263A (fi) | 1998-06-03 |
| DE19781047T1 (de) | 1998-12-17 |
| GB2322057A (en) | 1998-08-12 |
| FR2754366B1 (fr) | 2003-08-15 |
| US5905757A (en) | 1999-05-18 |
| CN1153422C (zh) | 2004-06-09 |
| ES2147693A1 (es) | 2000-09-16 |
| KR100306014B1 (ko) | 2001-11-02 |
| IT1295391B1 (it) | 1999-05-12 |
| CA2238299C (en) | 2000-09-26 |
| AU3587597A (en) | 1998-04-24 |
| GB9811085D0 (en) | 1998-07-22 |
| CN1205133A (zh) | 1999-01-13 |
| ITRM970553A1 (it) | 1999-03-15 |
| ES2147693B1 (es) | 2001-05-16 |
| KR19990071907A (ko) | 1999-09-27 |
| TW340285B (en) | 1998-09-11 |
| FI981263A0 (fi) | 1997-07-08 |
| SE517510C2 (sv) | 2002-06-11 |
| FR2754366A1 (fr) | 1998-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4494531B2 (ja) | フィルタコプロセッサ | |
| US5933467A (en) | Multirate receive device and method using a single adaptive interpolation filter | |
| US7966360B2 (en) | Finite impulse response filter and digital signal receiving apparatus | |
| US8774318B2 (en) | Method and apparatus for constant envelope modulation | |
| US6026130A (en) | System and method for estimating a set of parameters for a transmission channel in a communication system | |
| EP0763286A1 (en) | Diversity receiver for signals with multipath time dispersion | |
| EP1332556A2 (en) | Method for overusing frequencies to permit simultaneous transmission of signals from two or more users on the same frequency and time slot | |
| CN111684729B (zh) | 匹配滤波器无线电接收机 | |
| US5724390A (en) | MLSE before derotation and after derotation | |
| WO2005076493A1 (en) | Post despreading interpolation in cdma systems | |
| CN101647206A (zh) | 相关装置 | |
| JP2001251220A (ja) | デジタルマッチトフィルタおよびデジタルマッチトフィルタを用いた携帯無線端末 | |
| EP2974051B1 (en) | Device and method for computing a channel estimate | |
| JP2002518871A (ja) | １ビット相関レイク受信機 | |
| JPH08279832A (ja) | 信号復元方法 | |
| MXPA05013518A (es) | Ecualizador basado en ventana deslizante de complejidad reducida. | |
| EP1198099A2 (en) | GMSK modulator, using direct digital synthesis | |
| CN111934730B (zh) | 基于跨时隙消息传递算法的符号级noma非同步接收方法 | |
| EP1526649A2 (en) | Matched filter circuit and correlation calculation method | |
| WO2000077942A1 (en) | Low computational complexity joint detection for hybrid td-cdma systems | |
| Vandaele et al. | An adaptive blind multi-user detection algorithm for mobile radio communication | |
| JP2001237905A (ja) | シンボルタイミング検出方法 | |
| EP0812439A1 (en) | Architecture for efficient interpolator | |
| Denno et al. | Design and performance of 32‐kbit/s π/4‐QPSK VLMS MLSE equalizer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040707 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040707 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050519 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070926 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071016 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080115 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080225 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080411 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090616 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090826 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100316 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100408 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140416 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |