CN101647206A - 相关装置 - Google Patents

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Abstract

本发明提供了一种相关装置，其包括加法器(101)，用于将输入信号序列与辅助信号序列相加，以便获得加法信号序列；延迟元件(109)，用于延迟所述加法信号序列，以便获得所述辅助信号序列，其中，所述延迟元件(109)具有用于提供所述加法信号序列的系数的多个系数输出端。此外，该相关装置还包括连接元件(113)，用于以系数方式将所述加法信号序列的系数与连接系数进行连接，以便获得相关结果。

Description

相关装置
技术领域
本发明涉及数字信号处理领域。
背景技术
为了在相对短的距离上(1cm、10m和120m之间)进行信息的无线传输，可以使用所谓的“无线个域网”(WPAN)。与“无线局域网”(WLAN)相比，WPAN为了进行数据传输需要少的基础设施或者甚至不需要任何基础设施，从而可以实现小的、简单的、节能的和成本有利的用于广阔应用领域的装置。
IEEE 802.15.4标准例如详细说明了低速率WPAN，其具有最高达250kbit/s的原始数据速率和固定装置或者移动装置并且适合于工业监视和控制中、传感器网络中、自动化中以及计算机外设领域中的应用以及适用于互动游戏。除了所述装置的非常简单和成本有利的可实现性外，所述装置的极小的能量需求量对于此类应用也具有决定性的意义。因此，以此标准可争取实现数月直至数年的电池运行时间。
在物理层的层面上，IEEE 802.15.4标准在几乎全球可用的2.4GHz左右的ISM频带(工业、科学、医学频带)上为fB＝250kbit/s的原始数据速率规定了具有fC＝2Mchip/s的码片速率的扩频(spreading)以及具有fS＝62.5ksymbol/s的符号速率的偏移QPSK调制(四相相移键控)。
在用于ISM频带的802.15.4发射机中，待传输的数据流首先被转换为一系列PN序列(伪随机噪声)，其方式是在每个符号周期(TS＝1/fS＝16μs)中使用四个数据位，以便从总共16个PN序列中选出一个PN序列。以这种方式将由32个PN码片(码片周期TC＝TS/32＝500ns＝1/fC)组成的、符号值特有的PN序列分配给由四个数据位组成的每个符号，替代四个数据位而传输符号值特有的PN序列。通过循环移位和/或每两个码片值的反转使在所述标准中规定的“准正交的”PN序列P0、P1、...P15彼此不同(参见IEEE 802.15.4-2003标准，章节6.5.2.3)。
被分配给连续符号的PN序列被连接在一起并且随后被偏移QPSK调制(四相相移键控)，其方式是——用半正弦脉冲成形——将带有偶数索引(0，2，4，...)的PN码片调制到同相(I)载波上而将带有奇数索引(1，3，5，...)的PN码片调制到正交(Q)载波上。为了形成偏移，与同相码片相比，正交码片被延迟半个码片周期TC(参见IEEE 802.15.4-2003标准，章节6.5.2.4)。
为了检测出包含在接收信号中的数据符号，相干方法和非相干方法都是公知的。在相干方法中，借助从载波调节电路中获得的同频和同相的载波振荡将接收信号转换为复包络(基带)，而在非相干方法中，至少可以不需要载波振荡的同相，在一定范围内可能也不需要载波振荡的同频。
由Karl-Dirk Kammeyer所著的教科书“Nachrichtenübertragung”——第二版，B.G.Teubner出版社，斯图加特，ISBN 3-519-16142-7——公开了一种相干的接收单元(417页上的图12.1.7)。在此种情况下不利的是高的实现耗费，所述实现耗费一方面来自所必需的载波调节电路，该载波调节电路具有附属的、接收信号与同频同相的载波振荡的高速率(高于码片速率)的乘法，另一方面来自具有高速率的复数匹配滤波的、高耗费的复数信号处理。附加地，所述高的实现耗费造成非常高的能量消耗。
此外，由上述教科书公开了一种非相干的接收单元(447页上的图12.3.7)。该接收单元具有FM鉴频器、积分单元和所谓的限制器，该接收单元要求对高速率(高于码片速率)且部分为复数值的信号进行处理。因此再次伴随着高的实现耗费和高的能量消耗。此外，在对MSK信号进行解调时，该接收单元的能力(符号错误率等)也是不够的。
为了检测包含在接收信号中的数据符号或者为了检测数据符号边界，通常在发送帧中传输待传输的发送符号，其中在每一发送帧中以前导的形式加入接收端已知的序列，例如PN序列。基于所述前导，首先在接收机中执行帧检测，在此过程中确定符号边界。在图3中示出了典型的接收信号。该接收信号例如包括分别具有L个采样值(系数)的发送符号301和303以及前导305，该前导305例如包括在接收端已预先知道的系数010110并且进行循环。
为了接收端的帧同步，可以将接收信号首先输入图4中所示的互相关滤波器401(KKF)，该互相关滤波器401在接收信号和前导字或者前导符号(前导)之间实施互相关。互相关滤波器401的输出信号具有周期性的峰值，这些峰值分别表明相关最大值。当包含在接收信号中的前导与在接收端用于互相关的前导完全重叠或者几乎完全重叠时产生相关最大值。因此，可以基于例如可借助阈值检测器检测出的相关最大值推断出各个帧边界或者符号边界。
但是，由于诸如多径传播或者信道噪声等的信号特性，表现在互相关滤波器401的输出端上的相关最大值是相对较弱的。为了使相关最大值表现地更强，可以在互相关滤波器401之后连接梳状滤波器403，该梳状滤波器403例如是具有低通特性的HR滤波器(IIR：无限冲激响应)。在滤波器403的输出端上产生改善的相关信号，如图4所示，所述改善的相关信号具有清晰明显的相关最大值并且具有与互相关滤波器401的输出端上的相关信号相比减小的相关最小值。在此，相关最大值的时隙保持不变。
图5示出了图4中的相关装置的框图，该相关装置具有一个为FIR滤波器(FIR：有限冲激响应)的相关滤波器501和一个连接在FIR滤波器501之后的IIR滤波器，该IIR滤波器具有加法器503和设置在反馈回路中的延迟元件505，该延迟元件实现L个时钟节拍的延迟。此外，设置了同样属于IIR滤波器的放大元件507和509，以便放大施加在加法器503的输入端上的信号。加法器的输出信号提供了一个序列，基于这个序列可以实施所述帧检测。
在图6中更详细地表示出了图5中相关滤波器501的结构。该相关滤波器包括一个用于将输入信号序列延迟L个时钟节拍的移位寄存器601，其中，移位寄存器601进一步包括多个输出端，以便通过这些寄存器输出端以系数方式提供寄存器单元的内容。在寄存器输出端之后连接了乘法器603，该乘法器603实施寄存器系数与在接收端已预先知道的前导系数的系数方式的乘法。借助加法元件605将乘法结果进行累加，其中，求和结果经放大器507输入到加法器503。由此利用在时间上转动的相关序列实施卷积。
因为为了实现所述相关装置必须使用两个延迟元件505和601，图6中所示的相关装置的缺点在于其高复杂性和与此相联系的增大的电流需求量。
发明内容
本发明的任务在于，提供一种具有更低的能量需求量的前述类型的相关装置。
该任务通过独立权利要求的特征解决。
本发明基于如下知识，即可以通过交换信号处理的顺序来降低相关装置的复杂性并且因此降低相关装置的能量需求量。由于通过所述交换可以省去一个延迟元件，从而可以设置既用于相关又用于IIR滤波的唯一的延迟元件。
根据本发明，例如代表输入信号并且具有采样系数的输入信号序列被直接地或者经放大地提供给加法器，该加法器与唯一的延迟元件的输入端相耦合。延迟元件——例如为移位寄存器或者环形缓冲器——延迟加法器的输出信号序列并且将得到的已被延迟的信号序列(作为辅助信号序列)提供给加法器的一个另外的输入端。此外，延迟元件包括多个输出端，在这些输出端上可以输出寄存器元件的相应内容，这些内容是通过加法器的输出信号序列的、由延迟元件记录的系数确定的。这些系数例如并行地与连接序列的系数进行相关，所述连接序列例如是前导或者基于前导。所得到的相关结果已经包括关于相关系数的信息，所述相关系数可以通过对相关结果进行累加获得。根据相关结果或者根据连续获得的相关系数可以检测出相关最大值并且随后将该相关最大值用于帧检测或者用于符号边界的检测。
除了电流需求量的降低，根据本发明，通过节省一个延迟元件同样实现了结构的简化，结构的简化使相关装置的高效的硬件实现或者软件实现成为可能。
本发明提供了一种相关装置，该相关装置具有用于对输入信号序列和辅助信号序列进行相加的加法器，以便获得加法信号序列，并且具有用于延迟所述加法信号序列的延迟元件，以便获得辅助信号序列，其中，延迟元件具有多个用于提供加法信号序列的系数的系数输出端。此外，相关装置包括连接元件，该连接元件用于以系数方式将加法信号序列的系数与连接系数进行运算，以便获得一个或多个相关结果。
根据一个实施方式，相关结果可以已经构成相关装置的输出信号，基于所述输出信号可以实施例如进一步处理，例如相关最大值的检测。
根据一个另外的实施方式，相关装置包括加法装置，该加法装置用于累加相关结果，以便获得相关系数。在此情况下，相关系数或者连续的相关系数的序列是相关装置的输出信号。
根据一个另外的实施方式，延迟元件包括多个存储元件，这些存储元件分别具有一个系数输出端。因此，这些存储元件可以记录加法信号序列的一定数量的系数或者通过这些系数输出端提供加法信号序列的一定数量的系数。延迟元件例如可以是移位寄存器或者环形缓冲器，其与传统的环形缓冲器相比扩展了系数输出端的数目，以便提供加法信号序列的系数。
根据一个另外的实施方式，加法器包括用于接收输入信号序列的第一加法器输入端，用于接收辅助信号序列的第二加法器输入端以及用于输出加法信号序列的加法器输出端，其中，延迟元件连接在加法器输出端之后并且具有与第二加法器输入端相耦合的输出端。此外，延迟元件具有多个用于提供加法信号序列的系数的输出端，其中，连接元件连接在延迟元件的多个输出端之后并且具有多个用于提供相关结果的输出端。连接元件被优选地构造成将加法信号序列的、可提供在延迟元件的输出端上的系数与连接系数进行运算，以便提供相关结果。通过所述结构，在硬件中达到相关装置的高效实现。
根据一个另外的实施方式，在运算加法信号序列的系数与连接系数时，出于形成相关结果的目的而考虑连接系数的类型。如果连接系数的幅值例如是相等的或者这些连接系数的符号不同或者预先确定的幅值不同，则可以通过预先确定的缩放(例如以系数2)或者通过符号反转实现运算。因此，连接元件可被构造用于利用缩放因数缩放加法信号序列的系数，以便获得相关结果，其中，通过连接系数的幅值和/或符号确定缩放因数。由此实现高效的运算。这类似地适用于其他的系数。
根据一个另外的实施方式，如果连接系数的符号是正的或者是负的，则连接元件被构造用于不改变地或者符号反转地输出加法信号序列的系数作为相关结果。这类似地适用于其他的系数。
根据一个另外的实施方式，加法器和将辅助序列重新提供给加法器的延迟元件构成梳状滤波器。
根据一个另外的实施方式，连接序列是通过可在发送端使用的前导的差分调制或者差分解调推导出来的。
根据一个另外的方面，本发明提供一种检测装置，该检测装置用于在使用具有前导或者取决于该前导的前导序列的连接序列的情况下检测输入信号序列中的前导，该检测装置包括根据本发明的相关装置以及用于根据该相关装置的输出信号检测前导的检测器。该检测器例如可被构造成用于通过阈值检测或者通过峰值检测确定相关最大值。
根据一个另外的方面，本发明提供一种相关方法，该方法具有以下步骤：将输入信号序列与辅助信号序列相加，以便获得加法信号序列；延迟加法信号序列，以便获得辅助信号序列；提供加法信号序列的系数并且将加法信号序列的系数与连接系数进行系数方式的运算，以便获得相关结果。
该相关方法的其他实施方式通过根据本发明的相关装置的功能确定。
根据一个另外的方面，本发明提供一种在使用具有前导或者取决于该前导的前导序列的连接序列的情况下检测输入信号序列中的前导的方法。所述用于检测前导的方法包括根据本发明的相关方法的步骤以及根据相关装置的输出信号检测前导的步骤。
根据一个另外的方面，本发明提供一种计算机程序，当所述计算机程序在计算机上运行时，所述计算机程序用于实施根据本发明的方法中的至少一个方法。
附图说明
根据附图对本发明的其他实施形式进行说明。附图示出：
图1：根据一个实施方式的相关装置的框图；
图2：根据一个另外的实施方式的相关装置的框图；
图3：接收信号的结构；
图4：一种相关装置的框图；
图5：一种常规的相关装置的框图；以及
图6：一种常规的相关装置的框图。
具体实施方式
图1中所示的相关装置包括加法器101，该加法器101具有第一输入端103、第二输入端105以及与延迟元件109的输入端相连接的输出端107。延迟元件109包括一个通过可选的放大器111与加法器101的第二输入端105相耦合的输出端。
此外，延迟元件109还包括例如L个输出端，其中，L是自然数，所述L个输出端分别与连接元件113(Δ)的相应的L个输入端相连接。连接元件113包括与加法元件115(∑)的L个输入端相耦合的L个输出端，该加法元件115(∑)包括输出端117。此外，还设置有可选的放大器119。
输入信号序列在通过放大器119进行可选的放大之后被提供给加法器101。加法器101将可被施加在第二输入端105上的辅助信号序列与输入信号序列相加，以便通过输出端107将加法信号序列施加到延迟元件109的输入端上，该延迟元件109将加法信号序列延迟例如L个时钟节拍(参照加法信号序列所基于的采样率或者参照延迟元件109所采用的节拍频率)。为此，延迟元件109包括例如L个存储单元，其中，为每个存储单元分配一个输出端。代表存储单元内容的加法信号序列的L个系数被优选并行地提供给连接元件113，该连接元件113例如借助缩放、加法或者乘法以系数方式连接这些系数与连接系数。这些连接系数对应于例如前导的系数或者是根据前导的系数例如通过它们的差分调制或者差分解调推导得出的。
作为连接的结果，连接元件113提供L个相关结果，这L个相关结果借助加法装置115进行累加，其中，求和结果可以作为相关系数通过输出端117输出。
图2示出了根据一个另外的实施方式的相关装置的框图，利用该相关装置也能处理复数值的输入信号序列。
该相关装置包括多路复用器201，该多路复用器201具有第一输入端203、第二输入端205以及通过一个可选的位宽改变元件209与第一延迟元件211的输入端相连接的输出端。第一延迟元件211包括与第一连接元件213的多个输入端相耦合的多个输出端。第一连接元件213包括与第一加法装置215相耦合的多个输出端，其中加法装置215的输出端与加法器217的第一输入端相连接。
延迟元件211的一个另外的输出端与第二延迟元件219的输入端相连接，所述第二延迟元件219的多个输出端与第二连接元件221的相应的多个输入端相连接。第二连接元件221包括与第二加法装置223的多个输入端相连接的多个输出端，其中，加法装置223的输出端与加法器217的第二输入端相连接。
此外，加法器217还包括通过一个可选的位宽改变元件225和一个可选的缓冲器元件227与相关装置的输出端229相耦合的输出端。
第二延迟元件219的一个另外的输出端通过放大系数例如为0.875的可选的放大器231与加法器233的第一输入端相连接，该加法器233的输出端与多路复用器201的第二输入端205相连接。
此外，所述相关装置还包括处理元件235，该处理元件235与多路复用器201的第一输入端203相连接并且通过放大系数例如为0.5的可选的放大器237与加法器的第二输入端205相连接。此外，可通过图2中所示的控制输入端控制多路复用器201。
可选地，所述相关装置包括位宽改变元件238和缓冲器元件239，它们串联地与第一加法装置215的输出端相耦合并且输出子相关结果。此外，所述相关装置还可选地包括位宽改变元件241和缓冲器元件243，它们串联地与第二加法装置223的输出端相耦合并且输出其他的子相关结果。
图2中所示的相关装置基于两个子相关实施输入序列与连接序列之间的相关。在此，第一延迟装置211、第一连接元件213以及第一加法装置215提供第一辅助系数形式的第一辅助相关结果，并且第二延迟装置219、第二连接元件221以及第二加法装置223提供第二辅助系数形式的第二辅助相关结果。加法器217将这些辅助系数相加，以便获得相关系数。如果输入序列包含至少一个与连接序列至少部分相关的前导，则所述相关系数不为零并且表示输入序列和连接序列之间的相关度。以这种方式可以连续地为符号边界的检测寻找相关最大值。
连接序列的系数可以对应于各个使用的PN序列的(必要时为过采样的)系数。但是优选地，连接序列包括不同于PN序列的系数的系数(或者不同于PN序列的过采样的系数的系数)，但这些系数是由PN序列(或者由过采样的PN序列)通过例如幅值缩放和/或符号反转导出的，以便在多径传播情况下得到更准确的相关结果。
可以例如在使用以下被称为F码的、对应于前导符号的连接序列的情况下实施在图2中所示的、例如经差分解调的前导序列的滑动互相关(Sliding Cross Correlation)。如果接收信号与码片序列的前导符号一致或者接收信号包括所述前导符号，则通过相关产生可被检测的信号峰值(Peak)。
形成相关序列的连接序列可以例如通过理想的前导序列的差分调制产生，所述前导序列例如为如下经O-QPSK调制后的二进制序列(IEEE 802.15标准)：
[1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0]
对于每个前导符号，例如得到如下连接序列：
i*[ 1 1 1 -1 -1 -1 -1 -1 -1 1 1 1 -1 1 1 1 1 -1 1- 1 1 -1 1 1 1 -1 -1 1 1 -1 1 1 -1 -1]
根据一个另外的实施方式，连接序列可以由以下多电平软编码(Multilevel-Softcode)替代：
i*[1 2 1 -1 -2 -1 -2 -2 -1 1 2 1 -1 1 1 1 1 -1 1 -1 1 1 1 -2 -1 1 1 -1 1 1 -1 1]
上述多电平软编码尤其在多径传播的情况下尤其对于IEEE 802.15标准的情形而言改善相关特性并且导致了根本性错误的下降。
在图2的实施例的描述之后，以下详细说明通过PN序列的差分解调产生连接序列。
根据本发明集成了梳状滤波器，并且该梳状滤波器包括第一和第二延迟元件211和219以及加法器233。梳状滤波器有助于通过关于多个符号的相关输出的平均改善信噪比。滤波器例如具有带有反馈延迟的一阶IIR传递函数，所述反馈延迟例如对应于一个前导符号的持续时间。例如实值的梳状滤波器在8MHz的采样率下通过如下传递函数来描述：
h(z)＝0.5/[1-0.875z^(-128)]
此外，可以例如在互相关测量期间或者在前导检测期间禁用梳状滤波器。这可以例如通过将(借助-i旋转后的)接收信号馈入寄存器库和/或通过断开IIR滤波器的输出端来实现。
图2中所示的数据路径结构使用串行的I/Q方法，其中，在例如2倍的过采样的情况下，复数的I/Q采样率例如为4Msps，这对应于在串行的(或者多路复用的)I/Q数据流时的8Msps。
可以例如在2Msps的码片级上设计连接序列，其中，数据路径的采样率可以为8Msps，这导致每个抽头(Tap)延迟四个采样值，所述延迟由延迟元件211和219的存储单元产生。
以下对图2中的相关装置的功能进行描述。
输入序列被提供给处理元件235，该处理元件235实施可在数学上通过与复数-i的乘法描述的运算。因此，可施加在处理元件235的输入端上的输入信号序列与数-i相乘并且既被提供给放大系数例如为1/2的放大器237又被提供给多路复用器201的第一输入端203。放大器237的输出信号被提供给加法器233的第一输入端。加法器233将第二延迟元件219的输出信号(辅助信号序列)——该输出信号可借助放大器231可选地放大——与放大器237的输出信号相加，并且输出施加在多路复用器201的第二输入端205上的输出信号(加法信号序列)。
多路复用器201例如以系数方式多路复用处理元件235的输出信号序列的系数以及加法器233的输出信号序列的系数，并且在通过位宽改变元件209的、可选的位宽改变之后将产生的多路复用信号序列提供给第一延迟元件211。
第一延迟元件211包括多个用于记录多路复用器201的输出信号序列的系数的存储单元。在此，由于串行的I/Q方法和过采样，每个存储单元在例如2倍的过采样时引起4个时钟节拍的延迟(参照多路复用器201的输出信号序列的采样率或者参照延迟元件211的节拍频率)。
因此，多路复用器201的输出信号序列的系数构成延迟元件211的存储单元的内容。在此，每个存储单元设置有一个与第一连接元件213的相应输入端连接的输出端。
连接元件213例如通过缩放、反转、相加或者相乘连接延迟元件211的存储单元的内容。换言之，在某一时刻被存储在延迟元件211中的、多路复用器201的输出信号序列以系数方式与第一连接序列连接。第一连接序列包括例如对应于所使用的PN序列的前半部分系数的连接系数或者由所述前半部分系数导出的连接系数。第一连接序列例如包括图2中所示的系数(1 2 1 -1 -2 -1等)。
第一延迟元件211的输出端与第二延迟元件219的输入端相连接，该第二延迟元件219优选地被构造成与第一延迟元件211相同。优选地，第二延迟元件219包括与第一延迟元件211相同数目的存储单元并且被设置用于第二子相关。第二延迟元件219的同样分别引起例如四个时钟节拍的延迟的寄存器单元的输出端与第二连接元件的相应输入端相连接，该第二连接元件实施第二延迟元件219的寄存器内容与第二连接序列的系数方式的连接，以便获得第二辅助相关结果。第二连接序列包括例如与所使用的PN序列的后半部分系数相关的系数。在此，第二连接序列可以与PN序列的后半部分相同或者如图2中所示的那样与其不同。
第二加法装置223被优选地构造成与第一加法装置215相同并且通过累加在第二连接元件223的输出端上的第二相关结果提供第二辅助相关结果。
加法器217将第一和第二辅助相关结果相加，以便获得相关系数，所述相关系数表示包括第一和第二连接序列的连接序列与当前的、存储在延迟元件211和219的存储单元中的信号序列的相关度。在此，最大的连续求得的相关系数对应于连接序列和包含在信号序列中的PN序列之间的(完全)重叠。
所述相关系数在加法器217的输出端上输出并且在通过位宽改变元件225的、可选的位宽改变之后被提供给可选的延迟元件227，该延迟元件227引起例如一个时钟节拍的延迟。
第一加法装置215的输出端上的第一辅助相关结果可选地经过引起位宽改变的位宽改变元件238以及经过引起例如一个时钟节拍的延迟的延迟元件239，并且被输出用于其他可选的信号处理。与之类似地，第二加法装置223的输出端上的第二辅助相关结果经过引起位宽改变的位宽改变元件241以及经过引起例如一个时钟节拍的延迟的延迟元件243，并且被输出用于其他可选的信号处理。
如前所述，位宽改变元件209、225、238和243是可选的，并且通过以图2中所示方式的位截断来实现位宽改变。在此，在序列包括具有位索引[6:0]的7个位的情况下，位宽改变元件209根据规则[6:0]-＞[5:3]截去具有索引6、2和1的位并且使具有索引5至3的那些位通过。例如在序列具有9个位的情况下，位宽改变元件225根据规则[8:0]-＞[7:0]截去具有索引8的位并且使具有索引7至0的那些位通过。例如在序列具有8个位的情况下，位宽改变元件238根据规则[7:0]-＞[6:0]截去具有索引7的位并且使具有索引6至0的位通过。
在第二延迟元件219的输出端上提供辅助序列，该辅助序列在通过放大系数例如为0.875的放大器231进行的可选的放大之后被提供给加法器23，由此得到对于(集成的)IIR滤波而言所必需的反馈回路。因此，包括第一和第二延迟元件211和219的同一个延迟元件既用于相关又用于梳状滤波。
以下详细说明通过差分解调由PN序列导出的连接序列的根据本发明的产生，概念“导出序列”涉及所述连接序列。
如果——如同在工业监视和控制中、在传感器网络中、在自动化中或者在计算机外设领域中的应用中——极少的能量需求量和非常容易的可实现性是绝对必要的，则本发明是特别有利的。尽管本发明并不限于IEEE802.15.4标准，但所述情况是在所述标准的发射/接收装置中的示例。
在一个另外的构型中，具有第一正索引(即第一个码片之外的所有码片)的导出码片(即可被用作连接序列的导出序列的码片)分别具有一个值，所述值可以由具有所述第一正索引的PN码片(即导出序列对应的第一PN序列的码片)与在索引上(并且因此在时间上)分别位于前面的PN码片的XOR逻辑运算导出。优选地，在索引上(并且在时间上)第一的(具有索引0的)导出码片具有一个值，这个值可以由在索引上第一的(具有索引0的)PN码片与在索引上最后的PN码片的XOR逻辑运算导出。通过使用这样的导出序列尤其可以非常容易和节能地实现连接元件113或者213以及221。
下表既示出了根据IEEE 802.15.4在发射端待使用的PN序列P0，P1，...又示出了根据本发明的对应于PN序列的导出序列F0，F1，...
对于在发射端待使用的PN序列P0，P1，P2，...而言，首先必须确定：可以规定具有总共16个PN序列P0，P1，...，P15的序列储备。在此情况下，每个PN序列包括32个所谓的码片，这些码片可以分别取值逻辑0或者逻辑1。如同从表中可以看到的，例如PN序列P5的前十个码片取值0 01 1 0 1 0 1 0 0。
对于例如PN序列P5的码片，为了简化描述而引入参数P5c0(P5的第一个码片(c0))、P5c1(第二个码片(c1))、...、P5c30、P5c31(最后一个码片(c31))。其他的PN序列也是类似的，从而使得Picj表示具有索引i(Pi)的PN序列的具有索引j的码片(即第(j+1)个码片)，其中i＝0，1，...，15并且j＝0，1，...，31。此外，为了能够更好地区分PN序列的码片与导出序列的码片，PN序列的码片被称为PN码片。
如果将序列储备的总共16个PN序列P0，P1，...，P15划分为由8个“第一”PN序列P0，P1，...，P7组成的第一组PG1和由8个“第二”PN序列P8，P9，...，P15组成的第二组PG2，那么从表中可以进一步看到，第一PN序列P0，P1，...，P7的彼此不同仅在于它们的码片值的循环移动。因此，例如可以在PN序列P1中自PN码片P1c4起、在PN序列P2中自P2c8起、在P3中自P3c12起、在P4中自P4c16起...并且最后在P7中自P7c28起——在循环扩展的情况下——识别出在PN序列P0开始处出现的位模式{1 1 0 1 1 0}。第二PN序列P8，P9，...，P15的彼此不同之处也仅在于它们的码片值的循环移动。
  Pi：PN序列i(发射端)                          (Pic0Pic1Pic2Pic3...Pic30Pic31)Fi：由Pi导出的序列                           (Fic0Fic1Fic2Fic3...Fic30Fic31)
  P0：1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0F0：+ + + - - - - - - + + + - + + + + - + - + + + - - + + - + + - -
  P1：1 1 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0F1：+ + - - + + + - - - - - - + + + - + + + + - + - + + + - - + + -
  P2：0 0 1 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0F2：- + + - + + - - + + + - - - - - - + + + - + + + + - + - + + + -
  P3：0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 1 0 1 0 1F3：+ + + - - + + - + + - - + + + - - - - - - + + + - + + + + - + -
  P4：0 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 1F4：+ - + - + + + - - + + - + + - - + + + - - - - - - + + + - + + +
  P5：0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 0 0F5：- + + + + - + - + + + - - + + - + + - - + + + - - - - - - + + +
  P6：1 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 1 0 0 1F6：- + + + - + + + + - + - + + + - - + + - + + - - + + + - - - - -
  P7：1 0 0 1 1 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1F7：- - - - - + + + - + + + + - + - + + + - - + + - + + - - + + + -
  P8：1 0 0 0 1 1 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 1 1 1 0 1 1 1 1 0 1 1F8：- - - + + + + + + - - - + - - - - + - + - - - + + - - + - - + +
  P9：1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 1 1 1 0 1 1 1F9：- - + + - - - + + + + + + - - - + - - - - + - + - - - + + - - +
  P10：0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 1 1 1F10：+ - - + - - + + - - - + + + + + + - - - + - - - - + - + - - - +
  P11：0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1 0 1 1 0 0 0 0 0F11：- - - + + - - + - - + + - - - + + + + + + - - - + - - - - + - +
  P12：0 0 0 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1 0 1 1 0F12：- + - + - - - + + - - + - - + + - - - + + + + + + - - - + - - -
  P13：0 1 1 0 0 0 0 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1F13：+ - - - - + - + - - - + + - - + - - + + - - - + + + + + + - - -
  P14：1 0 0 1 0 1 1 0 0 0 0 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 0F14：+ - - - + - - - - + - + - - - + + - - + - - + + - - - + + + + +
  P15：1 1 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 0F15：+ + + + + - - - + - - - - + - + - - - + + - - + - - + + - - - +
此外还可以看出，对于第一组PG1的每个第一PN序列存在第二组PG2的一个第二PN序列，该第二PN序列与第一组PG1的第一PN序列的不同仅在于每两个码片值不同——更确切地说，所述不同在于每隔一个码片值的反转。如果将表格中的例如PG1中的PN序列P0与PG2中的PN序列P8进行比较，则可以发现，具有偶数索引的PN码片分别具有相同的值(P0c0＝P8c0＝1；P0c2＝P8c2＝0；P0c4＝P8c4＝1；等等)，而具有奇数索引的PN码片具有不同的(互相反转的)值(P0c1＝1，P8c1＝0；P0c3＝1，P8c3＝0；P0c5＝0，P8c5＝1；等等)。
根据本发明，可以为每个PN序列分配一个不相同的——与差分解调相匹配的——导出序列，例如为PN序列P0分配在表中列在P0下方的导出序列F0，为PN序列P1分配导出序列F1等等。在此被称为导出码片的导出序列的码片可以取相反值+1和-1，其中，出于清楚明了的目的在表中仅记录了这些值的符号。类似于以上所采用的PN码片的名称，以下用Ficj表示具有索引i的导出序列的具有索引j的导出码片，其中i＝0，1，...，15并且j＝0，1，...，31。
以下由PN码片的值得到导出码片的值。为了构成例如导出码片F0c2的、根据表为+1的值，将表中直接在导出码片F0c2的上面记录的PN码片值P0c2＝0与在P0c2的左边(即时间上在先)记录的PN码片值P0c1＝1进行逻辑XOR运算。在此情况下，逻辑XOR运算得出的值为逻辑1，该值对应于在表中为F0c2记录的相反值+1。相应地，因为逻辑0对应于相反值-1，所以由P0c4XOR P0c3＝1XOR 1＝0得到表中为F0c4记录的值-1。这个推导规则适用于所有具有正偶数索引的导出码片。如果Ficj表示具有索引i的导出序列的具有索引j的导出码片并且Picj和Picn表示具有索引i的PN序列的具有索引j或n的PN码片，则对于正偶数索引j而言得到导出码片Ficj，其中i＝0，1，...，15
Ficj＝2*(Picj XOR Picn)-1其中n＝j-1，j＝2，4，6，...，30    (1)
其中，XOR逻辑运算的结果与系数2的相乘以及随后的减去1应当反应逻辑值0和1与相反值-1或者+1的对应关系。
对于具有索引j＝0的导出码片Ficj的形成，替代(不存在的)时间上在先的具有索引n＝j-1＝-1的PN码片Picn而使用具有n＝31的最后一个PN码片Picn，即
Ficj＝2*(Picj XOR Picn)-1其中j＝0，n＝31，i＝0，1，...，15         (2)
与等式(1)类似的推导规则适用于具有奇数索引j的导出码片Ficj。在此情况下，在分配到相反值之前反转XOR逻辑运算的结果：
Ficj＝2*INV{Picj XOR Picn}-1，其中n＝j-1，j＝1，3，5，...，31      (3)
其中，INV{}表示逻辑反转并且再次适用于i＝0，1，...，15。
替代随后的将逻辑0分配给相反值-1以及将逻辑1分配给相反值+1的逻辑值反转，当然也可以使用其他的分配关系，即将逻辑0分配给相反值+1以及将逻辑1分配给相反值-1并且因此不进行逻辑反转。于是，得到如下公式：
Ficj＝1-2*INV{Picj XOR Picn}，其中n＝j-1，j＝1，3，5，...，31      (3’)
(具有待形成的导出码片的索引的)各个“当前”PN码片以及各个在先的PN码片的使用相应于在说明书引言中阐述的在偏移QPSK调制(四相相移键控)的范围内在发射端将具有偶(奇)数索引的PN码片分配到同相(I)载波上(正交(Q)载波上)。其他在发射端对PN码片进行的I/Q分配需要导出码片的相应匹配的形成。
如果将总共16个导出序列F0，F1，...，F15划分为由8个导出序列F0，F1，...，F7组成的第三组FG1和由8个导出序列F8，F9，...，F15组成的第四组FG2，则从表中可以看到，第三组FG1的导出序列F0，F1，...，F7的彼此不同仅在于它们的码片值的循环移动。于是例如可以在导出序列F1中自导出码片F1c4起、在导出序列F2中自F2c8起、在F3中自F3c12起、在F4中自F4c16起...并且最后在F7中自F7c28起——在循环扩展的情况下——识别出在导出序列F0开始处出现的位模式{+ + + - - -}。第四组FG2的导出序列F8，F9，...，F15的彼此不同也仅在于它们的码片值的循环移动。
此外还可以确定，对于第三组FG1的每个导出序列都存在第四组FG2的一个导出序列，这两个导出序列的区别仅在于它们所有的码片值是反转的。如果比较例如表中的FG1中的导出序列F0与FG2中的F8，则可以确定，所有码片值都是反转的。因为这同样适用于序列对F1/F9，F2/F10等等，所以可以确定，第三组FG1的所有导出序列以反转的形式包含在第四组FG2中：
Ficj＝(-1)*Fncj其中i＝0，1，...，7n＝i+8并且j＝0，1，...，31     (4)
与PN序列相反，在这些PN序列中相应的序列对P0/P8，P1/P9等的不同在于每两个PN码片的反转，导出序列的相应的序列对F0/F8，F1/F9等的不同则是它们所有的码片值的反转。
连接序列的在前述方法中提及的特性使极其容易地实现连接元件113、213和221成为可能并且有助于进一步减少电流消耗。
附图标记列表
101    加法器
103    输入端
105    输入端
107    输出端
109    延迟元件
111    放大器
113    连接元件
115    加法元件
117    输出端
119    放大器
201    多路复用器
203    输入端
205    输入端
209    位宽改变元件
211    延迟元件
213    连接元件
215    加法装置
217    加法器
219    延迟元件
221    连接元件
223    加法装置
225    位宽改变元件
227    缓冲器元件
229    输出端
231    放大器
233    加法器
235    处理元件
237    放大器
238    位宽改变元件
239    缓冲器元件
241    位宽改变元件
243    缓冲器元件
301    发送符号
303    发送符号
305    前导
401    互相关滤波器
403    梳状滤波器
501    相关滤波器
503    加法器
505    延迟元件
507    放大元件
509    放大元件
601    移位寄存器
603    乘法器
605    加法元件

Claims (13)

1.相关装置，包括：
一加法器(101)，用于将一输入信号序列与一辅助信号序列相加，以便获得一加法信号序列；
一延迟元件(109)，用于延迟所述加法信号序列，以便获得所述辅助信号序列，其中，所述延迟元件(109)具有用于提供所述加法信号序列的系数的多个系数输出端；以及
一连接元件(113)，用于以系数方式将所述加法信号序列的至少一个系数与一连接系数进行连接，以便获得至少一个相关结果。
2.根据权利要求1所述的相关装置，所述相关装置还包括一用于累加所述相关结果的加法装置(115)。
3.根据权利要求1或2所述的相关装置，其中，所述延迟元件(109)具有多个分别带有一系数输出端的存储元件并且被构造用于记录或者提供所述加法信号序列的一定数量的系数。
4.根据权利要求1至3中任一项所述的相关装置，其中，所述加法器(101)具有一用于接收所述输入信号序列的第一加法器输入端(103)、一用于接收所述辅助信号序列的第二加法器输入端(105)以及一用于输出所述加法信号序列的加法器输出端(107)，其中，所述延迟元件(109)连接在所述加法器输出端(107)之后并且具有一输出端，该输出端与所述第二加法器输入端(105)相耦合，其中，所述延迟元件(109)还具有用于提供所述加法信号序列的系数的多个输出端，其中，所述连接元件(113)连接在所述延迟元件(109)的多个输出端之后并且具有用于提供相关结果的多个输出端，并且其中，所述连接元件(113)被构造用于将所述加法信号序列的、可在所述延迟元件(109)的多个输出端上被提供的系数以系数方式与连接系数相连接，以便提供所述相关结果。
5.根据权利要求1至4中任一项所述的相关装置，其中，所述连接元件(113)被构造用于借助一缩放系数对所述加法信号序列的系数进行缩放，以便获得一相关结果，其中，所述缩放系数通过一连接系数的幅值或者通过一连接系数的符号被确定。
6.根据权利要求1至5中任一项所述的相关装置，其中，如果一连接系数的符号是正的或者是负的，则所述连接元件(113)被构造用于不改变地或者符号反转地输出所述加法信号序列的一系数作为一相关结果。
7.根据权利要求1至6中任一项所述的相关装置，其中，设置了所述加法器(101)和所述延迟元件(109)，以便形成一梳状滤波器。
8.根据权利要求1至7中任一项所述的相关装置，其中，所述连接序列通过一在发射端可被使用的前导的差分解调推导得出。
9.用于在使用一连接序列的情况下检测一输入信号序列中的前导的检测装置，所述连接序列具有所述前导或者具有一取决于所述前导的前导序列，所述检测装置包括：
根据权利要求1至8中任一项所述的相关装置；以及
一检测器，用于基于所述相关装置的输出信号检测所述前导。
10.根据权利要求1至7中任一项所述的相关装置，其中，一用于放大所述辅助信号序列的放大器连接在所述延迟元件(109)之后。
11.相关方法，包括以下步骤：
将一输入信号序列与一辅助信号序列相加，以便获得一加法信号序列；
延迟所述加法信号序列，以便获得所述辅助信号序列；
提供所述加法信号序列的至少一个系数；以及
以系数方式连接所述加法信号序列的至少一个系数与一连接系数，以便获得一相关结果。
12.用于在使用一连接序列的情况下检测一输入信号序列中的前导的方法，所述连接序列具有所述前导或者具有一取决于所述前导的前导序列，所述方法包括：
根据权利要求11的相关方法；以及
根据所述相关装置的一输出信号检测所述前导的步骤。
13.计算机程序，当所述计算机程序在一计算机上运行时，所述计算机程序用于实施根据权利要求11或12所述的方法。
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