JPH0454013A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、積和演算により信号を処理するディジタルフ
ィルタに関し、特に非巡回型ディジタルフィルタの初期
化直後の動作に関するものである。

〔従来の技術〕

非巡回型のディジタルフィルタは、周知のように時刻ｎ
Ｔ（ｎは正整数、Ｔは標本時間間隔）における出力をＹ
　（ｎＴ）、時刻ｎＴ、　ｎＴ−Ｔ、　ｎ１’−２Ｔ　
％　・・・ｎＴ−ｒＴにおける入力を夫々Ｘ　（ｎＴ）
、Ｘ　（ｎＴ−Ｔ）、Ｘ　（ｎＴ−２７）　、−１Ｘ　
（ｎＴ−ｒＴ）とすれば、その入出力関係はｒ次の差分
方程式 ％式％（１） によって表される。ここでｈ＝　（ｉ−０，１，・・・
ｒ）は非巡回型のディジタルフィルタの伝達特性を決定
するフィルタ係数である。（１）式は第５図に示すよう
な構成により実現できる。第５図は特公昭６０−１６１
３１号公頼に記載された従来のディジタルフィルタの構
成を示すブロック図である。Ｘは入力信号であり、該入
力信号Ｘは夫々遅延時間Ｔの１個の遅延回路１９１〜１
９．が順次直列に接続された回路の一端に供給される。

入力信号Ｘ及び各遅延回路１９１〜１９．の出力信号は
夫々ｒ＋１個の乗算器ｌ１０〜１）、へ供給される。乗
算器Ｉ１．〜ＩＩ、は各別にはフィルタ係数ｈ０〜ｈ、
が格納されており、供給された入力信号及び各出力信号
とフィルタ係数Ｏ〜に＋、とが乗算される。これら乗算
出力は加算器２０にて加算されてその出力信号Ｙがフィ
ルタ出力Ｙ　（ｎＴ）となる。

以上の構成以外にも１個の乗算器を時分割的に使用する
ことにより（１ン弐は実現可能である。第６図は乗算器
を時分割で使用する従来のディジタルフィルタの構成を
示すブロック図である。

図において８は入力信号Ｘを格納するＲＡＭであり、該
ＲＡＭ　８は書込イネーブル信号−Ｅ及びアドレス信号
＾Ｄ１によりアクセスされる。ＲＡＭ　８には後述する
如く順次入力されたｒ＋１個の入力信号Ｘが格納されて
おり、それが入力周期Ｔの間に順次読出される。読出さ
れた入力信号Ｘは乗算器１）に与えられる。乗算器１）
にはアドレス信号ＡＤ２によりアクセスされたＲＯＭ　
１０に格納されたフィルタ係数ｈ０〜ｈ、が順次与えら
れ、フィルタ係数ｔ）。

〜ｈｒとｒ＋１個の入力信号とが各別に順次乗算される
。そして乗算結果が加算器１２の一端に与えられ、レジ
スタ１４から他端に与えられた１入力周期前の加算結果
即ち、１入力周期前までの乗算結果の累和が加算され、
加算結果がレジスタ１３に格納されると共に外部に出力
される。ここで入力周期Ｔの間に乗算器１）はＲＡＭ　
８及びｌ？ＯＭ　１０からｒ＋１個の入力信号Ｘ及びフ
ィルタ係数ｈ０〜ｈ、を続出し乗算を行い、出力信号Ｙ
を出力する。

第７図はＲＡＭ　８の格納状態を示す図であり、ある時
刻ｎＴに書込イネーブル信号畦がイネーブルとなり、ア
ドレスｉに最新の入力信号Ｘ（ｎｌ’）が格納される。

またそれからアドレスｉ−１，ｉ−２・・・０の順にそ
れより前の時刻の入力信号Ｘ　（ｎＴ−Ｔ）　、　Ｘ　
（ｎＴ２Ｔ）・・・Ｘ　（ｎＴ−４Ｔ）が格納されてい
る。続いてアドレスｒ、ｒ−１−・・ｉ＋２＋ｉ＋１の
順にＸ　（ｎＴ−１Ｔ−Ｔ）　、　Ｘ　（ｎＴｉＴ−２
７）　＝　Ｘ　（ｎＴ−ｒＴ＋Ｔ）　、　Ｘ　（ｎＴ−
ｒＴ）が格納されている。即ちこの時点ではアドレスｉ
＋１に最古の入力信号が格納されている。そして時刻ｎ
Ｔより一周期（７時間）後の時刻１）Ｔ＋Ｔではアドレ
スｉ＋１に格納された最古の入力信号Ｘ　（ｎＴ−ｒＴ
）が最新の入力信号Ｘ　（ｎＴ＋Ｔ）に書換えられ、同
様に時刻ｎＴ４２Ｔではアドレスｉ＋２の入力信号が最
新の入力信号Ｘ　（ｎＴ＋２７）に書換えられる。

第８図はＲＯＭ　１０の格納状態を示す図であり、ＲＯ
Ｍ１Ｏにはアドレス帆１）”’！−１）１＋Ｎｌ＋”’
＋ｒ４＋ｒにフィルタ係数ｈａ＋　　ｈｌ＋　・・・ｈ
　ｊ−１ｒ　　ｈｊ　ｒ　　ｈ、＋＋＋・・・ｈｒ−、
＋　　ｈ、が夫々格納されている。

そして時刻ｎＴから同ｎＴ＋Ｔの入力信号の周期１間に
ＲＡＭ　８に格納された入力信号Ｘ　（ｎＴ）　〜Ｘ　
（ｎＴ−ｒＴ）の（ｒ＋１）周期分過去のデータが最新
のものから順に読出され、それがＲＯＭ　１０から順に
読出されたフィルタ係数ｈ０〜ｈ、を１つずつ乗算され
、累和が計算されることになる。従って乗算器１）及び
加算器１２は入力周期Ｔの間にｒ＋１回の演算を行う。

〔発明が解決しようとする課題〕

以上のように、従来の非巡回型のディジタルフィルタは
構成されており、第５図に示すディジタルフィルタでは
フィルタ動作開始直後は、遅延回路１９．〜１９．のデ
ータは不確定であるにも関らずフィルタ演算は行われフ
ィルタ出力が得られる。

このような不確定データによるフィルタ演算は最後段の
遅延回路１９ｒに動作開始直後の入力信号が供給される
ｒＴ時間続けられる。この不確定データが例えば入力信
号の最大値である場合、フィルタ出力はフィルタ動作開
始前の零出力から急に最大値に近い出力に変わる。即ち
フィルタ出力にノイズが重畳し、ディジタルフィルタを
音声出力に用いた場合、フィルタ動作開始時に急に大き
な音が出力されるという問題があった。

このような問題は乗算器１）を時分割に利用した第６図
に示すディジタルフィルタの場合にも同様に発生する。

即ち、フィルタ動作開始直後はまだＲＡＭ　８の全デー
タに入力信号が書込まれておらず不確定なデータが格納
されており、このデータが最大値である場合、同様な問
題が生じる。

この発明は上記のような問題点を解決するためになされ
たものであり、ディジタルフィルタの動作開始（初期化
信号入力後）直後に遅延回路若しくはＲＡＭの全データ
を零値（初期値）にし、その後実際にフィルタ動作を開
始するか又は遅延回路若しくはＲＡ？Ｉから不確定デー
タを出力する場合に遅延回路、ＲＡＭ若しくは乗算器か
ら零値を出力させることにより、フィルタ動作開始直後
にノイズを重畳させないディジタルフィルタを得ること
を目的にする。

〔課題を解決するための手段〕

本発明に係る第１の発明のディジタルフィルタは、フィ
ルタ動作の開始前に格納手段の内容を所定値に初期化し
、それが完了した後にフィルタ動作を開始するようにし
たものであり、第２の発明のディジタルフィルタは、フ
ィルタ動作時に格納手段に新たな入力データが格納され
たか否かを判定し、新たな入力データが格納されていな
い格納領域の入力データが読出されたとき、読出された
入力データ、フィルタ係数又は乗算結果のうち少なくと
も１つを所定値にするよう、にしたものである。

〔作用〕

本発明の第１の発明においではフィルタ動作の開始（初
期化信号入力後）直後に遅延回路、ＲＡＭ等の格納手段
に格納されている入力データを所定値に初期化し、その
後実際にフィルタ動作を開始するので、フィルタ出力が
フィルタ動作開始前の零出力から最大値に近い出力に変
わることはなくなる。即ちフィルタ出力にはノイズが乗
らないことになる。

また第２の発明においては、格納手段のフィルタ動作時
に新たな入力データが格納されておらず不確定データが
格納されている格納領域から入力データを読出す場合、
読出された入力データ、フィルタ係数又は乗算結果のう
ち少なくとも１つを所定値にするので、フィルタ出力が
フィルタ動作開始前の零出力から最大値に近い出力に変
わることがなくなる。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて説明す
る。第１図は本発明に係る非巡回型のディジタルフィル
タの構成を示すブロック図である。

図において８は入力信号Ｘを格納するＲＡＭであり、該
ＲＡＭ　８は初期化アドレス生成回路５から出力された
アドレス信号ＡＤ３及び書込イネーブル信号畦２により
アクセスされる。初期化アドレス生成回路５にはアドレ
ス信号ＡＤＩ　、書込イネーブル信号−Ｅｌ及び初期化
信号Ｉｓが与えられ、初期化信号Ｉｓが“［ピから“Ｌ
”に変化するタイミング、即ちディジタルフィルタが動
作開始するタイミングで“０″から順にインクリメント
するアドレス信号ＡＤ３をＲＡＭ　８に与えると共に、
書込イＺ、−プル信号ＷＥ２によりデータ“０”をアド
レス”０”〜同「”に書込む初期化を行う。そしてｒ＋
１個のアドレスに全てデータ“０″を書込み、初期化が
完了すると、フィルタ動作を開始し、初期化アドレス生
成回路５に入力されたアドレス信号ＡＤＩ及び書込イネ
ーブル信号畦１をそのままＲＡＭ　８に出力する。また
初期化アドレス生成回路５は初期化期間中に制御信号Ｃ
Ｓ＝“Ｈ”を後述するレジスタ１５に出力し、出力信号
Ｙを“０”にする。

ＲＡＭ　８から読出された入力信号ＸはＲＯＭ　１０に
格納され、フィルタ係数り。−ｈｌと共に乗算器１）に
与えられる。乗算器１）にはアドレス信号ＡＤ２により
アクセスされたＲＯＭ　１０に格納されたフィルタ係数
り、、−ｈ、が順次与えられ、フィルタ係数ｈ０〜ｈ、
と（ｒ＋１）個の入力信号Ｘとが各別に順次乗算される
。そして乗算結果が加算器１２の一端に与えられ、レジ
スタ１４からその他端に与えられた１入力周期前の加算
結果、即ち１入力周期前までの乗算結果の累和と加算さ
れ、加算結果がレジスタ１３．１５に格納される。レジ
スタ１３に１入力周期前に格納された加算結果はこのと
き、レジスタ１４に再格納される。レジスタ１５には前
述した如（制御信号ＣＳが与えられ、初期化期間中は格
納された加算結果に拘らず“０”を出力し、それ以外で
は格納された加算結果をそのまま出力信号Ｙとして出力
する。

次にこのように構成された非巡回型のディジタルフィル
タの動作を第２図の動作説明図を用いて説明する。初期
化信号ＩＳが“Ｌ”になり、ディジタルフィルタが動作
開始状態になると、ＲＡＭ　８に供給されるアドレス信
号ＡＤ３及び書込イネーブル信号旺２ば初期化アドレス
生成回路５により生成される。そのアドレス信号ＡＤ３
はＲＡＭ　８の全アドレスをアドレス“０”から順に順
次指し示し、各アドレスに対して書込イネーブル信号畦
２が供給され、各アドレスに零値が書込まれる。以上の
ようにしてＲＡＭ　８に零値が書込まれている期間、即
ち初期化期間は制御信号ＣＳはイネーブルになり、レジ
スタ１５からの出力信号Ｙは零出力となる。ＲＡＭ８の
全アドレスに対して初期化が完了すると、アドレス信号
ＡＤ３及び書込イネーブル信号畦２は各々アドレス信号
＾Ｄ１及び書込イネーブル信号ＷＥＩがそのまま出力さ
れ、前述した如＜ＲＡＭ８及びＲＯＭ１０に格納された
入力信号Ｘ及びフィルタ係数ｈ０〜ｈ、の積和演算を行
う。ここでは初期化によりフィルタ動作開始時にＲＡＭ
　８にはデータ“０”が格納され、不確定データは格納
されていないので、フィルタ動作を開始した直後にフィ
ルタ出力が最大値近くになることはなくなり、ノイズが
発生しなくなる。

次に本発明の他の実施例について説明する。第３図はデ
ィジタルフィルタの他の実施例の構成を示すブロック図
である。前述の実施例ではフィルタ動作開始前にＲＡＭ
　８を初期化したが、この実施例では不確定データを格
納したアドレスをアクセスしたか否かを判定し、それを
アクセスしたときにＲＡＭ　８からの出力データを零値
にする。即ちｌ？ＡＭ８の出力はｌ？ＡＭ出力制御回路
１８に与えられ、Ｉ？ＡＭ出力制御回路１８はフィルタ
動作開始後にアクセスされたアドレスに入力信号Ｘが書
込まれているか否かを判定し、入力信号Ｘが書込まれて
いないアドレスがアクセスされ、不確定データが出力さ
れた場合、それを零値に書換え出力する。そのためにＲ
ＡＭ出力制御回路１８にはアドレス信号ＡＤ、書込イネ
ーブル信号ＷＥ及び初期化信号Ｉｓが与えられ、それら
によりアクセスされたアドレスに入力信号Ｘが書込まれ
ているか否かを判定している。他の構成は前述の実施例
と略同様であり、初期化アドレス生成回路５及びレジス
タ１５は必要ない。

次に他の実施例の動作について説明する。

第４図はＲＡＭ出力制御回路１８の動作を説明するため
に用いるある時刻でのＲＡＭ　８のデータを示す図であ
る。非巡回型ディジタルフィルタは時刻ｎＴより動作を
開始し、まずＲＡＭ　８のアドレス“０“にＸ　（ｎＴ
）が書込まれる。この時刻ではＲＡＭ　８のアドレス“
ビからアドレス“ｒ″までは不確定データが書込まれて
おり、これらのアドレスからデータが読出される場合に
はＲＡＭ出力制御回路１８がそのことを判定し、そこか
ら零値が出力される。

時刻（ｎ＋ｉ）ＴではＲＡＭ　８のｉ番地にＸ（（ｎ＋
１）Ｔ）が書込まれ、このときアドレス“ｎ＋１”から
アドレスｒ“までは不確定データが書込まれており、こ
れらのアドレスからデータが読出される場合にはＲＡ？
ｌ出力制御回路１８から零値が出力される。同様に時刻
（ｎ＋ｒ−１）ＴではＲＡＭ　８のアドレスＩｔｒ−１
９にＸ　（（ｎ＋ｒ−１）Ｔ）が書込まれ、このときア
ドレス“ｒ′のみに不確定データが書込まれており、こ
のアドレスからデータが読出される場合にはＲＡＭ出力
制御回路１８から零値が出力される。時刻（ｎ＋ｒ）Ｔ
以降ではＲＡＭ　８には不確定データは格納されておら
すＲＡＭ出力制御回路１８からはＲＡＭ　８の出力がそ
のまま出力される。以上のように動作するので不確定デ
ータを用いてフィルタ演算を行うことはなく、フィルタ
出力よりノイズが出力されることはなくなる。

なお、この実施例では不確定データに対するＲＡＭ８の
出力を零値とするようにＲＡＭ出力制御回路１８を設け
たが、不確定データに対する乗算結果を零値としても本
質的には同様の効果が得られる。従って、アドレス信号
ＡＤ、書込イネーブル信号−Ｅ１初期化信号Ｉｓを入力
とし、ＲＡＭ　８の不確定データに対応するＲＯＭ　１
０の出力を零値にする回路、あるいは乗算器１）出力を
零値にする回路を用いても同様の効果が得られることは
明らかである。

ま、た以上２つの実施例では本発明を乗算器を時分割的
に使用する場合を例に説明したが、本発明はこれに限る
ものではなく、遅延回路を用いた場合にも適用できる。

即ち初期化時に遅延回路に零値を格納するか又は不確定
データの格納された遅延回路の出力を零値にするか、若
しくはそのときの乗算結果を零値にすることにより同様
の効果を得られることは明らかである。

〔発明の効果〕

以上説明したとおり、本発明の第１の発明においてはデ
ィジタルフィルタの動作開始（初期化信号入力後）直後
に遅延回路あるいはＲＡＭの全データを零値（初期化）
にし、その後実際にフィルタ動作を開始するように構成
したので、フィルタ出力がフィルタ動作開始前の零出力
から最大値に近い出力に変わることはなくなる。即ちフ
ィルタ出力にはノイズが乗らないことになる。

また第２の発明においてはＲＡＭ又は遅延回路から不確
定データを読出す場合に、ＲＡＭ　、若しくは遅延回路
又は乗算器からは零値を出力させるように構成したので
、フィルタ出力がフィルタ動作開始前の零出力から最大
値に近い出力に変わることはなくなり、フィルタ出力に
はノイズが乗らないことになり、安定したフィルタ動作
を行える等優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例による非巡回型ディジタルフ
ィルタの構成を示すブロック図、第２図は第１図におけ
る動作説明図、第３図は本発明の他の実施例による非巡
回型ディジタルフィルタの構成を示すブロック図、第４
図は第３図における動作説明図、第５図は遅延回路を用
いた従来の非巡回型ディジタルフィルタの構成を示すブ
ロック図、第６図は他の従来の非巡回型ディジタルフィ
ルタの構成を示すブロック図、第７図及び第８図はＲＡ
Ｍ及びＲＯＰの格納状態を示す図である。 ５・・・初期化アドレス生成回路　８・・・ＲＡＭ１０
・・・ＲＯＭ　　１）・・・乗算器　１２・・・加算器
　１８・・・ＲＡＰ出力制御回路 なお、図中、同一符号は同一、又は相当部分を示す。 第 ］ 図 代理人　　　大　　　岩　　　増　　　雄第 図 時刻ｎＴ 時刻（ｎ＋ 汀 時刻（ｎ＋ｒ−１）Ｔ 第 図 第 図 第 図 Ｙ 第 図 第 図 第 図 手 続 補 正 書（自発） ２、発明の名称 ディジタルフィルタ ３、補正をする者 事件との関係　特許出願人 住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者　志　岐　
守　哉 ４、代理人 住所 東京都千代田区丸の内二丁目２番３号 ５、補正の対象 図面 ６、補正の内容 ＋１）　　第１図を別紙の通り訂正する。 （２）第４図を別紙の通り訂正する。 ７、添付書類の目録 ＋１）　　訂正図面 １通 時刻ｎＴ 時刻（ｎ＋ 時刻（ｎ＋ｒ−１）Ｔ

Claims (2)

【特許請求の範囲】
1. （１）周期Ｔで順次入力された入力データをＮ個格納す
   る格納手段と、格納されたＮ個の入力データと、該入力
   データの入力順に関連して予め定められ、フィルタ特性
   を規定するＮ個のフィルタ係数とを周期Ｔの間に乗算す
   る乗算手段と、該乗算手段の乗算結果の累和を周期Ｔの
   間に算出する累算手段とを備え、入力データに対してフ
   ィルタ動作を実行するＮタップのディジタルフィルタに
   おいて、 前記格納手段の内容を所定値に初期化する手段と、 初期化完了後に前記フィルタ動作を実行させる手段と を備えることを特徴とするディジタルフィルタ。
2. （２）周期Ｔで順次入力された入力データをＮ個格納す
   る格納手段と、格納されたＮ個の入力データと、該入力
   データの入力順に関連して予め定められ、フィルタ特性
   を規定するＮ個のフィルタ係数とを周期Ｔの間に乗算す
   る乗算手段と、該乗算手段の乗算結果の累和を周期Ｔの
   間に算出する累算手段とを備え、入力データに対してフ
   ィルタ動作を実行するＮタップのディジタルフィルタに
   おいて、 前記格納手段の各格納領域に前記フィルタ動作開始後に
   新たな入力データが格納されているか否かを判定する手
   段と、 該手段により前記格納手段の新たな入力データが格納さ
   れていないと判定された格納領域の入力データを読出す
   とき、読出された入力データ、前記フィルタ係数又は前
   記乗算結果のうち少なくとも１つを所定値にする手段と を備えることを特徴とするディジタルフィルタ。