JP2000501918A - フィルタコプロセッサ - Google Patents

Abstract

(57)【要約】 デジタル信号プロセッサ（ＤＳＰ）内のフィルタコプロセッサ（図１）は等化プロセスの間に変調された信号の直交的性質を活用する。受信の後に、受信信号のある実数／虚数値のみが復調のために有用であるから、フィルタコプロセッサ（図１）は送信された信号を推定または評価するためにこれらの値のみを処理する。復調のために有用な値のみを処理することにより、フィルタコプロセッサ（図１）は与えられた量の時間内により多くの情報を処理することができ、従来技術と比較したとき増大した処理につながる。

Description

【発明の詳細な説明】 フィルタコプロセッサ 発明の分野 本発明は一般的にはコプロセッサに関し、かつより特定的にはデジタル信号プ ロセッサにおいて実施されるフィルタコプロセッサ（ｆｉｌｔｅｒ ｃｏ−ｐｒ ｏｃｅｓｓｏｒｓ）に関する。 発明の背景 デジタルセルラシステムのような、今日の無線通信システムはチャネル等化、 チャネル符号化／復号またはコーディング／デコーディング、および音声符号化 を行うために膨大なデジタル信号処理を必要とする。１つのそのようなデジタル セルラシステムはグループ・スペシャル・モービル（Ｇｒｏｕｐｅ Ｓｐｅｃｉ ａｌ Ｍｏｂｉｌｅ：ＧＳＭ）デジタルセルラシステムである。典型的なＧＳＭ デジタルセルラシステム構成においては、１つのタイムスロットに別個のデジタ ル信号プロセッサ（ＤＳＰ）が専用のものとされ、従って単一の無線周波（ＲＦ ）キャリアを等化する（ｅｑｕａｌｉｚｅ）ために８つのＤＳＰが必要とされる 。しかしながら、イコライザからの各々の出力はチャネルデコーディングを行う ために他の別個のＤＳＰに入力 されなければならない。すべての合計で、１６のＤＳＰが単一のＲＦキャリアを 等化し／デコードするのに必要とされる。 ＧＳＭのようなセルラシステムにおいて配備される多数のＲＦキャリアを考慮 したとき、受信機内で使用されるＤＳＰの数は高価なものとなる。コストに加え て、ＤＳＰの寸法は多数のものが受信機内の貴重な不動産（ｒｅａｌｅｓｔａｔ ｅ）の大きな部分を消費するようになる。さらに、多数のＤＳＰは受信機から除 去されなければならない対応した量の熱を放散する。全体的にみて、上に述べた 受信機において実施される多数のＤＳＰは不利益を伴って作られている。従って 、従来技術のように多数の専用のＤＳＰの必要性なしに単一のＲＦキャリア上に 存在する同じ数の信号を受信する方法が必要である。 図面の簡単な説明 図１は、本発明に係わるフィルタコプロセッサのハードウエアアーキテクチャ を、ブロック図形式で、概略的に示す。 図２は、図１のフィルタコプロセッサにおいて使用するためのデータ、係数お よび出力の概略的編制または構成を示す。 図３〜図１２は、図１のハードウエアアーキテクチャに適用されるモード０お よび１に対するたたみ込みおよび相 関の多様なデシメイション値に対する図２に示される概略的なデータ編制または 構成を示す。 図１３は、本発明に係わるフィルタコプロッサから利益を受けることができる イコライザを概略的に示す。 図１４〜図１９は、図１のハードウエアアーキテクチャに適用されるモード２ および３に対するマッチドフィルタリングおよび相関の多様なデシメイション値 に対する図２に示される概略的なデータ編制を示す。 図２０は、無線通信システムの受信機において好適に実施される図１のフィル タコプロセッサを概略的に示す。 好ましい実施形態の詳細な説明 一般的にいえば、デジタル信号プロセッサ（ＤＳＰ）内のフィルタコプロセッ サは等化プロセスの間における変調信号の直交的性質を活用する。受信の後は、 受信信号のある実数／虚数値のみが復調のために有用であるから、前記フィルタ コプロセッサは送信された信号を評価または推定するためにこれらの値のみを処 理する。復調のために有用なこれらの値のみを使用することにより、前記フィル タコプロセッサは与えられた量の時間内により多くの情報を処理することができ 、従来技術と比較した場合増大した処理につながる。 好ましい実施形態においては、前記フィルタコプロセッサはデータ情報を記憶 するための第１のメモリおよび係数 を記憶するための第２のメモリを含む。前記フィルタコプロセッサはまた乗算器 ／累算器（ｍｕｌｔｉｐｌｉｅｒ／ａｃｃｕｍｕｌａｔｏｒ）を制御して複数の 動作モードにおいて乗算／累算機能を行い、かつ前記データ情報および係数の回 復または引出しを調整するためのコントローラを含む。 好ましい実施形態においては、１つのモードの動作はさらに複素データシーケ ンスおよびミッドアンブル（ｍｉｄ−ａｍｂｌｅ）シーケンスの間の相関を備え 、この場合前記ミッドアンブルシーケンスは交互の純粋の実数／純粋の虚数の複 素数値を具備する。さらに、他のモードの動作は前記相関の出力のデシメイショ ンを備える。該相関に関連する実施形態では、他のモードの動作は２Ｘオーバサ ンプルの複素データシーケンスおよびミッドアンブルシーケンスの間の相関を備 え、この場合ミッドアンブルシーケンスは１Ｘの交互の純粋の実数／純粋の虚数 の複素数値を具備する。 また、好ましい実施形態においては、１つのモードの動作はさらにマッチドフ ィルタリング（ｍａｔｃｈｅｄ ｆｉｌｔｅｒｉｎｇ）を備え、この場合入力デ ータは複素数であり、マッチドフィルタリングに関連する係数は複素数であり、 かつ出力は交互の純粋の実数／純粋の虚数データの実シーケンス（ｒｅａｌ ｓ ｅｑｕｅｎｃｅ）である。他のモードの動作はマッチドフィルタリングの出力の デシ メイションを具備する。 上に述べたフィルタコプロセッサは最尤シーケンス推定（Ｍａｘｉｍｕｍ Ｌ ｉｋｅｌｉｈｏｏｄ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏｎ：ＭＬＳＥ）ア ルゴリズムによって使用するための出力を発生する。前記フィルタコプロセッサ の係数はチャネル応答係数およびマッチドフィルタ係数を具備する。中央処理ユ ニットによる介入を最小にするため、フィルタコプロセッサは入力データをメモ リからフィルタコプロセッサへかつ出力をフィルタコプロセッサからメモリへと 移動するためにダイレクトメモリアクセス装置が使用される動作モードで動作す る。 前記フィルタコプロセッサは無線通信システムと両立するまたは適合する受信 機において使用するためのイコライザへの用途を有する。この実施形態では、前 記イコライザは複素データシーケンスおよびミッドアンブルシーケンスを相関す るための相関ブロックを具備し、前記ミッドアンブルシーケンスは交互の純粋の 実数／純粋の虚数の複素数値を備え、かつ前記イコライザは複素係数を使用して 複素入力をマッチドフィルタリングしかつ実シーケンスの交互の純粋の実数／純 粋の虚数データを出力するためのマッチドフィルタリングブロックを具備する。 最尤シーケンス推定（ＭＬＳＥ）ブロックは前記マッチドフイルタリングブロッ クの出力に基づき無線通信システムにおいて送信される信号を評価または推定す る。 この実施形態では、前記相関ブロックおよびマッチドフイルタリングブロック は第１および第２のメモリおよび前記相関に関連する第１のモードおよび前記マ ッチドフィルタリングに関連する第２のモードにおいて乗算／累算機能を行うた めに乗算器／累算器を制御するためのコントローラを使用して実施される。相関 に関連する第１のモードおよびマッチドフィルタリングに関連する第２のモード はデジタル信号プロセッサ内のフィルタコプロセッサにおいて達成される。 図１は、本発明に係わるフィルタコプロセッサ（ｆｉｌｔｅｒ ｃｏ−ｐｒｏ ｃｅｓｓｏｒ）のハードウエアアーキテクチャを概略的に示す。好ましい実施形 態では、フィルタコプロセッサは有限インパルス応答（ＦＩＲ）コプロセッサで ある。図１に示されるように、システムは乗算器／累算器（ｍｕｌｔｉｐｌｉｅ ｒ／ａｃｃｕｍｕｌａｔｏｒ：ＭＡＣ）１０９に結合されたデータメモリバンク １０３および係数メモリバンク１０６を備えている。メモリバンクのサイズはハ ードウエア設計者に任されているが、ＧＳＭ電気通信標準に適応するよう十分に 大きくすべきである。図１にはまた２つの専用のダイレクトメモリアクセス（Ｄ ＭＡ）チャネル１１２および１１３が示されており、第１のもの１１２はデータ メモリバンクへのデータ転送のためのものであり、かつ第２のもの１１３はＦＩ Ｒ結果を中央処理ユニットＣＰＵへと転送し戻すためのものである。 この構成により、ＣＰＵの介在の量が初期設定のみへと最小化される。４ワード 入力バッファ１１５および１ワード出力バッファ１１８がＤＭＡ転送プロセスと ＦＩＲデータ捕捉プロセスの間でインタフェースする。フィルタカウント部１２ １はＦＩＲフィルタの長さの制御を担当している。アドレス発生器１２４は選択 されたモードに従ってメモリバンク１０３および１０６へのアドレスポインタを 発生する責務を有する。制御ユニット１２７はＦＩＲ動作を制御しかつＣＰＵへ のインタフェースを行う。 図１に示されるように、クロックサイクルごとに１つの乗算／累算（ＭＡＣ） 操作のみが行われる。このアーキテクチャは広い範囲のＦＩＲフィルタリングの 用途をサポートするために最大の柔軟性を与え、一方各用途に対して最小の計算 ステップを維持する。これは面積および総合の計算時間に関してコスト効率のよ い解決方法に寄与する。 上で述べたように、図１に示されるフィルタコプロセッサのアーキテクチャは 複数のモードをサポートすることが可能である。好ましい実施形態では、（２つ のモードビットにより構成される）４つのモードの動作がサポートされる。 １．モード０−実数ＦＩＲフィルタ。 ２．モード１−複素ＦＩＲフィルタ。 ３．モード２−純粋の実数／純粋の虚数出力を交互に発 生する複素ＦＩＲフィルタ。 ４．モード３−完全に複素数のデータシーケンスと交互の純粋の実数／純粋の 虚数データ要素からなる複素シーケンスの間の複素相関。 付加的な、デシメイションなし／２によるデシメイション（Ｎｏ Ｄｅｃｉｍ ａｔｉｏｎ／Ｄｅｃｉｍａｔｉｏｎ ｂｙ ２）モードビットがＴ間隔（Ｔ−Ｓ ｐａｃｅｄ）およびＴ／２間隔（Ｔ／２−Ｓｐａｃｅｄ）通信システムをサポー トするために規定された。それにより、３つのプログラム可能なビットは広い範 囲のＦＩＲフィルタリングの用途の効率的な実施を可能にし、それらの内のいく つかを以下に示しかつ簡単に説明する。 ＊ 実数たたみ込み（Ｒｅａｌ ｃｏｎｖｏｌｕｔｉｏｎ）ＦＩＲフィルタ（図 ３）、 ＊ ２による出力デシメイションを備えた実数たたみ込みＦＩＲフィルタ（図４ ）、 ＊ 実数相関ＦＩＲフィルタ（図５）、 ＊ ２による出力デシメイションを備えた実数相関ＦＩＲフィルタ（図６）、 ＊ 複素たたみ込みＦＩＲフィルタ（図７）、 ＊ ２による出力デシメイションを備えた複素たたみ込みＦＩＲフィルタ（図８ ）、 ＊ 実数出力のみを発生する複素たたみ込みＦＩＲフィルタ（図９）、 ＊ 虚数出力のみを発生する複素たたみ込みＦＩＲフィルタ（図１０）、 ＊ 複素相関ＦＩＲフィルタ（図１１）、 ＊ ２による出力デシメイションを備えた複素相関ＦＩＲフィルタ（図１２）、 ＊ 純粋実数／純粋虚数出力を交互に発生する複素ＦＩＲフィルタ（図１４）、 ＊ ２によりデシメイトされた交互の純粋実数／純粋虚数出力を発生する複素Ｆ ＩＲフィルタ（図１５）、 ＊ 完全複素データシーケンスと交互の純粋 実数／純粋 虚数データ要素から なる複素シーケンスとの間の複素相関（図１６および図１７）、 ＊ ２によりオーバサンプルされた完全複素データシーケンスと交互の純粋 実 数／純粋 虚数データ要素からなる複素シーケンスとの間の複素相関（図１８お よび図１９）。 本発明に係わるフィルタコプロセッサのハードウエアアーキテクチャはＧＳＭ 電気通信標準と両立できる。ＧＳＭにおいては、時分割多元接続（ＴＤＭＡ）が ８つのタイムスロットを含む４．６１５ミリセカンドのフレーム構造を備えて使 用される。各タイムスロットは１５６．２５ビットからなる。通常のまたはノー マルデータバーストに対し ては、２つの５８暗号化データビット、２６トレーニングシーケンスビット、６ テイルビット（ｔａｉｌ ｂｉｔｓ）および８．２５ガードビットがある。アク セスデータバーストに対しては、３６の暗号化データビット、４１のトレーニン グシーケンスビット、８つの拡張テイルビット、３つのテイルビットおよび６８ ．２５の拡張ガードビットがある。変調機構は差分符号化ガウスろ波ＭＳＫ（Ｇ ＭＳＫ）である。 図３〜図１２は、図１のハードウエア構造に適用されるモード０および１に対 するたたみ込みおよび相関の種々のデシメイション値に対して図２に示される概 略的なデータ編制を示す。各々の図に対し、データを初期設定しかつ処理するた めのステップがバレットまたは弾薬筒（ｂｕｌｌｅｔ）形式で与えられており、 処理を行うために使用される適用可能な方程式もまた示されている。 ＊ 実数たたみ込みＦＩＲフィルタ（図３） ＜方程式＞ ＜初期設定＞ ＊ モード＆フィルタカウントをセット（＝係数値の＃）。 ＊ 係数バンクの係数を逆方向順序（ｒｅｖｅｒｓｅ ｏ ｒｄｅｒ）で初期設定。コアが＃フィルタ カウント書込みを実行。 ＜処理＞ ＊ もし入力データバッファが空であれば、４つまでの新しいデータワードを転 送するためコア／ＤＭＡをトリガ。 ＊ データバンクのデータを正方向順序（ｄｉｒｅｃｔｏｒｄｅｒ）で初期設定 。コア／ＤＭＡが＃フィルタ カウント書込みを実行。 ＊ Ｆ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分 。 ＊ ２による出力デシメイションを備えた実数たたみ込みＦＩＲフィルタ（図４ ） ＜方程式＞＜初期設定＞ ＊ モード＆フィルタカウントをセット（＝係数値の＃）。 ＊ 係数バンクの係数を逆方向順序（ｒｅｖｅｒｓｅ ｏｒｄｅｒ）で初期設定 。コアが＃フィルタ カウント書込 みを実行。 ＜処理＞ ＊ もし入力データバッファが空であれば、４つまでの新しいデータワードを転 送するためコア／ＤＭＡをトリガ。 ＊ データバンクのデータを正方向順序（ｄｉｒｅｃｔｏｒｄｅｒ）で初期設定 。コア／ＤＭＡが＃フィルタ カウント書込みを実行。 ＊ Ｆ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分 。 ＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分 。 ＊ 実数相関ＦＩＲフィルタ（図５） ＜方程式＞ ＜初期設定＞ ＊ モード＆フィルタカウントをセット（＝係数値の＃）。 ＊ 係数バンクの係数を正方向順序で初期設定。 ＊ コアは＃フィルタ カウント書込みを実行。 ＜処理＞ ＊ もし入力データバッファが空であれば、４つまでの新しいデータワードを転 送するためコア／ＤＭＡをトリガ。 ＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡが＃フィルタ カウント書込みを実行。 ＊ Ｆ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分 。 ＊ ２による出力デシメイションを備えた実数相関ＦＩＲフィルタ（図６） ＜方程式＞ ＜初期設定＞ ＊ モード＆フィルタカウントをセット（＝係数値の＃）。 ＊ 係数バンクの係数を正方向順序で初期設定。 ＊ コアは＃フィルタ カウント書込みを実行。 ＜処理＞ ＊ もし入力データバッファが空であれば、４つまでの新しいデータワードを転 送するためコア／ＤＭＡをトリガ。 ＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡが＃フィルタ カウント書込みを実行。 ＊ Ｆ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分 。 ＊ 新しいデータワードをデータバンクに取得しかつデータバンクポインタ増分 。 ＊ 複素たたみ込みＦＩＲフィルタ（図７） ＜方程式＞ ＜初期設定＞ ＊ モード＆フィルタカウントをセット（＝係数値の＃）。 ＊ 係数バンクの係数を正方向順序で初期設定。 ＊ コアは＃フィルタ カウント書込みを実行。 ＜処理＞ ＊ 入力データバッファが空であれば、２または４の新しいデータワードを転送 するためコア／ＤＭＡをトリガ。 ＊ データバンクにおけるデータを正方向順序で初期設定。コア／ＤＭＡは＃フ ィルタ カウント書込みを実行。 ＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。 ＊ ２による出力デシメイションを備えた複素たたみ込みＦＩＲフィルタ（図８ ） ＜方程式＞＜初期設定＞ ＊ モード＆フィルタカウントをセット（＝係数値の＃）。 ＊ 係数バンクの係数を正方向順序で初期設定。 ＊ コアは＃フィルタ カウント書込みを実行。 ＜処理＞ ＊ 入力データバッファが空であれば、２または４の新し いデータワードを転送するためコア／ＤＭＡをトリガ。 ＊ データバンクにおけるデータを正方向順序で初期設定。コア／ＤＭＡは＃フ ィルタ カウント書込みを実行。 ＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＩ）を取得し、新しいデータバンクポインタを増分 。 ＊ 実数出力のみを発生する複素たたみ込みＦＩＲフィルタ（図９） ＜方程式＞＜初期設定＞ ＊ モード＆フィルタカウントをセット（＝係数値の＃）。 ＊ 係数バンクの係数を逆方向順序で初期設定し、一方虚数係数は始めに無視さ れる。 ＊ コアは＃フィルタ カウント書込みを実行。 ＜処理＞ ＊ もし入力データバッファが空であれば、２または４の新しいデータワードを 転送するためにコア／ＤＭＡをトリガ。 ＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ カウント書込みを実行。 ＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。 ＊ 虚数出力のみを発生する複素たたみ込みＦＩＲフィルタ（図１０） ＜方程式＞ ＜初期設定＞ ＊ モード＆フィルタカウントをセット（＝係数値の＃）。 ＊ データはＩｍ／Ｒｅ対に編制。 ＊ 係数バンクの係数を逆方向順序で初期設定し、一方虚数係数は始めに無視さ れる。 ＊ コアは＃フィルタ カウント書込みを実行。 ＜処理＞ ＊ 入力データバッファが空であれば、２または４の新しいデータワードを転送 するためコア／ＤＭＡをトリガ。 ＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ カウント書込みを実行。 ＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。 ＊ 複素相関ＦＩＲフィルタ（図１１） ＜方程式＞ ＜初期化＞ ＊ モード＆フィルタカウントをセット（＝係数値の＃）。 ＊ 係数バンクの係数を正方向順序で初期設定し、一方虚数成分は始めに無視さ れる。 ＊ コアは＃フィルタ カウント書込みを実行。 ＜処理＞ ＊ 入力データバッファが空であれば、２または４の新しいデータワードを転送 するためコア／ＤＭＡをトリガ。 ＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ カウント書込みを実行。 ＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。 ＊ ２による出力デシメイションを備えた複素相関ＦＩＲフィルタ（図１２） ＜方程式＞ ＜初期化＞ ＊ モード＆フィルタカウントをセット（＝係数値の＃）。 ＊ 係数バンクの係数を正方向順序で初期設定し、一方虚数成分は始めに無視さ れる。 ＊ コアは＃フィルタ カウント書込みを実行。 ＜処理＞ ＊ 入力データバッファが空であれば、２または４の新しいデータワードを転送 するためコア／ＤＭＡをトリガ。 ＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ カウント書込みを実行。 ＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ 新しいデータワード（ＤＲ）を取得し、データバンク ポインタを増分。 ＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。 図１に示されるハードウエアアーキテクチャは受信機のイコライザにおいて使 用される場合に特に有利である。そのようなイコライザは概略的に図１３に示さ れており、そこでは直交信号ＩおよびＱが相関ブロック２０３に入力される。重 要なことは、本発明はＩおよびＱの間の直交性を活用し、従って図１のフィルタ コプロセッサは任意の直交変調システムにおいて有利に実施できることに注目す ることである。説明を続けると、相関ブロック２０３はその出力としてマッチド フィルタ２０６への入力を有する。マッチドフィルタ２０６はまた入力として直 交信号ＩおよびＱを有する。マッチドフィルタ２０６の出力はビタビデコーダ（ Ｖｉｔｅｒｂｉ ｄｅｃｏｄｅｒ）２０９へ入力される。相関ブロック２０３、 マッチドフィルタ２０６およびビタビデコーダ２０９は全体として技術的によく 知られたイコライザを構成する。ビタビデコーダ２０９の出力は受信信号のさら なる処理を行うチャネルデコーダ（図示せず） へと入力される。 図１４〜図１９は図１のハードウエアアーキテクチャに適用されるマッチドフ ィルタリング（モード２）および相関（モード３）のデシメイション値を変える ための図２に示される概略的なデータ編制を示す。最初の分析は相関プロセスの ものである。相関プロセスにおいては、入力データはミッドアンブルの形式での 同期ワードパターンと相関される。ＧＳＭのＧＭＳＫ変調機構の性質により、同 期ワードは、純粋の実数値と純粋の虚数値との間で交番する。通常、フルバリュ ー（ｆｕｌｌ ｖａｌｕｅｓ）である。通常、全またはフル複素数乗算は４つの 乗算および累算操作を必要とする。同期ワードの性質のため、２つの乗算が必要 とされるのみであり、それは実数または虚数部分のいずれかが“０”である（す なわち、直交する）ためである。図１のフィルタコプロセッサは計算時間を半分 に低減するためにこの特性を活用する。前述のように、各図に対して、データを 初期設定しかつ処理するためのステップがバレット形式で与えられ、処理を行う ために使用される適用可能な方程式も示される。 ＊ フル複素データシーケンスと交互の純粋実数／純粋虚数データ要素からなる 複素シーケンスの間の複素相関（図１６および図１７） トレーニングシーケンス（受信データ）は複素数である （ビットごとに一対のＩおよびＱサンプル）。ミッドアンブルシーケンス（参照 データまたは基準データ）は交互の純粋Ｒｅ／純粋Ｉｍ複素数値からなり（ビッ トごとに１つの純粋の複素数）、図１６に示される表を形成する。 ＜方程式＞ ＊ 相関関数は、 ＊ ミッドアンブルシーケンスの直交成分を活用すると次式が得られる。 ＊ したがって、複素相関出力が各々の複素入力に対して計算され半分のＭＡＣ 操作を必要とする。 ＜初期設定＞ ＊ モード＆フィルタカウント設定（＝係数値の＃）。 ＊ 係数バンクの係数を正方向順序で初期設定。 ＊ コアは＃フィルタ カウント書込みを実行。 ＜処理＞ ＊ 入力データバッファが空の場合に、２または４の新しいデータサンプルを転 送するためコア／ＤＭＡをトリガ。 ＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは２×＃フィ ルタ カウント書込みを実行。 ＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。 ＊ ２によりオーバサンプルされた完全複素データシーケンスと交互の純粋実数 ／純粋虚数データ要素からなる複素シーケンスの間の複素相関（図１８および図 １９） トレーニングシーケンス（受信データ）は２×オーバサンプルされる（ビット ごとに２×Ｉ＆Ｑサンプル）。ミッドアンブルシーケンス（基準データ）は交互 の純粋Ｒｅ／純粋Ｉｍ複素数値（ビットごとに１つの純粋の複素数）から構成さ れる。相関の前に、ミッドアンブルシーケンスは 純粋の複素数値の間に複素ゼロを加えることにより２×補間されて、図１８に示 される表を形成する。 ＜方程式＞ ＊ 相関関数は次のようになる＊ 補間されたミッドアンブルシーケンスの直交成分を活用することにより次の 式を得る。 ＊ ｎが「偶数」である場合、フィルタ出力は「奇数」入力サンプルと独立であ り、かつｎが「奇数」である場合、フィルタ出力は「偶数」入力サンプルと独立 であることを 容易に示すことができる。その結果、偶数および奇数フィルタ出力は別個に計算 することができ、半分のデータメモリのバンクサイズを必要とするのみとなる。 ＜初期設定＞ ＊ モード＆フィルタカウントを設定（＝係数値の＃）。 ＊ 係数バンクの係数を正方向順序で初期設定。 ＊ コアは＃フィルタ カウント書込みを実行。 ＜処理＞ ＊ 入力データバッファが空の場合、２または４の新しいデータサンプルを転送 するためコア／ＤＭＡをトリガ。 ＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは２×＃フィ ルタ カウント書込みを実行、偶数のみまたは奇数のみ。 ＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。 第２の分析はマッチドフィルタリングプロセスのものである。マッチドフィル タリングプロセスにおいては、ＧＳ Ｍシステムにおいて使用される等化プロセスに特定的な２つの要素が活用される 。第１に、交互の実数および虚数出力値のみが計算される。これは前述のように ＧＭＳＫ変調機構の直交的性質を活用する。さらに、２×オーバサンプルされた データを処理しかつビット出力ごとに単一のサンプルを提供するため出力データ は２によりデシメイトされる。出力シーケンスはビタビデコーダ２０９によるさ らなる処理のために純粋の実数シーケンスとして取り扱われる。前と同様に、フ ィルタコプロセッサのマッチドフィルタリングモードはこれらの特性を活用して 完全な複素数乗算を行うものに対して計算時間を低減する。前述のように、各々 の図に対して、データを初期設定しかつ処理するためのステップがバレット形式 で与えられ、処理を行うために使用される適用可能な方程式も示されている。 ＊ 純粋の実数／純粋の虚数出力を交互に発生する複素ＦＩＲフィルタ（図１４ ） ＜方程式＞＜初期設定＞ ＊ モード＆フィルタカウントを設定（＝係数値の＃）。 ＊ 係数バンクの係数を逆方向順序で初期設定。 ＊ コアは＃フィルタ カウント書込みを実行。 ＜処理＞ ＊ もし入力データバッファが空であれば、２まはた４の新しいデータワードを 転送するためコア／ＤＭＡをトリガ。 ＊ データバンクのデータを正方向順序で初期設定。コア／ＤＭＡは＃フィルタ カウント書込みを実行。 ＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。 ＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。 ＊ ２によりデシメイトされた交互の純粋の実数／純粋の虚数出力を発生する複 素ＦＩＲフィルタ（図１５） ＜方程式＞＜初期設定＞ ＊ モード＆フィルタカウントを設定（＝係数値の＃）。 ＊ 係数バンクの係数を逆方向順序で初期設定。 ＜処理＞ ＊ もし入力データバッファが空であれば、４つの新しいデータワード（２つの 複素データ）を転送するためコア／ＤＭＡをトリガ。 ＊ データを正方向順序で初期設定（コア／ＤＭＡ書込み）。 ＊ ＦＲ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。 ＊ ＦＩ（ｎ）を計算し、結果を記憶し、コア／ＤＭＡをトリガ。 ＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＲ）を取得し、データバンクポインタを増分。 ＊ 新しいデータワード（ＤＩ）を取得し、データバンクポインタを増分。 あらかじめ、これらのタスクはプロセッサコア上でファームウエア動作によっ て行われている。以下の表はフィルタコプロセッサを使用して行われる改善を示 す。 図２０は、無線通信システムの受信機において好適に実施される図１のフィル タコプロセッサを概略的に示す。概略的に説明すると、この受信機は直交変調さ れた信号４００を受信機フロントエンド４０６において受信する。直交変調され た信号４００は複数のシンボルからなる。好ましい実施形態では、該シンボルは 受信機フロントエンド４０６の第１および第２の分岐（ｂｒａｎｃｈｅｓ）にお いて受信されかつ第１および第２の分岐の間のシンボルの受信は所定の期間だけ オフセットされている。図１に示されるフィルタコプロセッサのハードウエアを 実施するチャネルイコライザ２１２においては、受信機の第１の分岐からの偶数 番号のシンボルが独立にデコードされかつ受信機の第２の分岐からの奇数番号の シンボルが独立にデコードされて受信機の各分岐に対するデコードされた情報を 生成する。受信機の各分岐に対するデコードされた情報は次に受信機バックエン ド（図示せず）に結合されかつ処理される。 好ましい実施形態では、前記直交変調された信号はさらにオフセット直交位相 シフトキード（ＱＰＳＫ）変調された信号を含み、この信号は特定的にはガウス 最小シフトキーイング（Ｇａｕｓｓｉａｎ Ｍｉｎｉｍｕｍ Ｓｈｉｆｔ Ｋｅ ｙｉｎｇ：ＧＭＳＫ）変調された信号である。最小シフトキーイング（ＭＳＫ） 変調、のような他の形式の変調も同様に使用できる。図２０の受信機は時分割多 元接続（ＴＤＭＡ）エアインタフェース、かつ特にグループス ペシャルモービル（Ｇｒｏｕｐｅ Ｓｐｅｃｉａｌ Ｍｏｂｉｌｅ：ＧＳＭ）Ｔ ＤＭＡエアインタフェース、と両立性がある。 前記受信機の第１の分岐からの偶数番号のシンボルは独立にデコードされかつ 前記受信機の第２の分岐からの奇数番号のシンボルが独立にデコードされて受信 機の各分岐に対するデコードされた情報を生成する。独立のデコードを行うため に、ＩおよびＱデータはトレーニングシーケンスによって相関されてチャネルイ ンパルス応答を推定または評価しその後受信データと共に推定または評価された チャネルをマッチフィルタリングする。前記トレーニングシーケンス（基準デー タ）は図１６の表に示されるように交互の純粋 Ｒｅ／純粋 Ｉｍ複素数値（ビ ットごとに１つの純粋の複素数）から構成される。それは次に最尤シーケンス推 定（ＭＬＳＥ）およびシンボル間干渉打消し（ｉｎｔｅｒ−ｓｙｍｂｏｌ ｉｎ ｔｅｒｆｅｒｅｎｃｅ ｃａｎｃｅｌｌａｔｉｏｎ）を行ってソフト決定データ シーケンス推定を行う。ソフト決定データは次にさらに処理を行うためチャネル デコーダ（受信機バックエンド）に渡される。ここに説明されかつ図１に示され たフィルタコプロセッサはチャネルインパルス応答のための相関プロセスならび にその推定または計算された（ｅｓｔｉｍａｔｅｄ）チャネルによる受信データ のマッチフィルタリングプロセスを行う。ＧＳＭシステムのＧＭＳＫ変調機構を 活用することに より、前記相関およびマッチドフィルタリングプロセスを行うためのステップの 数が大幅に低減され、従ってＲＦキャリアごとにより少ないＤＳＰを要求する結 果となる。 本発明が特定の実施形態に関して特定的に示されかつ説明されたが、当業者に は本発明の範囲から離れることなく形式上または細部において種々の変更を行う ことができることが理解されるであろう。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｌ 27/22 Ｇ０６Ｆ 15/31 Ｄ (72)発明者 タラブ・モシュ イスラエル、イスラエル 58362、ホロン、 クドッシュ・カハー・ストリート 28／６ (72)発明者 ピセック・エラン イスラエル、イスラエル 58362、ホロン、 ドルフィン・ストリート ７

Claims (1)

1. 【特許請求の範囲】 １．フィルタコプロセッサであって、 データ情報を記憶するための第１のメモリ、 係数を記憶するための第２のメモリ、そして 複数のモードの動作において乗算／累算機能を行うために乗算器／累算器を制 御しかつデータ情報および係数の読出しを調整するためのコントローラ、 を具備する、フィルタコプロセッサ。 ２．１つのモードの動作はさらに複素データシーケンスとミッドアンブルシー ケンスとの間の相関を含み、前記ミッドアンブルシーケンスは交互の純粋の実数 ／純粋の虚数の複素数値を含む、請求項１に記載のフィルタコプロセッサ。 ３．１つのモードの動作はさらに２Ｘオーバサンプルされた複素データシーケ ンスとミッドアンブルシーケンスとの間の相関を含み、前記ミッドアンブルシー ケンスは１Ｘの交互の純粋の実数／純粋の虚数の複素数値を含む、請求項１に記 載のフィルタコプロセッサ。 ４．１つのモードの動作はさらにマッチドフィルタリングを含み、前記入力デ ータは複素数であり、前記マッチドフィルタリングに関連する係数は複素数であ り、かつ前記出力は交互の純粋の実数／純粋の虚数データの実シーケンスである 、請求項１に記載のフィルタコプロセッサ。 ５．１つのモードの動作は入力データをメモリからフィルタコプロセッサにか つ出力をフィルタコプロセッサからメモリへと中央処理ユニットの介在なしに移 動するためのダイレクトメモリアクセス装置を使用する、請求項１に記載のフィ ルタコプロセッサ。 ６．受信機における直交変調された信号をデコードする方法であって、前記直 交変調された信号は複数のシンボルからなり、前記方法は、 前記受信機の第１および第２の分岐において前記シンボルを受信する段階であ って、前記第１および第２の分岐の間の前記シンボルの受信は所定の期間だけオ フセットされているもの、 前記受信機の第１の分岐において偶数番号のシンボルをかつ前記受信機の第２ の分岐において奇数番号のシンボルを独立にデコードして前記受信機の各分岐に 対するデコードされた情報を生成する段階、 前記受信機の各分岐に対するデコードされた情報を組み合せる段階、そして 前記組み合わされたデコードされた情報を前記受信機において処理する段階、 を具備する、受信機において直交変調された信号をデコードする方法。 ７．前記直交変調された信号はさらにオフセット直交位相シフトキード（ＱＰ ＳＫ）変調された信号からなる、請 求項６に記載の方法。 ８．前記オフセットＱＰＳＫ変調信号はさらに最小シフトキード（ＭＳＫ）変 調された信号またはガウス最小シフトキード（ＧＭＳＫ）変調された信号からな る、請求項７に記載の方法。 ９．前記受信機は時分割多元接続（ＴＤＭＡ）エアインタフェースと両立可能 である、請求項６に記載の方法。 １０．前記ＴＤＭＡエアインタフェースはさらにグループスペシャルモービル （ＧＳＭ）ＴＤＭＡエアインタフェースと両立できる、請求項６に記載の方法。 １１．無線通信システムと両立できる受信機において使用するためのイコライ ザであって、 複素データシーケンスおよびミッドアンブルシーケンスを相関するための相関 ブロックであって、前記ミッドアンブルシーケンスは交互の純粋の実数／純粋の 虚数の複素数値を含むもの、 複素係数を使用して複素入力をマッチドフィルタリングしかつ交互の純粋の実 数／純粋の虚数データの実シーケンスを出力するためのマッチドフィルタリング ブロック、そして 前記マッチドフィルタリングブロックの出力に基づき無線通信システムにおい て送信される信号を推定または評価するための最尤シーケンス推定ブロック、 を具備する、無線通信システムと両立できる受信機にお いて使用するためのイコライザ。 １２．前記相関ブロックおよびマッチドフィルタリングブロックは第１および 第２のメモリならびに前記相関に関連する第１のモードおよび前記マッチドフィ ルタリングに関連する第２のモードで乗算／累算機能を行うために乗算器／累算 器を制御するためのコントローラを使用して実施される、請求項１１に記載のイ コライザ。 １３．前記相関に関連する第１のモードおよび前記マッチドフィルタリングに 関連する第２のモードはデジタル信号プロセッサ内のフィルタコプロセッサにお いて行われる、請求項１２に記載のイコライザ。