KR100306014B1

KR100306014B1 - 필터코프로세서

Info

Publication number: KR100306014B1
Application number: KR1019980704193A
Authority: KR
Inventors: 토마스 쿤드만; 맥 만슈리; 모쉬 테리브; 에런 피세크
Original assignee: 비센트 비.인그라시아, 알크 엠 아헨; 모토로라 인코포레이티드
Priority date: 1996-10-04
Filing date: 1997-07-08
Publication date: 2001-11-02
Also published as: FI981263A; US5905757A; ES2147693B1; SE9801958L; ITRM970553A1; GB2322057A; AU3587597A; JP4494531B2; WO1998015056A1; TW340285B; ES2147693A1; FI981263A0; FR2754366B1; CA2238299C; JP2000501918A; IT1295391B1; FR2754366A1; CA2238299A1; CN1153422C; DE19781047T1

Abstract

디지털 신호 처리기(DSP) 내의 필터 코프로세서(도 1의 103, 109)는 등화 프로세스 동안에 변조 신호의 직교 성질의 장점을 취한다. 수신 후, 수신된 신호(112)의 소정의 실수값/허수값만이 변조에 유용하기 때문에, 필터 코프로세서(도 1)는 이들 값만을 처리하여 전송된 신호를 추정한다. 변조에 유용한 이들 값만을 프로세싱함으로써, 필터 코프로세서는 주어진 시간에 더 많은 정보를 프로세스할 수 있어서, 종래에 비해 프로세싱이 증가된다.

Description

필터 코프로세서{A FILTER CO-PROCESSOR}

본 발명은 통상적으로 코프로세서(co-processors)에 관한 것으로, 특히 디지털 신호 처리기 내에 구현된 필터 코프로세서에 관한 것이다.

디지털 셀룰러 시스템과 같은 현재의 무선 통신 시스템은 채널 등화, 채널 코딩/디코딩, 및 음성 코딩을 실행하기 위해 광범위한 디지털 신호 프로세싱을 필요로 한다. 이러한 한가지 디지털 셀룰러 시스템은 GSM(Groupe Special Mobile) 디지털 셀룰러 시스템이다. 전형적인 GSM 디지털 셀룰러 시스템 구성에 있어서, 하나의 별도의 디지털 신호 처리기(DSP)가 하나의 타임슬롯에 전용되므로, 하나의 무선 주파수(RF) 캐리어를 등화시키기 위해서는 8개의 DSP가 필요하다. 그러나, 등화기(equalizer)의 각 출력은 채널 디코딩을 실행하기 위해서는 다른 별도의 DSP 내에 입력되어야 한다. 모두 합치면, 하나의 RF 캐리어를 등화/디코드시키기 위해서는 16개의 DSP가 필요하다.

GSM과 같은 셀룰러 시스템 내에 배치된 다수의 RF 캐리어를 고려할 때, 수신기 내에 사용된 DSP의 개수로 인하여 비용이 많이 들게 된다. 비용 이외에도, DSP의 크기는 다수의 DSP가 수신기 내의 쓸모있는 실면적의 많은 부분을 소모할 정도이다. 또한, 다수의 DSP는 이에 상당하는 양의 열을 방사하며, 이러한 열은 수신기로부터 제거되어야만 한다. 상술된 바와 같이 수신기 내에 구현된 상기 모든 다수의 DSP는 불리하게 작용된다. 그러므로, 종래 기술에서처럼 다수의 전용 DSP를 필요로 하지 않고 하나의 RF 캐리어 상에 존재하는 동일한 수의 신호를 수신하는 방법이 필요하다.

도 1은 본 발명에 따른 필터 코프로세서의 하드웨어 아키텍처를 블럭도 형태로 개괄적으로 도시한 도면.

도 2는 도 1의 필터 코프로세서에 사용하기 위한 데이터, 계수 및 출력의 일반적인 구성도.

도 3 내지 도 12는 도 1의 하드웨어 아키텍처에 적용될 때 모드 0 및 1에 대한 상관(correlation) 및 컨벌루션(convolution)의 추림(decimation) 값을 변화시키기 위한 도 2에 도시된 일반적인 데이터 구성도.

도 13은 본 발명에 따른 필터 코프로세서로부터 유익하게 되는 등화기의 개략도.

도 14 내지 도 19는 도 1의 하드웨어 아키텍처에 적용될 때 모드 2 및 3에 대한 상관 및 정합 필터링의 추림 값을 변화시키기 위한 도 2에 도시된 일반적인 데이터 구성도.

도 20은 무선 통신 시스템의 수신기 내에 유익하게 구현된 도 1의 필터 코프로세서의 개략도.

일반적으로 말하자면, 디지털 신호 처리기(DSP) 내의 필터 코프로세서는 등화 프로세스 동안에 변조 신호의 직교 성질의 장점을 취한다. 수신 후에, 수신 신호의 소정의 실수값/허수값만이 변조에 유용하기 때문에, 필터 코프로세서는 이들 값만을 프로세스하여, 전송된 신호를 추정한다. 변조에 유용한 이들 값만을 프로세싱함으로써, 필터 코프로세서는 주어진 시간에 더 많은 정보를 프로세스할 수 있어서, 종래에 비해 프로세싱이 증가된다.

양호한 실시예에 있어서, 필터 코프로세서는 데이터 정보를 저장하는 제1 메모리 및 계수를 저장하는 제2 메모리를 포함한다. 필터 코프로세서는 또한 다수의 동작 모드에서 승산/누산 기능을 실행하기 위해 승산기/누산기를 제어하고, 데이터 정보 및 계수의 검색을 조정하기 위한 제어기를 포함한다.

양호한 실시예에 있어서, 한 동작 모드는 복소 데이터 시퀀스와 미드-앰블(mid-amble) 시퀀스 사이의 상관관계(correlation)를 더 포함하고, 미드-앰블 시퀀스는 교호하는(alternating) 순실수/순허수 복소값을 포함한다. 또한, 다른 동작 모드는 상관 출력의 추림(decimation)을 포함한다. 상관에 관련된 실시예에 있어서, 다른 동작 모드는 또한 2배(2X) 오버샘플된 복소 데이터 시퀀스와 미드-앰블 시퀀스 사이의 상관관계를 포함하고, 미드-앰블 시퀀스는 1배(1X)의 교호하는 순실수/순허수 복소값을 포함한다.

또한 양호한 실시예에 있어서, 한 동작 모드는 입력 데이터가 복소수이고, 정합 필터링(matched filtering)에 관련된 계수가 복소수이며, 출력이 교호하는 순실수/순허수 데이터의 실 시퀀스인 정합 필터링을 포함한다. 다른 동작 모드는 정합 필터링 출력의 추림을 포함한다.

상술된 필터 코프로세서는 최대 공산 시퀀스 추정(Maximum Likelihood Sequence Estimation: MLSE) 알고리즘에 의해 사용하기 위한 출력을 생성한다. 필터 코프로세서의 계수는 채널 응답 계수 및 정합 필터 계수를 포함한다. 중앙 처리 장치(CPU)의 개입(intervention)를 최소화하기 위해, 필터 코프로세서는 직접 메모리 억세스 장치가 입력 데이터를 메모리에서 필터 코프로세서로 이동시키고 출력을 필터 코프로세서에서 메모리로 이동시키기 위해 사용되는 동작 모드에서 동작한다.

필터 코프로세서는 무선 통신 시스템에 적합한 수신기에 사용하기 위한 등화기에 적용된다. 이 실시예에 있어서, 등화기는 복소 데이터 시퀀스, 및 교호하는 순실수/순허수 복소값을 포함하는 미드-앰블 시퀀스를 상관하기 위한 상관 블럭, 및 복소 계수를 사용하여 복소 입력을 정합 필터링하고 교호의 순실수/순허수 데이터의 실 시퀀스를 출력하는 정합 필터링 블럭을 포함한다. MLSE 블럭은 정합 필터링 블럭의 출력에 기초하여 무선 통신 시스템 내에 전송된 신호를 추정한다.

이 실시예에 있어서, 상관 블럭 및 정합 필터링 블럭은 제1 및 제2 메모리를 사용하여 구현되고, 또 상관에 관련된 제1 모드와 정합 필터링에 관련된 제2 모드에서 승산/누산 기능을 실행하기 위해 승산기/누산기를 제어하는 제어기를 사용하여 구현된다. 상관에 관련된 제1 모드 및 정합 필터링에 관련된 제2 모드는 디지털 신호 처리기 내의 필터 코프로세서에서 구현된다.

도 1은 본 발명에 따른 필터 코프로세서의 하드웨어 아키텍처를 개괄적으로 도시한 도면이다. 양호한 실시예에 있어서, 필터 코프로세서는 FIR(FiniteImpulse Response) 코프로세서이다. 도 1에 도시된 바와 같이, 시스템은 승산기/누산기(MAC)(109)에 결합된 데이터 메모리 뱅크(103) 및 계수 메모리 뱅크(106)로 구성된다. 메모리 뱅크의 크기는 하드웨어 설계자에게 일임되지만, GSM 전기통신 표준을 수용할만큼 충분히 커야 된다. 또한, 도 1에는 2개의 전용 직접 메모리 억세스(DMA) 채널(112 및 113)이 도시되어 있으며, 제1 DMA 채널(112)은 데이터 메모리 뱅크 내로의 데이터 전송을 하기 위한 것이고, 제2 DMA 채널(113)은 CPU로 FIR 결과의 데이터를 다시 전송하기 위한 것이다. 이러한 구성에 따라, CPU의 개입량은 초기화만으로 최소화된다. 4워드 입력 버퍼(115) 및 1워드 출력 버퍼(118)는 DMA 전송 프로세스와 FIR 데이터 획득 프로세스 사이를 인터페이스한다. 필터 카운트(121)는 FIR 필터 길이의 제어를 담당한다. 어드레스 생성기(124)는 선택된 모드에 따라 메모리 뱅크(103 및 106)에 대한 어드레스 포인터를 생성하기 위해 응답할 수 있다. 제어 유닛(127)은 FIR 동작을 제어하고 CPU에 접속한다.

도 1에 도시된 바와 같이, 클럭 사이클 당 하나의 승산/누산(MAC) 동작만이 실행된다. 이 아키텍처는 각 어플리케이션에 대해 최소한의 계산 단계를 유지하면서, 광범위한 FIR 필터링 어플리케이션을 보조하기 위해 최대한의 융통성을 제공한다. 이것은 면적 및 전체 계산 시간의 관점에서 효과적인 비용 해결책을 제공한다.

상술된 바와 같이, 도 1에 도시된 필터 코프로세서의 아키텍처는 다수의 모드를 지원할 수 있다. 양호한 실시예에 있어서, 4개의 동작 모드(2모드 비트에 의해 구성됨)가 지원된다:

1. 모드0 - 실수 FIR 필터

2. 모드1 - 복소 FIR 필터

3. 모드2 - 순실수/순허수 출력을 교대로 생성하는 복소 FIR 필터

4. 모드3 - 완전한 복소 데이터 시퀀스와, 교호하는 순실수/순허수 데이터 요소로 구성된 복소 시퀀스 사이의 복소 상관관계

추가의 비추림/2에 의한 추림 모드 비트(No_Decimation/Decimation_by_2 mode bit)는 T 간격 및 T/2 간격 통신 시스템(T-Spaced and T/2-Spaced communication systems)을 보조하기 위해 정해졌다. 이와 같이, 3개의 프로그램가능 비트로 광범위한 FIR 필터링 어플리케이션의 효율적인 구현이 가능하게 되는데, 이중의 몇몇은 아래에 리스트되고 간단하게 설명된다:

· 실수 컨벌루션 FIR 필터(도 3);

· 2에 의한 출력 추림(output decimation by 2)을 갖는 실수 컨벌루션 FIR 필터(도 4);

· 실수 상관 FIR 필터(도 5);

· 2에 의한 출력 추림을 갖는 실수 상관 FIR 필터(도 6);

· 복소 컨벌루션 FIR 필터(도 7);

· 2에 의한 출력 추림을 갖는 복소 컨벌루션 FIR 필터(도 8);

· 실수 출력만을 생성하는 복소 컨벌루션 FIR 필터(도 9);

· 허수 출력만을 생성하는 복소 컨벌루션 FIR 필터(도 10);

· 복소 상관 FIR 필터(도 11);

· 2에 의한 출력 추림을 갖는 복소 상관 FIR 필터(도 12);

· 순실수/순허수 출력을 교대로 생성하는 복소 FIR 필터(도 14);

· 2에 의해 추려진 교호의 순실수/순허수 출력을 생성하는 복소 FIR 필터(도 15);

· 완전 복소 데이터 시퀀스와, 교호의 순실수/순허수 데이터 요소로 구성된 복소 시퀀스 사이의 복소 상관관계(도 16 및 도 17) ;

· 2에 의해 오버샘플된 완전 복소 데이터 시퀀스와, 교호의 순실수/순허수 데이터 요소로 구성된 복소 시퀀스 사이의 복소 상관관계(도 18 및 도 19).

본 발명에 따른 필터 코프로세서의 하드웨어 아키텍처는 GSM 전기통신 표준에 적합하다. GSM에 있어서, 시분할 다중 억세스(TDMA)는 8타임슬롯을 포함하는 4.615 밀리초 프레임 구조로 사용된다. 각각의 타임슬롯은 156.25비트로 구성된다. 정규 데이터 버스트의 경우, 2개의 58 부호화 데이터 비트, 26 트레이닝(training) 시퀀스 비트, 6 테일(tail) 비트 및 8.25 가드(guard) 비트가 있다. 억세스 데이터 버스트의 경우, 36 부호화 데이터 비트, 41 트레이닝 시퀀스 비트, 8 확장 테일 비트, 3 테일 비트 및 68.25 확장 가드 비트가 있다. 변조 체계는 차별적으로 인코드된 GMSK(Gaussian filtered MSK)이다.

도 3 내지 도 12는 도 1의 하드웨어 아키텍처에 적용될 때 모드0 및 모드1에 대한 상관 및 컨벌루션의 추림 값을 변화시키기 위한 도 2에 도시된 바와 같은 일반적인 데이터 구성을 도시한 것이다. 각 도면에서, 초기화 및 프로세스 단계는 데이터가 불렛(bullet) 형태로 제공되고, 프로세싱을 실행하기 위해 사용된 적절한수학식이 또한 기재된다.

· 실수 컨벌루션 FIR 필터(도 3);

수학식

초기화

· 모드 및 필터 카운트(=계수 값의 갯수) 설정.

· 계수 뱅크 내의 계수를 역순으로 초기화.

코어(Core)가 필터 카운트 개의 기록을 실행

프로세싱

· 입력 데이터 버퍼가 텅 비면, 4개의 새로운 데이터 워드까지 전송하도록 코어/DMA를 트리거.

· 데이터 뱅크 내의 데이터를 바른 순서로 초기화. 코어/DMA가 필터 카운트 개의 기록을 실행.

· F(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· 데이터 뱅크 내로 새로운 데이터 워드를 획득하여 데이터 뱅크 포인터를 증가.

· 2에 의한 출력 추림을 갖는 실수 컨벌루션 FIR 필터(도 4);

수학식

초기화

· 모드 및 필터 카운트(=계수 값의 갯수) 설정.

· 계수 뱅크 내의 계수를 역순으로 초기화.

코어가 필터 카운트 개의 기록을 실행

프로세싱

· 입력 데이터 버퍼가 텅 비면, 4개의 새로운 데이터 워드까지 전송하기 위해 코어/DMA를 트리거.

· F(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· 실수 상관 FIR 필터(도 5);

수학식

초기화

· 모드 및 필터 카운트(=계수 값의 갯수) 설정.

· 계수 뱅크 내의 계수를 바른 순서로 초기화.

· 코어가 필터 카운트 개의 기록을 실행

프로세싱

· F(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· 2에 의한 출력 추림을 갖는 실수 상관 FIR 필터(도 6);

수학식

초기화

· 모드 및 필터 카운트(=계수 값의 갯수) 설정.

· 계수 뱅크 내의 계수를 바른 순서로 초기화.

· 코어가 필터 카운트 개의 기록을 실행

프로세싱

· F(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· 복소 컨벌루션 FIR 필터(도 7);

수학식

초기화

· 모드 및 필터 카운트(=계수 값의 갯수) 설정.

· 계수 뱅크 내의 계수를 역순으로 초기화.

· 코어가 필터 카운트 개의 기록을 실행

프로세싱

· 입력 데이터 버퍼가 텅 비면, 2 또는 4개의 새로운 데이터 워드를 전송하기 위해 코어/DMA를 트리거.

· FR(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· FI(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· 새로운 데이터 워드(DR)를 획득하여 데이터 뱅크 포인터를 증가.

· 새로운 데이터 워드(DI)를 획득하여 데이터 뱅크 포인터를 증가.

· 2에 의한 출력 십진을 갖는 복소 컨벌루션 FIR 필터(도 8);

수학식

초기화

· 모드 및 필터 카운트(=계수 값의 갯수) 설정.

· 계수 뱅크 내의 계수를 역순으로 초기화.

· 코어가 필터 카운트 개의 기록을 실행

프로세싱

· FR(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· FI(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· 실수 출력만을 생성하는 복소 컨벌루션 FIR 필터(도 9);

수학식

초기화

· 모드 및 필터 카운트(=계수 값의 갯수) 설정.

· 허수 계수가 처음 무효로 되는 동안, 계수 뱅크 내의 계수를 역순으로 초기화.

· 코어가 필터 카운트 개의 기록을 실행

프로세싱

· FR(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· 허수 출력만을 생성하는 복소 컨벌루션 FIR 필터(도 10);

수학식

초기화

· 모드 및 필터 카운트(=계수 값의 갯수) 설정.

· 데이터가 Im/Re 쌍으로 구성됨.

· 코어가 필터 카운트 기록을 실행

프로세싱

· FI(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· 복소 상관 FIR 필터(도 11);

수학식

초기화

· 모드 및 필터 카운트(=계수 값의 갯수) 설정.

· 허수 계수가 처음 무효로 되는 동안, 계수 뱅크 내의 계수를 바른 순서로 초기화.

· 코어가 필터 카운트 개의 기록을 실행

프로세싱

· FR(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· FI(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· 2에 의한 출력 추림을 갖는 복소 상관(도 12);

수학식

초기화

· 모드 및 필터 카운트(=계수 값의 갯수) 설정.

· 코어가 필터 카운트 개의 기록을 실행

프로세싱

· FR(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· FI(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

도 1에 도시된 하드웨어 아키텍처는 수신기의 등화기에 사용될 때 특히 유익하다. 이러한 등화기는 도 13에 개괄적으로 도시되어 있으며, 직교 신호(I 및 Q)는 상관 블럭(203) 내로 입력된다. 중요한 점은 본 발명이 I와 Q 사이의 직교성의 이점을 취한다는 것이고, 그러므로 도 1의 필터 코프로세서는 소정의 직교적으로 변조된 시스템에서 유익하게 구현될 수 있다. 계속하여, 상관 블럭(203)의 출력은 정합 필터(206)에 입력된다. 또한, 정합 필터(206)는 입력으로서 직교 신호(I 및 Q)를 갖는다. 정합 필터(206)의 출력은 비터비(Viterbi) 디코더(209)에 입력된다. 상관 블럭(203), 정합 필터(206) 및 비터비 디코더(209)는 일반적으로 본 분야에 널리 공지되어 있는 바와 같은 등화기를 포함한다. 비터비 디코더(209)의 출력은 수신된 신호의 프로세싱을 더 실행하는 채널 디코더(도시되지 않음) 내로 입력된다.

도 14 내지 도 19는 도 1의 하드웨어 아키텍처에 적용될 때 상관(모드3) 및 정합 필터링(모드2)의 추림 값을 변화시키기 위한 도 2에 도시된 바와 같은 일반적인 데이터 구성을 도시한 것이다. 첫번째 분석은 상관 프로세스에 관한 것이다.상관 프로세스에 있어서, 입력 데이터는 미드-앰블의 형태로 동기 워드 패턴과 상관된다. GSM의 GMSK 변조 체계의 성질로 인해, 동기 워드는 순실수값과 순허수값 사이를 교호한다. 통상적으로, 완전 복소수 승산은 4개의 승산 및 누산 동작을 필요로 한다. 동기 워드의 성질 때문에, 실수부 또는 허수부가 "0"(즉, 직교)이므로 2개의 승산만이 필요하다. 도 1의 필터 코프로세서는 이러한 특성의 장점을 취하여 계산 시간을 절반으로 줄인다. 다시, 각 도면에서, 초기화 및 프로세스 단계는 데이터가 불렛 형태로 제공되고, 프로세싱을 실행하는데 적절한 수학식이 또한 기재된다.

· 완전 복소 데이터 시퀀스와, 교호의 순실수/순허수 데이터 요소로 구성된 복소 시퀀스 사이의 복소 상관관계(도 16 및 도 17) ;

트레이닝 시퀀스(수신된 데이터)는 복소수(비트 당 한쌍의 I 및 Q 샘플)이다. 미드앰블 시퀀스(레퍼런스 데이터)는 교호하는 순실수/순허수 복소값(비트 당 하나의 순복소수)로 구성되고, 도 16에 도시된 표를 형성한다.

수학식

· 상관 함수는 다음과 같다:

· 미드앰블 시퀀스의 직교 성분의 장점을 취하면, 우리는 다음 수학식을 얻는다:

· 따라서, 복소 상관 출력은 MAC 동작의 절반을 필요로 하는 각 복소 입력마다 계산된다.

초기화

· 모드 및 필터 카운트(=계수 값의 갯수) 설정.

· 계수 뱅크 내의 계수를 바른 순서로 초기화.

· 코어가 필터 카운트 개의 기록을 실행

프로세싱

· 입력 데이터 버퍼가 텅 빌 때마다, 2 또는 4개의 새로운 데이터 샘플을 전송하기 위해 코어/DMA를 트리거.

· 데이터 뱅크 내의 데이터를 바른 순서로 초기화. 코어/DMA가 2x 필터 카운트 개의 기록을 실행.

· FR(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· FI(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· 2에 의해 오버샘플된 완전 복소 데이터 시퀀스와, 교호의 순실수/순허수데이터 요소로 구성된 복소 시퀀스 사이의 복소 상관관계(도 18 및 도 19).

트레이닝 시퀀스(수신된 데이터)는 2x 오버샘플된다(비트 당 2x I 및 Q 샘플). 미드앰블 시퀀스(레퍼런스 데이터)는 교호하는 순실수/순허수 복소값(비트 당 하나의 순복소수)로 구성된다. 상관 이전에, 미드앰블 시퀀스는 순복소값들 사이에서 복소수 제로를 누산함으로써 2x 보간되고, 도 18에 도시된 표를 형성한다.

수학식

· 상관 함수는 다음과 같다:

· 보간된 미드앰블 시퀀스의 직교 성분의 장점을 취하면, 우리는 다음 수학식을 얻는다:

· n이 "우수"일 때, 필터 출력은 "기수" 입력 샘플에 무관하고, n이 "기수"일 때, 필터 출력은 "우수" 입력 샘플에 무관하다는 것을 쉽게 나타낼 수 있다. 결과적으로, 우수 및 기수 필터 출력은 따로 계산될 수 있어서, 데이터 메모리 뱅크 크기의 절반을 필요로 한다.

초기화

· 모드 및 필터 카운트(=계수 값의 갯수) 설정.

· 계수 뱅크 내의 계수를 바른 순서로 초기화.

· 코어가 필터 카운트 개의 기록을 실행

프로세싱

· 데이터 뱅크 내의 데이터를 바른 순서로 초기화. 코어/DMA가 2x 필터 카운트 개의 기록을 우수만 또는 기수만 실행.

· FR(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· FI(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

두번째 분석은 정합 필터 프로세싱에 관한 것이다. 정합 필터링 프로세스에 있어서, GSM 시스템에 사용된 등화 프로세스에 특유한 2가지 요소가 이용된다. 먼저, 교호하는 실수 및 허수 출력 값들만이 계산된다. 이것은 다시 한번 GMSK 변조 체계의 직교 성질의 장점을 취한다. 또한, 출력 데이터는 2X 오버샘플 데이터를 프로세스하기 위해 2에 의해 추려져서(decimated by 2) 비트 출력 당 하나의 샘플을 제공한다. 출력 시퀀스는 비터비 디코더(209)에 의해 더욱 프로세싱하기 위해 순실수 시퀀스로서 처리된다. 다시 한번, 필터 코프로세서의 정합 필터링 모드는 이들 특성의 장점을 취하여 완전한 복소수 승산의 실현과 관련된 계산 시간을 줄인다. 다시, 각 도면에서, 초기화 및 프로세스 단계는 데이터가 불렛 형태로 제공되고, 프로세싱을 실현하는데 사용된 적절한 수학식이 또한 기재된다.

· 순실수/순허수 출력을 교대로 생성하는 복소 FIR 필터(도 14);

수학식

초기화

· 모드 및 필터 카운트(=계수 값의 갯수) 설정.

· 계수 뱅크 내의 계수를 역순으로 초기화.

· 코어가 필터 카운트 개의 기록을 실행

프로세싱

· FR(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· FI(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· 2에 의해 데시메이트된 교호의 순실수/순허수 출력을 생성하는 복소 FIR 필터(도 15);

수학식

초기화

· 모드 및 필터 카운트(=계수 값의 갯수) 설정.

· 계수 뱅크 내의 계수를 역순으로 초기화.

프로세싱

· 입력 데이터 버퍼가 텅 비면, 4개의 새로운 데이터 워드(2개의 복소 데이터)를 전송하기 위해 코어/DMA를 트리거.

· 데이터를 바른 순서로 초기화(코어/DMA 기록).

· FR(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

· FI(n)을 계산, 결과를 저장, 코어/DMA를 트리거.

이전에는, 이들의 태스크는 프로세서 코어 상에서 실행하는 펌웨어에 의해 달성되었다. 다음 표는 필터 코프로세서를 사용함으로써 이루어진 개선점을 나타낸 것이다.

정규 버스트 대조
오버샘플 데이타	필터모드	모드	데이타 길이	필터길이	출력 No.	사이클 No.	기간 @80MHz
2X	정합필터	2	61x2	9x2	61	1474	18.5 us
2X	상 관	3	26x2	26	52x2	3078	38.5 us
2X	정합필터	코어	61x2	9x2	61	4761	59 us
2X	상 관	코어	18x2	18	36x2	4201	52.5 us

억세스 버스트 대조
오버샘플 데이타	필터모드	모드	데이타 길이	필터길이	출력 No.	사이클 No.	기간 @80MHz
2X	정합필터	2	36x2	9x2	36	924	11.6 us
2X	상 관	3	41x2	41	82x2	7308	91.5 us
2X	정합필터	코어	61x2	9x2	61	2786	34.8 us
2X	상 관	코어	41x2	41	82x2	16826	210.3 us

도 20은 무선 통신 시스템의 수신기에 유익하게 구현된 도 1의 필터 코프로세서를 개괄적으로 도시한 도면이다. 일반적으로 설명하면, 수신기는 수신기 프론트-엔드(front-end)(406) 내에서 직교적으로 변조된 신호(400)를 수신한다. 직교적으로 변조된 신호(400)는 다수의 심볼로 구성된다. 양호한 실시예에 있어서, 심볼은 수신기 프론트-엔드(406)의 제1 및 제2 브랜치에서 수신되고, 제1과 제2 브랜치 사이의 심볼 수신은 선정된 기간만큼 오프셋된다. 도 1에 도시된 필터 코프로세서 하드웨어를 구현하는 채널 등화기(212)에 있어서, 우수로 번호매겨진 수신기의 제1 브랜치로부터의 심볼은 독립적으로 디코드되고, 기수로 번호매겨진 수신기의 제2 브랜치로부터의 심볼은 독립적으로 디코드되어, 수신기의 각 브랜치마다 디코드된 정보를 생성한다. 그 다음, 수신기의 각 브랜치의 디코드된 정보는 결합되고, 수신기 백-엔드(back-end)(도시되지 않음)에 의해 프로세스된다.

양호한 실시예에 있어서, 직교 변조된 신호는 구체적으로 GMSK(Gaussian Minimum Shift Keying) 변조 신호인 오프셋 QPSK(Quadrature Phase Shift Keyed) 변조 신호를 더 포함한다. MSK(Minimum Shift Keying) 변조와 같은 다른 유형의 변조도 마찬가지로 이용될 수 있다. 도 20의 수신기는 시분할 다중 억세스(TDMA) 에어(air) 인터페이스, 구체적으로 GSM(Groupe Special Mobile) TDMA 에어 인터페이스에 적합하다.

우수로 번호매겨진 심볼은 수신기의 제1 브랜치로부터의 독립적으로 디코드되고, 기수로 번호매겨진 수신기의 제2 브랜치로부터의 심볼은 독립적으로 디코드되어, 수신기의 각 브랜치마다 디코드된 정보를 생성한다. 독립적인 디코딩을 실행하기 위해, I 및 Q 데이터는 수신된 데이터로 추정 채널을 정합 필터링하기 전에 채널 임펄스 응답을 추정하기 위해 트레이닝 시퀀스와 상관된다. 트레이닝 시퀀스(레퍼런스 데이터)는 도 16의 표에 표시된 바와 같이 교호하는 순실수/순허수 복소값(비트 당 하나의 순복소수)로 구성된다. 그 다음, 소프트 디시젼(decision) 데이터 시퀀스 추정을 실행하기 위해 최대 공산 시퀀스추정(Maximum Likelihood Sequence Estimation : MLSE) 및 심볼간 간섭 삭제(inter-symbol interference cancellation)를 실행한다. 그 다음, 소프트 디시젼 데이터는 채널 디코더(수신기 백-엔드)로 보내져서 더 프로세싱된다. 여기에서 설명되고 도 1에 도시된 필터 코프로세서는 그 추정된 채널과의 수신 데이터의 정합 필터링 프로세스뿐만 아니라 채널 임펄스 응답을 위한 상관 프로세스를 실행한다. GSM 시스템의 GMSK 변조 체계의 장점을 취함으로써, 상관 및 정합 필터링 프로세스를 실행하기 위한 단계 수가 상당히 감소되므로, RF 캐리어 당 보다 적은 DSP가 필요하게 된다.

본 발명은 특히 특정 실시예와 관련하여 도시되고 설명되었지만, 본 분야에 숙련된 기술자들이라면 본 발명의 정신 및 범위를 벗어나지 않고서 여러가지로 변경할 수 있을 것이다.

Claims

데이터 정보를 저장하기 위한 제1 메모리;

계수를 저장하기 위한 제2 메모리; 및

복소 데이터 시퀀스를 나타내는 상기 저장된 데이터 정보와 미드-앰블 시퀀스(mid-amble sequence)를 나타내는 상기 저장된 계수 사이의 상관 프로세스(correlation process)중에 승산/누산 기능을 실행하기 위하여 승산기/누산기를 제어하고, 상기 저장된 데이터 정보 및 상기 저장된 계수의 검색(retrieval)을 조정하기(coordinating) 위한 제어기

를 포함하며,

상기 미드-앰블 시퀀스는 교호하는 순실수/순허수 복소값(alternating pure real/pure imaginary complex values)을 포함하며, 상기 상관 출력은 추려지는(decimated)

필터 코프로세서.
데이터 정보를 저장하기 위한 제1 메모리;

계수를 저장하기 위한 제2 메모리; 및

2배 오버샘플된(2X oversampled) 복소 데이터 시퀀스를 나타내는 상기 저장된 데이터 정보와 미드-앰블 시퀀스를 나타내는 상기 저장된 계수 사이의 상관 처리(correlation process)중에 승산/누산 기능을 실행하기 위하여 승산기/누산기를제어하고, 상기 저장된 데이터 정보 및 상기 저장된 계수의 검색(retrieval)을 조정하기(coordinating) 위한 제어기

를 포함하며,

상기 미드-앰블 시퀀스는 1배의 교호하는 순실수/순허수 복소값(1X alternating pure real/pure imaginary complex values)을 포함하는

필터 코프로세서.
데이터 정보를 저장하기 위한 제1 메모리;

계수를 저장하기 위한 제2 메모리; 및

정합 필터링 처리(matched filtering processing) 중에 승산/누산 기능을 실행하기 위하여 승산기/누산기를 제어하고, 상기 저장된 데이터 정보 및 상기 저장된 계수의 검색을 조정하기 위한 제어기를 포함하며

상기 정합 필터링 처리에 있어서 입력 데이터가 복소수이고, 상기 정합 필터링에 관련된 상기 저장된 계수가 복소수이며, 출력이 교호하는 순실수/순허수 데이터의 실수 시퀀스인

필터 코프로세서.
제3항에 있어서, 동작 모드는 상기 정합 필터링의 상기 출력을 추리는 것(decimation)을 더 포함하는 필터 코프로세서.
제3항에 있어서, 상기 필터는 최대 공산 시퀀스 추정 알고리즘(Maximum Likelihood Sequence Estimation Algorithm, MLSE Algorithm)에서 사용하기 위한 출력을 발생시키는 필터 코프로세서.
무선 통신 시스템과 호환되는(compatible) 수신기에서 사용하기 위한 등화기(equalizer)에 있어서,

데이터 정보를 저장하기 위한 제1 메모리, 계수를 저장하기 위한 제2 메모리 및 상관과 관련된 제1 모드와 정합 필터링과 관련된 제2 모드에서 승산/누산 기능을 실행하기 위하여 승산기/누산기를 제어하기 위한 제어기를 포함하는 필터 코프로세서를 포함하며,

상기 필터 코프로세서는

복소 데이터 시퀀스를 나타내는 상기 저장된 데이터 정보와 미드-앰블 시퀀스를 나타내는 상기 저장된 계수를 상관시키기 위한 상관 블럭;

복소 계수를 사용하여 복소 입력을 정합 필터링하고, 교호하는 순실수/순허수 데이터의 실수 시퀀스를 출력하기 위한 정합 필터링 블럭, 및

상기 정합 필터링 블럭의 출력에 기초하여 상기 무선 통신 시스템에서 전송된 신호를 추정하기 위한 최대 공산 시퀀스 추정(maximum likelihood sequence estimation) 블럭

을 포함하는 것을 특징으로 하는 등화기.