JP4442353B2 - 配線基板の製造方法 - Google Patents

配線基板の製造方法 Download PDF

Info

Publication number
JP4442353B2
JP4442353B2 JP2004219695A JP2004219695A JP4442353B2 JP 4442353 B2 JP4442353 B2 JP 4442353B2 JP 2004219695 A JP2004219695 A JP 2004219695A JP 2004219695 A JP2004219695 A JP 2004219695A JP 4442353 B2 JP4442353 B2 JP 4442353B2
Authority
JP
Japan
Prior art keywords
wiring
substrate
electroplating
plating
land
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004219695A
Other languages
English (en)
Other versions
JP2006041226A (ja
Inventor
浅井  康富
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2004219695A priority Critical patent/JP4442353B2/ja
Publication of JP2006041226A publication Critical patent/JP2006041226A/ja
Application granted granted Critical
Publication of JP4442353B2 publication Critical patent/JP4442353B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

本発明は、基板の表面に配線を設けてなる線基板の製造方法に関する。
従来では、基板の表面に配線を設けてなる配線基板においては、大電流を流す配線を厚膜Cu導体により形成していた(たとえば、特許文献1参照)。
特開平7−193372号公報
このように大電流用の配線を厚膜導体にて形成する場合、印刷、乾燥、焼成などの工数が多いものとなる。また、Cu厚膜は、その成分上、表面に酸化物やガラスなどが存在し、また、金属部分もポーラス(多孔質)である。それゆえ、このCu厚膜からなる配線は、はんだ濡れ性が悪かったり、ワイヤボンディングの信頼性が悪い。
通常、大電流を流す配線には、パワートランジスタなどがはんだ付けされたり、トランジスタのドレインやゲートなどとボンディングワイヤで接続されるため、上記したような特性を有するCu厚膜では、問題がある。
このため、大電流用の配線をメッキで形成する必要がある。ただし、無電解メッキでは、メッキ析出速度が遅く、たとえば、膜厚12μmを形成するためには、8時間程度かかり、生産効率が悪い。
また、すべての配線を、比較的メッキ析出速度の速い電気メッキにて形成することも考えられる。電気メッキは、メッキ析出速度が無電解メッキの数十倍程度速い。しかしながら、この場合においては、カソード電位をとるためのメッキ用の引き出し配線のレイアウトが困難であること、この引き出し配線からのノイズによる誤作動などが起こりやすくなる。
本発明は上記問題に鑑みてなされたものであり、基板の表面に配線を設けてなる配線基板において、大電流用の配線を電気メッキによって容易且つ効率よく形成できるようにすることを目的とする。
本発明は、配線基板においては、すべての配線が大電流用であるわけではないことから、大電流用の配線のみ部分的に厚く形成すればよいことに着目して、創出されたものである。
すなわち、請求項1に記載の発明では、基板(10)の表面に、無電解メッキからなる配線(15、16)を形成してなる配線基板の製造方法において、基板(10)として、複数のセラミック層(11〜14)を積層してなるとともに、内部に内層配線(17、18)が設けられてなるものを用い、基板(10)のうち配線(15、16)を形成すべき部位に、無電解メッキにより膜を形成した後、この膜の表面の一部に電気メッキを施すことにより、配線(15、16)を形成するものであり、基板(10)における最終的に切断除去される端部に、前記電気メッキを行うための電極(110)を形成し、前記電極(110)と前記内層配線(17、18)とを電気的に接続し、前記内層配線(17、18)を介して前記電極(110)と前記電気メッキを行う部位とを結線した後、前記電気メッキを行うことを特徴としている。
それによれば、無電解メッキからなる配線(15、16)のすべてではなく、一部にメッキ析出速度の速い電気メッキをさらに施すことにより、当該配線(15、16)の一部(15a)を無電解メッキからなる膜の上に電気メッキからなる膜が積層された大電流用の厚い膜とすることができる。そのため、メッキ用の引き出し配線のレイアウトが容易になるとともに、生産効率の低下を防止することができる。
よって、本発明によれば、基板(10)の表面に配線(15、16)を設けてなる配線基板において、大電流用の配線(15a)を電気メッキによって容易且つ効率よく形成することができる。
また、請求項2に記載の発明では、基板(10)の表面に、無電解メッキからなる配線(15、16)を形成してなる配線基板の製造方法において、基板(10)として、複数のセラミック層(11〜14)を積層してなるとともに、内部に内層配線(17、18)が設けられてなるものを用い、基板(10)のうち配線(15、16)を形成すべき部位の一部に、電気メッキにより膜を形成した後、基板(10)のうち配線(15、16)を形成すべき部位のすべてに無電解メッキを施すことにより、配線(15、16)を形成するものであり、基板(10)における最終的に切断除去される端部に、前記電気メッキを行うための電極(110)を形成し、前記電極(110)と前記内層配線(17、18)とを電気的に接続し、前記内層配線(17、18)を介して前記電極(110)と前記電気メッキを行う部位とを結線した後、前記電気メッキを行うことを特徴としている。
それによれば、無電解メッキからなる配線(15、16)の形成予定部位のすべてではなく、一部の配線(15a)の形成予定部位にメッキ析出速度の速い電気メッキを施して膜を形成するため、メッキ用の引き出し配線のレイアウトが容易になる。
また、その後、配線(15、16)を形成すべき部位のすべてに無電解メッキを施して配線(15、16)を形成するが、それにより、当該配線(15、16)の一部(15a)は電気メッキからなる膜の上に無電解メッキからなる膜が積層された大電流用の厚い膜とすることができる。そのため、メッキ析出速度の速い電気メッキの利点を活かして生産効率の低下を防止することができる。
よって、本発明によれば、基板(10)の表面に配線(15、16)を設けてなる配線基板において、大電流用の配線(15a)を電気メッキによって容易且つ効率よく形成することができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
(第1実施形態)
図1は、本発明の第1実施形態に係る配線基板100の概略断面構成を示す図であり、図2は、この配線基板100に各種部品を実装した状態を示す概略断面図である。
[基板の構成等]
配線基板100の本体をなす基板10は、本例ではセラミック積層基板10であり、この積層基板10は、個々についてその表面および内部に配線層が形成された複数のセラミック層11、12、13、14を積層して形成されたものである。
これらセラミック層11〜14の積層体である積層基板10の表面すなわち図1中の積層基板10の上面および下面には、それぞれ上面ランド15、下面ランド16が形成されており、これら上面および下面ランド15、16は表面配線15、16として構成されている。
積層基板10の内部には、各セラミック層に形成されたビアホール17や各セラミック層の間に形成された内部導体層18により、内層配線17、18が形成されている。そして、上面ランド15と下面ランド16とは、内層配線17、18を介して電気的に接続されている。
また、図2に示されるように、積層基板10の表面には、各上面ランド15、各下面ランド16に対して各種の部品20、21、22、23やボンディングワイヤ30が接続されている。
図2に示される例では、積層基板10の上面側において、上面ランド15には、はんだ40を介してフリップチップ20、コンデンサ21およびICチップ22が接続されている。なお、フリップチップ20と基板10との間にはアンダーフィル材42が充填されている。
このICチップ22は、大電流が流れるトランジスタなどのパワー素子が形成されたものである。さらに、表面ランド15には、ICチップ22から延びるアルミニウムからなるボンディングワイヤ30が接続されるとともに、外部との接続を行うためのアルミニウムからなるボンディングワイヤ30が接続されている。
ここで、上面ランド15のうち、比較的大電流が流れる大電流用の配線として構成されたものを大電流用ランド15aということとし、比較的小電流が流れる小電流用の配線として構成されたものを小電流用ランド15bということとする。
また、図2に示される例では、積層基板10の下面側において、下面ランド16には、LaB6、SnO2、CuNiなどからなる厚膜抵抗体23が接続されている。そして、この厚膜抵抗体23は、保護ガラス43にて被覆され、さらにその上をエポキシ樹脂などからなる保護樹脂44にて被覆されている。
ここにおいて、本実施形態では、図1、図2に示されるように、大電流用ランド15a、小電流用ランド15bおよび下面ランド16は、タングステン(W)もしくはモリブデン(Mo)からなる層151の上に銅メッキやニッケルメッキなどからなるメッキ層152を施したものである。
また、上面ランド15すなわち大電流用ランド15a、小電流用ランド15bの表面には、図示しないが、金メッキ層が、酸化防止ができる程度に薄く、たとえば0.05μm程度の膜厚にて形成されている。
ここで、本実施形態では、大電流用ランド15aは、小電流用ランド15bおよび下面ランド16よりも厚くなっている。すなわち、図1、図2に示されるように、大電流用ランド15aのメッキ層152は、小電流用ランド15bおよび下面ランド16のメッキ層152よりも厚くなっている。
これは、大電流用ランド15aのメッキ層152は、無電解メッキからなる膜と電気メッキからなる膜との積層構成となっているのに対し、小電流用ランド15bおよび下面ランド16のメッキ層152は、無電解メッキからなる膜のみであるためである。
本例では、各ランド15、16におけるメッキ層152は、銅メッキ層であり、大電流用ランド15aのメッキ層152は、無電解銅メッキ膜の上に電気銅メッキ膜を積層させた構成としている。
なお、これとは積層順序を逆にして、大電流用ランド15aのメッキ層152を、電気銅メッキ膜の上に無電解銅メッキ膜を積層させた構成としてもよい。
また、銅メッキ以外に、本実施形態に適用可能な無電解メッキとしては、無電解Niメッキ、無電解Auメッキ、無電解Ptメッキ、無電解Pdメッキなどが挙げられ、電気メッキとしては、電気Auメッキ、電気Niメッキ、電気Ptメッキ、電気Pdメッキなどが挙げられる。
そして、大電流用ランド15aのメッキ層152の積層構成としては、無電解Cuメッキ膜の上に電気Auメッキ膜を積層させた構成や、無電解Niメッキ膜の上に電気Niメッキ膜を積層させた構成や、無電解Niメッキ膜の上に電気Auメッキ膜を積層させた構成や、無電解Auメッキ膜の上に電気Auメッキ膜を積層させた構成などが、他の例として挙げられる。なお、これらの積層構成においても、積層順序を逆にしてもよい。
また、図1、図2に示されるように、配線基板100において、大電流用ランド15aとつながる内部導体層18は、積層基板10の図中の右端部において切断されており、その切断面が当該端部に露出している。
これは、後述するように、配線基板100の製造工程において、最終的に切断除去される基板10の端部に、電気メッキを行うための電極を形成し、この電極と電気メッキを行う部位とを、引き出し配線としての内部導体層18を介して結線した後、電気メッキを行うためである。
つまり、本配線基板100においては、基板10の表面に形成された配線15、16のうち電気メッキにより形成されている配線15aと接続されている引き出し配線18は、基板10の端部にて切断されており、その切断面が当該基板10の端部に露出した形となっている。
このように、本実施形態によれば、図1、図2に示されるように、基板10の表面に配線15、16を設けてなる配線基板100において、配線15、16の一部15aが、電気メッキにより形成されており、配線15、16におけるその他の部分15b、16よりも厚くなっていることを特徴とする配線基板100が提供される。
具体的には、本配線基板100においては、基板表面の配線15、16のうち大電流が流れる大電流用ランド15aが電気メッキにより形成されることにより、その他の配線である小電流用ランド15bや下面ランド16よりも厚くなっている。
それによれば、基板10の表面のすべての配線15、16を電気メッキにて形成するのではなく一部の配線15aを電気メッキにて形成するため、メッキ用の引き出し配線のレイアウトが容易になる。また、必要な配線部分のみ、メッキ析出速度の速い電気メッキを用いて、大電流用の厚い膜とすることができるため、生産効率の低下を防止することができる。
よって、本実施形態によれば、基板10の表面に配線15、16を設けてなる配線基板100において、大電流用の配線15aを電気メッキによって容易且つ効率よく形成することができる。
[基板の製造方法等]
次に、限定するものではないが、上記図1に示される配線基板100の製造方法および上記図2に示される実装構造の組み付け方法の一具体例について説明する。
図3は、本実施形態の配線基板100の製造方法および実装構造の組み付け方法の工程フローを示す図であり、図4は、図3に続く工程フローを示す図である。また、図5、図6、図7および図8は、上記した各工程における途中状態のワークを示す概略断面図である。
まず、図5(a)、(b)に示されるように、セラミック層11〜14となるアルミナなどからなる各グリーンシート11a、12a、13a、14aを用意し、このグリーンシート11a〜14aの所望の位置にパンチングすることにより、最終的に上記ビアホール17となる孔17aをあける。なお、図5(a)、(b)では、各グリーンシート11a〜14aの代表としてグリーンシート11aの形状が示されている。
このとき、図5(b)に示されるように、各グリーンシート11a〜14aにおいて基板10が完成したときには切断除去される端部(以下、この端部を耳部という)に、電気メッキ用の電極110を形成するための穴110aもあける。
次に、図5(c)に示されるように、このビアホール17となる孔17aに対して、主にモリブデンからなる導体ペースト17bを印刷にて充填し乾燥させる。この導体ペースト17bは、最終的に上記ビアホール17における内層配線となるものである。
次に、図5(d)に示されるように、各グリーンシート11a〜14aの表面に、主にタングステンからなる導体ペースト17cを印刷し、乾燥させる。この導体ペースト17cは、上記孔17aに充填された導体ペースト17bと導通するように印刷され、最終的に、上記内部導体層18や、上面ランド15および下面ランド16のタングステン層151となるものである。
次に、図5(e)に示されるように、このようにして加工された各グリーンシート11a〜14aを積層する。具体的には、各グリーンシート11a〜14aを重ね合わせ、熱圧着を行い積層する。
さらに、この積層工程においては、積層体の耳部にて上記穴110aによって形成されたスルーホール110bの内面に対して、タングステンやモリブデンからなるペースト110cを印刷法などにより塗布する。このペースト110cは、電気メッキ用の電極110となるものである。また、この積層体には、後工程にて耳部を切断するための溝111を刃具などを用いて形成する。
次に、この積層体を約1600℃、還元雰囲気にて焼成すると、図6(a)に示されるような積層基板10ができあがる。このとき、基板は約20%収縮する。また、各ペースト17b、17cは各ランド15、16のタングステン層151および内層配線17、18となる。また、スルーホール110bのペースト110は、積層体の焼成とともに焼結され、電気メッキ用の電極110となる。
この電極110は、大電流用ランド15aとなる部位、すなわち配線としての各ランド15、16のうち電気メッキが行われるものと、電気的に接続されている。図6(a)に示されるように、積層基板10における内層配線17、18を引き出し配線として電気的接続が行われている。
そして、この電極110は、後述する電気メッキをする際に、カソードとしての電極となるものであり、たとえば、スルーホール110bにおいて電源に接続されたフックのようなものに基板10を引っかけるだけで、当該電源と電気的に接続されカソード電位を得られるようになっている。
なお、後工程にて耳部を切断するための溝111は、積層体を焼成し積層基板10を形成した後において形成してもよい。その場合には、レーザ加工などにより形成することができる。
次に、基板10のうち配線15、16を形成すべき部位に、メッキ層152を形成する。本例では、メッキ層152として銅メッキ層152を形成する。まずは、無電解メッキにより膜を形成する。
具体的には、図6(b)に示されるように、上面ランド15(15a、15b)および下面ランド16となるタングステン層151の表面に、無電解メッキにより、銅メッキ層152を形成する。このとき、上記電気メッキ用の電極110の表面にも、同じ銅メッキ層が形成される。
次に、無電解メッキにより形成された膜の表面の一部に電気メッキを施す。具体的には、図6(c)に示されるように、電気メッキ用の電極110を利用して、電気銅メッキを行い、大電流用ランド15aにおける無電解銅メッキ膜の上に、電気銅メッキ膜を形成し、大電流用ランド15aにおける銅メッキ層152を形成する。
このようにして、本例における表層ランド15、16、すなわち、タングステン層151の上に銅メッキ層152を施してなる上面ランド15および下面ランド16ができあがる。
次に、図7(a)に示されるように、積層基板10の下面に、厚膜抵抗体23を構成するペーストを印刷し、乾燥・焼成することにより、厚膜抵抗体23を形成する。
そして、図7(b)、(c)に示されるように、その上に保護ガラス43を形成し、その上に保護樹脂44を形成する。また、必要に応じて保護ガラス43を形成した後、抵抗値を調整するため、レーザトリミングを行ったりする。
続いて、上面ランド15における銅メッキ層152の表面に、無電解メッキまたは電気メッキなどにより、上記金メッキ層を形成する。こうして、図7(c)に示されるように、配線基板100が形成される。
なお、この図7(c)に示される配線基板100は、未だ耳部が残っている状態のものである。そして、上記溝111を介して耳部を切断すれば、上記図1に示されるような配線基板100ができあがる。具体的には、耳部に応力を加えれば、溝111に沿って基板10が切断される。
このようにして製造された配線基板100を受け入れて、部品やボンディングワイヤの実装工程が行われる。まず、図8(a)に示されるように、上面ランド15のうちはんだ付けが行われる部位に、はんだペースト40aを印刷して塗布する。
次に、図8(b)に示されるように、部品マウントを行う。ここでは、はんだ付けされる部品であるフリップチップ20、コンデンサ21およびICチップ22を配線基板100の表面に搭載する。
続いて、はんだリフローを行い、フリップチップ20、コンデンサ21およびICチップ22をはんだ40を介して配線基板100に接続する。その後、基板洗浄を行い、フラックスを洗浄し、除去する。
次に、フリップチップ20と配線基板100との間にアンダーフィル材42を注入して硬化する。これにより、アンダーフィル材42の充填がなされる。なお、このアンダーフィル材42の充填は必要に応じて行えばよく、行わなくてもよい。
次に、上面ランド15のうちボンディングワイヤ30が接続される部位に対して、Alボンディング工程を行い、ボンディングワイヤ30によるICチップ22の接続、および、コネクタ部材などの外部と上面ランド15との接続を行う。配線基板100と外部とがボンディングワイヤ30を介して電気的に接続され、上記図2に示される実装構造ができあがる。
ところで、本実施形態によれば、基板10の表面に形成されている配線15、16は、無電解メッキからなるものであり、さらにこの無電解メッキ膜の一部、すなわち大電流用ランド15aに電気メッキが施されたものである。
そして、本実施形態の製造方法によれば、基板10の表面に、無電解メッキからなる配線15、16を形成してなる配線基板100の製造方法において、基板10のうち配線15、16を形成すべき部位に、無電解メッキにより膜を形成した後、この膜の表面の一部に電気メッキを施すことにより、配線15、16を形成することを特徴とする配線基板の製造方法が提供される。
それによれば、無電解メッキからなる配線15、16のすべてではなく、一部にメッキ析出速度の速い電気メッキをさらに施すことにより、当該配線15、16の一部すなわち大電流ランド15aを無電解メッキからなる膜の上に電気メッキからなる膜が積層された大電流用の厚い膜とすることができる。そのため、メッキ用の引き出し配線のレイアウトが容易になるとともに、生産効率の低下を防止することができる。
よって、本製造方法によれば、基板10の表面に配線15、16を設けてなる配線基板100において、大電流用の配線15aを電気メッキによって容易且つ効率よく形成することができる。
また、本実施形態では、基板10における最終的に切断除去される端部すなわち耳部に、電気メッキを行うための電極110を形成し、当該電極110と電気メッキを行う部位とを結線した後、電気メッキを行うことで、部分的な電気メッキを適切に実現することができている。
なお、図示しないが、電気メッキ用の電極としては、上記したようなスルーホール110bに形成したもの以外にも、たとえば、基板10の表面や側面に形成し、基板10の表面に形成された引き出し配線によって、電気メッキが行われる配線と結線されたものとしてもよい。
このような場合、基板10の表面や側面に形成した電気メッキ用の電極と電気メッキが行われる配線との結線においては、たとえば、インクジェット法により形成された導電性塗膜を、引き出し配線として用いることができる。
具体的には、上記の電気銅メッキ工程の前に、インクジェット式プリンターにて上記導電性塗膜を、電気メッキ用の電極と電気メッキが行われる大電流ランド15aとを結線するように基板10の表面に塗布する。
このような導電性塗膜は、たとえば銅あるいは金、銀などを含む厚膜ペーストであり、たとえば600℃〜900℃程度で焼成することで形成可能である。この焼成は、無電解銅メッキのシンターの熱処理を利用して行ってもよい。
さらに、銅あるいは金、銀がナノペーストであれば、比較的低温(たとえば300℃程度)で焼結することができる。なお、この導電性塗膜は、後でエッチングなどによって除去してもよいし、そのまま残しておいてもよい。
また、上述したように、本実施形態では、基板表面の配線15、16のうち大電流が流れる大電流用ランド15aが電気メッキにより形成されることにより、その他の配線よりも厚くなっているが、具体的には、配線幅が0.5mmよりも太い場合は、大電流用であり、そのような配線幅のものに対して電気メッキを行うようにする。
また、大電流が流れ電気メッキによる厚膜化が望ましい配線としては、アルミニウムのワイヤボンディングが施されるものや、トランジスタなどのパワー素子が接続されるものが挙げられる。
(第2実施形態)
上記実施形態では、大電流用ランド15aのメッキ層152は、無電解銅メッキ膜の上に電気銅メッキ膜を積層させた構成とし、この構成における製造方法について主として述べた。
しかしながら、上述したように、これとは積層順序を逆にして、大電流用ランド15aのメッキ層152を、電気銅メッキ膜の上に無電解銅メッキ膜を積層させた構成としてもよいとしている。
この構成の場合、上記製造方法における銅メッキ工程において、大電流ランド15aとなる部位すなわち電気メッキがなされる部位に、電気銅メッキを行い、続いて、上面ランド15となる部位の全体に無電解銅メッキを行う。
つまり、本実施形態によれば、基板10の表面に、無電解メッキからなる配線15、16を形成してなる配線基板100の製造方法において、基板10のうち配線15、16を形成すべき部位の一部に、電気メッキにより膜を形成した後、基板10のうち配線15、16を形成すべき部位のすべてに無電解メッキを施すことにより、配線15、16を形成することを特徴とする配線基板の製造方法が提供される。
それによれば、無電解メッキからなる配線15、16の形成予定部位のすべてではなく、一部の配線15aの形成予定部位にメッキ析出速度の速い電気メッキを施して膜を形成するため、メッキ用の引き出し配線のレイアウトが容易になる。
また、その後、配線15、16を形成すべき部位のすべてに無電解メッキを施して配線15、16を形成するが、それにより、当該配線15、16の一部すなわち大電流ランド15aは電気メッキからなる膜の上に無電解メッキからなる膜が積層された大電流用の厚い膜とすることができる。そのため、メッキ析出速度の速い電気メッキの利点を活かして生産効率の低下を防止することができる。
よって、本製造方法によれば、基板10の表面に配線15、16を設けてなる配線基板100において、大電流用の配線15aを電気メッキによって容易且つ効率よく形成することができる。
(第3実施形態)
図9は、本発明の第3実施形態に係る製造方法の要部を示す概略断面図である。上記実施形態との相違点を述べる。
上記実施形態では、積層工程にて各グリーンシート11a〜14aを重ね合わせることで形成された積層体(図5(e)参照)において、耳部にて上記穴110aによって形成されたスルーホール110bの内面に対し、タングステンやモリブデンからなるペースト110cを印刷法などにより塗布していた。
それに対して、本実施形態の製造方法では、図9に示されるように、積層される前の各グリーンシート11a〜14aのそれぞれに、タングステンやモリブデンからなるペースト110cを印刷法などにより塗布する。
具体的には、導体ペースト17bまたは導体ペースト17cを印刷して乾燥させるときに、グリーンシート11a〜14aの1層ごとに裏面側から穴110aの部分を真空に引きながら、ペースト110cの印刷を行えばよい。
その後は、穴110aにペースト110cが形成された各グリーンシート11a〜14aを積層して、焼成すれば、本実施形態においても、上記図1に示されるような配線基板100ができあがる。
(他の実施形態)
なお、大電流用ランド15aのメッキ層152を、無電解銅メッキ膜の上に電気銅メッキ膜を積層させた構成とする場合には、電気メッキは、厚膜抵抗体23の形成後に行ってもよいし、上記金メッキの前後に行ってもよい。さらには、電気銅メッキ膜上の金メッキの形成は行ってもよいし、行わなくてもよい。
また、下面ランド16にも大電流が流れるものが存在する場合には、そのような下面ランド16において電気メッキを行い、厚膜化することで大電流化に対応するようにしてもよい。
また、上記配線基板100において、基板10の下面の厚膜抵抗体23は無いものであってもよい。
本発明の第1実施形態に係る配線基板の概略断面図である。 図1に示される配線基板に各種部品を実装した状態を示す概略断面図である。 第1実施形態の配線基板の製造方法および実装構造の組み付け方法の工程フローを示す図である。 図3に続く工程フローを示す図である。 第1実施形態の配線基板の製造方法および実装構造の組み付け方法の各工程における途中状態のワークを示す概略断面図である。 図5に続く各工程における途中状態のワークを示す概略断面図である。 図6に続く各工程における途中状態のワークを示す概略断面図である。 図7に続く各工程における途中状態のワークを示す概略断面図である。 本発明の第3実施形態に係る製造方法の要部を示す概略断面図である。
符号の説明
10…基板としての積層基板、11、12、13、14…セラミック層、
15…配線としての上面ランド、
15a…電気メッキにより形成される配線の一部としての大電流用ランド、
15b…小電流用ランド、16…配線としての下面ランド、110…電極。

Claims (2)

  1. 基板(10)の表面に、無電解メッキからなる配線(15、16)を形成してなる配線基板の製造方法において、
    前記基板(10)として、複数のセラミック層(11〜14)を積層してなるとともに、内部に内層配線(17、18)が設けられてなるものを用い、
    前記基板(10)のうち前記配線(15、16)を形成すべき部位に、無電解メッキにより膜を形成した後、この膜の表面の一部に電気メッキを施すことにより、前記配線(15、16)を形成するものであり、
    前記基板(10)における最終的に切断除去される端部に、前記電気メッキを行うための電極(110)を形成し、前記電極(110)と前記内層配線(17、18)とを電気的に接続し、前記内層配線(17、18)を介して前記電極(110)と前記電気メッキを行う部位とを結線した後、前記電気メッキを行うことを特徴とする配線基板の製造方法。
  2. 基板(10)の表面に、無電解メッキからなる配線(15、16)を形成してなる配線基板の製造方法において、
    前記基板(10)として、複数のセラミック層(11〜14)を積層してなるとともに、内部に内層配線(17、18)が設けられてなるものを用い、
    前記基板(10)のうち前記配線(15、16)を形成すべき部位の一部に、電気メッキにより膜を形成した後、前記基板(10)のうち前記配線(15、16)を形成すべき部位のすべてに無電解メッキを施すことにより、前記配線(15、16)を形成するものであり、
    前記基板(10)における最終的に切断除去される端部に、前記電気メッキを行うための電極(110)を形成し、前記電極(110)と前記内層配線(17、18)とを電気的に接続し、前記内層配線(17、18)を介して前記電極(110)と前記電気メッキを行う部位とを結線した後、前記電気メッキを行うことを特徴とする配線基板の製造方法。
JP2004219695A 2004-07-28 2004-07-28 配線基板の製造方法 Expired - Fee Related JP4442353B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004219695A JP4442353B2 (ja) 2004-07-28 2004-07-28 配線基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004219695A JP4442353B2 (ja) 2004-07-28 2004-07-28 配線基板の製造方法

Publications (2)

Publication Number Publication Date
JP2006041226A JP2006041226A (ja) 2006-02-09
JP4442353B2 true JP4442353B2 (ja) 2010-03-31

Family

ID=35905895

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004219695A Expired - Fee Related JP4442353B2 (ja) 2004-07-28 2004-07-28 配線基板の製造方法

Country Status (1)

Country Link
JP (1) JP4442353B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5172275B2 (ja) * 2007-10-26 2013-03-27 パナソニック株式会社 部品内蔵プリント配線基板および部品内蔵プリント配線基板の製造方法
JP2010141252A (ja) 2008-12-15 2010-06-24 Mitsubishi Electric Corp エッジコネクタおよびその製造方法
JP2010192903A (ja) * 2010-02-23 2010-09-02 Toshiba Corp 電子機器

Also Published As

Publication number Publication date
JP2006041226A (ja) 2006-02-09

Similar Documents

Publication Publication Date Title
JP6297082B2 (ja) セラミック基板およびその製造方法
JP5566383B2 (ja) 回路基板の製造方法、及び、これにより製造される回路基板、及び、これに用いられる回路基板用母基板
US8069558B2 (en) Method for manufacturing substrate having built-in components
KR20160094123A (ko) 칩 전자부품, 그 제조방법 및 이를 구비한 기판
CN104051408A (zh) 模块及其制造方法
JP5201671B2 (ja) 下面電極型固体電解コンデンサおよびその製造方法
JP5706186B2 (ja) チップ抵抗器およびその製造方法
JP4442353B2 (ja) 配線基板の製造方法
JP5235627B2 (ja) 多数個取り配線基板
JP6068157B2 (ja) 多数個取り配線基板
JP4193712B2 (ja) ランドを備える基板の製造方法
JP4730072B2 (ja) 回路基板の製造方法
JP3969991B2 (ja) 面実装電子部品
JP4272550B2 (ja) 多数個取り配線基板
JP4272507B2 (ja) 多数個取り配線基板
JP4388410B2 (ja) 多数個取り配線基板
JP5011879B2 (ja) 半導体装置及びリードフレーム組立体の製法
JP4174407B2 (ja) 電子部品収納用パッケージ
JP2006032747A (ja) 積層電子部品及びその製造方法
JP7122939B2 (ja) 配線基板およびその製造方法
JP4814750B2 (ja) 多層配線基板及び電子装置、並びにこれらの製造方法
JP5850696B2 (ja) 固体電解コンデンサ
JP2011049339A (ja) 下面電極型固体電解コンデンサおよびその製造方法
JP6219695B2 (ja) 配線基板およびそれを備えた半導体装置
JP4540500B2 (ja) 配線基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060824

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090401

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090414

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090901

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091013

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091222

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100104

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130122

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140122

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees