JP4392052B2 - 発光素子およびその製造方法 - Google Patents

Description

この発明は、発光素子およびその製造方法に関し、特に、量子ドットを用いた発光素子およびその製造方法に関するものである。

従来、半導体島構造（量子ドット）を用いた半導体発光素子が知られている（特開２００３−３３２６９５号公報）。この半導体発光素子は、ｎ型ＡｌＧａＡｓ／ｎ型ＧａＡｓ／ＩｎＧａＡｓ島構造／窒素を含む化合物半導体／ｐ型ＧａＡｓ／ｐ型ＡｌＧａＡｓからなる。

そして、ＩｎＧａＡｓ島構造は、圧縮応力からなる内部応力を有する。また、窒素を含む化合物半導体は、引っ張り応力を有する。従って、窒素を含む化合物半導体をＩｎＧａＡｓ島構造に接するように配置し、ＩｎＧａＡｓ島構造が有する内部応力を窒素を含む化合物半導体によって減少させる。

その結果、発光層であるＩｎＧａＡｓ島構造における内部応力が減少し、１．５５μｍの発光スペクトルが室温で得られている。

しかし、従来の半導体発光素子は、高価な化合物半導体基板の上に、高度な技術であるヘテロエピタキシャル成長によって形成され、シリコン基板を用いるデバイスに比べてコストが高いという問題がある。また、従来のシリコンドットを用いる発光素子は、直接遷移型の化合物系半導体を用いる発光素子に比べ発光効率が低いという問題がある。

そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、発光効率が向上可能な発光素子を提供することである。

また、この発明の別の目的は、発光効率が向上可能な発光素子の製造方法を提供することである。

この発明によれば、発光素子は、第１から第３の導電部材を備える。第１の導電部材は、第１の導電型を有する第１の量子ドットを含む。第２の導電部材は、第１の導電部材に接して配置され、第２の量子ドットを含む。第３の導電部材は、第２の導電部材に接して形成されるとともに、第１の導電型と異なる第２の導電型を有する第３の量子ドットを含み、電子に対する障壁エネルギーが第２の導電部材よりも大きい。

好ましくは、第１の導電部材は、複数個の第１の量子ドットとトンネル電流が流れる第１の絶縁層とを含み、第２の導電部材は、複数個の第２の量子ドットとトンネル電流が流れる第２の絶縁層とを含み、第３の導電部材は、複数個の第３の量子ドットとトンネル電流が流れる第３の絶縁層とを含む。

好ましくは、複数個の第１の量子ドットは、第１の導電部材の膜厚方向にランダムに配置され、複数個の第２の量子ドットは、第２の導電部材の膜厚方向にランダムに配置され、複数個の第３の量子ドットは、第３の導電部材の膜厚方向にランダムに配置される。

好ましくは、第１の導電型は、ｎ型であり、第２の導電型は、ｐ型である。

好ましくは、第１の導電部材において、正孔に対する障壁エネルギーは、電子に対する障壁エネルギーよりも大きく、第３の導電部材において、電子に対する障壁エネルギーは、正孔に対する障壁エネルギーよりも大きい。

好ましくは、第１から第３の量子ドットは、シリコンドットからなり、第１の導電部材は、ＳｉＯ_２よりも多くのシリコンを含むシリコン酸化膜からなり、第２の導電部材は、Ｓｉ_３Ｎ_４よりも多くのシリコンを含むシリコン窒化膜からなり、第３の導電部材は、ＳｉＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）よりも多くのシリコンを含むシリコン酸窒化膜からなる。

また、この発明によれば、発光素子は、発光層と、第１および第２の導電部材とを備える。発光層は、量子ドットを含む。第１の導電部材は、ｎ型の量子ドットを介して電子を発光層へ供給する。第２の導電部材は、ｐ型の量子ドットを介して正孔を発光層へ供給する。

好ましくは、第１の導電部材は、ＳｉＯ_２よりも多くのシリコンを含むシリコン酸化膜からなり、第２の導電部材は、ＳｉＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）よりも多くのシリコンを含むシリコン酸窒化膜からなる。

さらに、この発明によれば、発光素子の製造方法は、量子ドットを含む第１の導電部材を半導体基板の一主面に堆積する第１の工程と、量子ドットを含む第２の導電部材を第１の導電部材上に堆積する第２の工程と、量子ドットを含む第３の導電部材を第２の導電部材上に堆積する第３の工程と、第１の導電部材中へ第１の導電型の不純物を導入する第４
の工程と、第３の導電部材中へ第１の導電型と異なる第２の導電型の不純物を導入する第５の工程と、第１の導電型の不純物を含む第１の導電部材と、第２の導電型の不純物を含む第３の導電部材とを熱処理する第６の工程とを備える。

好ましくは、第１の工程において、酸素を含む第１の材料ガスの流量に対するシリコンを含む第２の材料ガスの流量の比を第１の基準値以上に設定してＳｉＯ_２よりも多くのシリコンを含むシリコン酸化膜からなる第１の導電部材が前記一主面に堆積される。第２の工程において、窒素を含む第３の材料ガスの流量に対する第２の材料ガスの流量の比を第２の基準値以上に設定してＳｉ_３Ｎ_４よりも多くのシリコンを含むシリコン窒化膜からなる第２の導電部材が第１の導電部材上に堆積される。第３の工程において、第１の材料ガスの流量に対する第２の材料ガスの流量の比を第１の基準値以上に設定し、かつ、第３の材料ガスの流量に対する第２の材料ガスの流量の比を第２の基準値以上に設定してＳｉＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）よりも多くのシリコンを含むシリコン酸窒化膜からなる第３の導電部材が第２の導電部材上に堆積される。

好ましくは、第４の工程において、ｎ型の不純物が第１の導電部材中へ導入され、第５の工程において、ｐ型の不純物が第３の導電部材中へ導入される。

好ましくは、第６の工程において、ｎ型の不純物を含む第１の導電部材およびｐ型の不純物を含む第３の導電部材は、窒素雰囲気中で熱処理される。

この発明による発光素子においては、第１および第３の導電部材のいずれか一方に含まれる量子ドットを介して電子および正孔の一方が第２の導電部材に供給され、第１および第３の導電部材のいずれか他方に含まれる量子ドットを介して電子および正孔の他方が第２の導電部材に供給される。そして、第２の導電部材に供給された電子および正孔は、第２の導電部材中に閉じ込められ、再結合して発光する。つまり、この発明による発光素子においては、電子および正孔の両方が第２の導電部材に供給されて発光する。

したがって、この発明によれば、発光効率を高くできる。

この発明の実施の形態による発光素子の断面図である。 図１に示すｎ型シリコン酸化膜、シリコン薄膜およびｐ型シリコン薄膜の拡大断面図である。 図１に示す発光素子のゼロバイアス時のエネルギーバンド図である。 図１に示す発光素子の電流通電時のエネルギーバンド図である。 図１に示す発光素子の製造に用いるプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置の概略図である。 図１に示す発光素子の製造方法を説明するための第１の工程図である。 図１に示す発光素子の製造方法を説明するための第２の工程図である。 この発明の実施の形態による他の発光素子の断面図である。 図８に示す半導体素子の製造方法を示す第１の工程図である。 図８に示す半導体素子の製造方法を示す第２の工程図である。 図８に示す半導体素子の製造方法を示す第３の工程図である。 図８に示す半導体素子の製造方法を示す第４の工程図である。 図８に示す半導体素子の製造方法を示す第５の工程図である。 図８に示す半導体素子の製造方法を示す第６の工程図である。 この発明の実施の形態によるさらに他の発光素子の断面図である。 この発明の実施の形態によるさらに他の発光素子の断面図である。

本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

図１は、この発明の実施の形態による発光素子の断面図である。図１を参照して、この発明の実施の形態による発光素子１０は、基板１と、ｎ型シリコン薄膜２と、シリコン薄膜３と、ｐ型シリコン薄膜４と、ｐ^＋型ポリシリコン（ｐｏｌｙ−Ｓｉ）膜５と、電極６，７とを備える。

基板１は、約０．１Ω・ｃｍの比抵抗を有するｎ^＋型シリコン（ｎ^＋−Ｓｉ）からなる。ｎ型シリコン薄膜２は、ｎ型不純物が導入されるとともに、ＳｉＯ_２よりも多くのＳｉと、酸素元素（Ｏ）とを含む。より具体的には、ｎ型シリコン薄膜２は、後述するように、ｎ型Ｓｉからなる複数の量子ドットとシリコン酸化膜とを含み、基板１の一主面に形成される。そして、ｎ型シリコン薄膜２は、約１５０ｎｍの膜厚を有する。

シリコン薄膜３は、後述するように、Ｓｉ_３Ｎ_４よりも多くのＳｉと、窒素元素（Ｎ）とを含む。より具体的には、シリコン薄膜３は、Ｓｉからなる複数の量子ドットとシリコン窒化膜とを含み、ｎ型シリコン薄膜２に接してｎ型シリコン薄膜２上に形成される。そして、シリコン薄膜３は、約１０ｎｍの膜厚を有する。

ｐ型シリコン薄膜４は、シリコン薄膜３に接して、シリコン薄膜３上に形成される。そして、ｐ型シリコン薄膜４は、ｐ型不純物が導入されるとともに、ＳｉＯ_２およびＳｉ_３Ｎ_４よりも多くのＳｉと、酸素元素（Ｏ）および窒素元素（Ｎ）とを含む。より具体的には、ｐ型シリコン薄膜４は、後述するように、ｐ型Ｓｉからなる複数の量子ドットとシリコン酸窒化膜とを含み、ＳｉＯ_１Ｎ_０．３３の組成を有する。また、ｐ型シリコン薄膜４は、約１００ｎｍの膜厚を有する。

ｐ^＋型ｐｏｌｙ−Ｓｉ膜５は、ｐ^＋型ｐｏｌｙ−Ｓｉ膜５１〜５４からなり、ｐ型シリコン薄膜４に接してｐ型シリコン薄膜４上に形成される。そして、ｐ^＋型ｐｏｌｙ−Ｓｉ膜５は、約１０^２０ｃｍ^−３のボロン濃度を含み、約５０ｎｍの膜厚を有する。

電極６は、電極６１〜６４からなる。そして、電極６１〜６４は、それぞれ、ｐ^＋型ｐｏｌｙ−Ｓｉ膜５１〜５４に接してｐ^＋型ｐｏｌｙ−Ｓｉ膜５１〜５４上に形成される。電極６１〜６４の各々は、アルミニウム（Ａｌ）からなる。

電極７は、Ａｌからなり、基板１の裏面（ｎ型シリコン薄膜２等が形成された面と反対面）に形成される。

図２は、図１に示すｎ型シリコン薄膜２、シリコン薄膜３およびｐ型シリコン薄膜４の拡大断面図である。図２を参照して、ｎ型シリコン薄膜２は、複数の量子ドット２１を含む。複数の量子ドット２１の各々は、ｎ型Ｓｉドットからなり、約１０^１９ｃｍ^−３のリン（Ｐ）濃度を含む。そして、複数の量子ドット２１は、ｎ型シリコン薄膜２中に不規則に配置される。

シリコン薄膜３は、複数の量子ドット３１を含む。そして、複数の量子ドット３１は、シリコン薄膜３中に不規則に配置される。

ｐ型シリコン薄膜４は、複数の量子ドット４１を含む。複数の量子ドット４１の各々は、ｐ型Ｓｉドットからなり、約１０^１９ｃｍ^−３のＢ濃度を含む。そして、複数の量子ドット４１は、ｐ型シリコン薄膜４中に不規則に配置される。

このように、ｎ型シリコン薄膜２は、ｎ型Ｓｉドットからなる量子ドット２１を含み、シリコン薄膜３は、Ｓｉドットからなる量子ドット３１を含み、ｐ型シリコン薄膜４は、ｐ型Ｓｉドットからなる量子ドット４１を含む。したがって、ｎ型シリコン薄膜２、シリコン薄膜３およびｐ型シリコン薄膜４は、ｐｉｎ接合を形成する。

なお、量子ドット２１，３１，４１は、１〜１０ｎｍの直径を有する。

図３は、図１に示す発光素子１０のゼロバイアス時のエネルギーバンド図である。図３を参照して、基板１を構成するｎ^＋Ｓｉ中には、伝導帯Ｅｃ１および価電子帯Ｅｖ１が存在し、ｎ^＋Ｓｉは、１．１２ｅＶのエネルギーバンドギャップＥｇ１を有する。

また、ｐ^＋ｐｏｌｙ−Ｓｉ膜５中には、伝導帯Ｅｃ２および価電子帯Ｅｖ２が存在し、ｐ^＋ｐｏｌｙ−Ｓｉ膜５は、１．１２ｅＶのエネルギーバンドギャップＥｇ１を有する。

基板１を構成するｎ^＋Ｓｉは、Ｐが高濃度にドーピングされ、ｐ^＋ｐｏｌｙ−Ｓｉ膜５は、Ｂが高濃度にドーピングされているため、ｎ^＋Ｓｉの伝導帯Ｅｃ１の端は、ｐ^＋ｐｏｌｙ−Ｓｉ膜５の価電子帯Ｅｖ２の端にエネルギー的に近い。

ｎ型シリコン薄膜２は、上述したように、複数の量子ドット２１を含むため、量子ドット２１と、量子ドット２１を含まないシリコンダイオキサイド（ＳｉＯ_２）層２２との積層構造からなる。その結果、量子ドット２１は、ＳｉＯ_２層２２によって挟み込まれる。

ＳｉＯ_２層２２は、トンネル電流が流れる膜厚を有するとともに、約９ｅＶのエネルギーバンドギャップを有する。また、量子ドット２１は、２つのＳｉＯ_２層２２によって挟み込まれているので、量子サイズ効果によって、ｎ^＋Ｓｉの伝導帯Ｅｃ１側にサブ準位Ｌ_ｓｕｂ１を有し、ｎ^＋Ｓｉの価電子帯Ｅｖ１側にサブ準位Ｌ_ｓｕｂ２を有する。

サブ準位Ｌ_ｓｕｂ１は、ｎ^＋Ｓｉの伝導帯Ｅｃ１よりもエネルギー的に高く、サブ準位Ｌ_ｓｕｂ２は、ｎ^＋Ｓｉの価電子帯Ｅｖ１の端よりもエネルギー的に高い。その結果、サブ準位Ｌ_ｓｕｂ１とサブ準位Ｌ_ｓｕｂ２とのエネルギー差は、ｎ^＋ＳｉのエネルギーギャップＥｇ１よりも大きい。

また、ｎ^＋Ｓｉの伝導帯Ｅｃ１の端とＳｉＯ_２層２２の伝導帯の端とのエネルギー差ΔＥ１は、約３．２３ｅＶであり、ｎ^＋Ｓｉの価電子帯Ｅｖ１の端とＳｉＯ_２層２２の価電子帯の端とのエネルギー差ΔＥ２は、約４．６５ｅＶである。したがって、ｎ型シリコン薄膜２は、ｎ^＋Ｓｉ中の正孔に対する障壁エネルギー（＝ΔＥ２）よりも小さい障壁エネルギー（＝ΔＥ１）をｎ^＋Ｓｉ中の電子に対して有する。

シリコン薄膜３は、上述したように、複数の量子ドット３１を含むため、量子ドット３１と、量子ドット３１を含まないシリコン窒化膜（Ｓｉ_３Ｎ_４）層３２との積層構造からなる。その結果、量子ドット３１は、Ｓｉ_３Ｎ_４層３２によって挟み込まれる。

Ｓｉ_３Ｎ_４層３２は、トンネル電流が流れる膜厚を有するとともに、約５．２ｅＶのエネルギーバンドギャップを有する。また、量子ドット３１は、２つのＳｉ_３Ｎ_４層３２によって挟み込まれているので、量子サイズ効果によって、ｐ^＋ｐｏｌｙ−Ｓｉ膜５の伝導帯Ｅｃ２側にサブ準位Ｌ_ｓｕｂ３を有し、ｐ^＋ｐｏｌｙ−Ｓｉ膜５の価電子帯Ｅｖ４側にサブ準位Ｌ_ｓｕｂ４を有する。

サブ準位Ｌ_ｓｕｂ３は、ｐ^＋ｐｏｌｙ−Ｓｉ膜５の伝導帯Ｅｃ２の端よりもエネルギー的に高く、サブ準位Ｌ_ｓｕｂ４は、ｐ^＋ｐｏｌｙ−Ｓｉ膜５の価電子帯Ｅｖ２の端よりもエネルギー的に高い。その結果、サブ準位Ｌ_ｓｕｂ３とサブ準位Ｌ_ｓｕｂ４とのエネルギー差は、ｐ^＋ｐｏｌｙ−Ｓｉ膜５のエネルギーギャップＥｇ１よりも大きい。

ｐ型シリコン薄膜４は、上述したように、複数の量子ドット４１を含むため、量子ドット４１と、量子ドット４１を含まないシリコン酸窒化膜４２との積層構造からなる。その結果、量子ドット４１は、シリコン酸窒化膜４２によって挟み込まれる。

シリコン酸窒化膜４２は、トンネル電流が流れる膜厚を有するとともに、ＳｉＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）の組成を有し、５．２〜９ｅＶのエネルギーバンドギャップを有する。また、量子ドット４１は、２つのシリコン酸窒化膜４２によって挟み込まれているので、量子サイズ効果によって、ｐ^＋Ｓｉの伝導帯Ｅｃ２側にサブ準位Ｌ_ｓｕｂ５を有し、ｐ^＋Ｓｉの価電子帯Ｅｖ２側にサブ準位Ｌ_ｓｕｂ６を有する。

サブ準位Ｌ_ｓｕｂ５は、ｐ^＋Ｓｉの伝導帯Ｅｃ２よりもエネルギー的に高く、サブ準位Ｌ_ｓｕｂ６は、ｐ^＋Ｓｉの価電子帯Ｅｖ２の端よりもエネルギー的に高い。その結果、サブ準位Ｌ_ｓｕｂ５とサブ準位Ｌ_ｓｕｂ６とのエネルギー差は、ｐ^＋ＳｉのエネルギーギャップＥｇ１よりも大きい。

また、ｐ^＋Ｓｉの伝導帯Ｅｃ２の端とシリコン酸窒化膜４２の伝導帯の端とのエネルギー差ΔＥ５は、２．３２〜３．２ｅＶであり、ｐ^＋Ｓｉの価電子帯Ｅｖ２の端とシリコン酸窒化膜４２の価電子帯の端とのエネルギー差ΔＥ６は、約１．７８〜４．６５ｅＶである。組成比を調整することによって、ΔＥ５＜ΔＥ６となるようなシリコン酸窒化膜４２を形成することができる。したがって、ｐ型シリコン薄膜４は、ｐ^＋Ｓｉ中の電子に対する障壁エネルギー（＝ΔＥ５）よりも小さい障壁エネルギー（＝ΔＥ６）をｐ^＋Ｓｉ中の正孔に対して有する。

図４は、図１に示す発光素子１０の電流通電時のエネルギーバンド図である。電極６側をプラス、電極７側をマイナスとして電極６，７間に電圧を印加すると、図４に示すように、基板１を構成するｎ^＋Ｓｉのエネルギーバンドが持ち上がり、ｎ^＋Ｓｉ中の電子１１は、ｎ型シリコン薄膜２中の複数の量子ドット２１を介してｎ型シリコン薄膜２中を伝導し、シリコン薄膜３中に注入される。

そして、ｐ型シリコン薄膜４は、電子に対してシリコン薄膜３よりも大きい障壁を有するので、シリコン薄膜３中に注入された電子は、ｐ型シリコン薄膜４によってブロックされ、シリコン薄膜３の量子ドット３１中に蓄積される。

一方、ｐ^＋ｐｏｌｙ−Ｓｉ膜５中の正孔１２は、ｐ型シリコン薄膜４中の量子ドット４１を介してｐ型シリコン薄膜４中を伝導し、シリコン薄膜３中に注入される。そして、ｎ型シリコン薄膜２は、正孔に対してシリコン薄膜３よりも大きい障壁を有するので、シリコン薄膜３中に注入された正孔は、ｎ型シリコン薄膜２によってブロックされ、シリコン薄膜３の量子ドット３１中に蓄積される。

そうすると、量子ドット３１に蓄積された電子１３は、量子ドット３１に蓄積された正孔１４と再結合して発光する。

このように、発光素子１０は、ｎ^＋Ｓｉ１からシリコン薄膜３へ注入された電子をｐ型シリコン薄膜４によってシリコン薄膜３中に閉じ込め、ｐ^＋ｐｏｌｙ−Ｓｉ膜５からシリコン薄膜３へ注入された正孔をｎ型シリコン薄膜２によってシリコン薄膜３中に閉じ込めることを特徴とする。つまり、発光素子１０は、正孔および電子の両方をｐ型シリコン薄膜３中に閉じ込めることを特徴とする。その結果、発光素子１０の発光効率を高くできる。

また、ｎ型シリコン薄膜２は、複数の量子ドット２１を不規則に含み、シリコン薄膜３は、複数の量子ドット３１を不規則に含み、ｐ型シリコン薄膜４は、複数の量子ドット４１を不規則に含むので、不規則形状の量子ドット２１，３１，４１の突起部における電界増強効果によって電子および正孔の注入効率が向上する。

したがって、この発明によれば、発光効率を高くできる。

図５は、図１に示す発光素子１０の製造に用いるプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置の概略図である。図５を参照して、プラズマＣＶＤ装置１００は、反応室１０１と、電極板１０２と、サンプルホルダー１０３と、ヒーター１０４と、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）電源１０５と、配管１０６〜１０８と、ガスボンベ１０９〜１１１とを備える。

反応室１０１は、中空の容器からなり、排気口１０１Ａを有する。電極板１０２およびサンプルホルダー１０３は、平板形状からなり、反応室１０１内に５０ｍｍの間隔で略平行に配置される。そして、電極板１０２およびサンプルホルダー１０３の各々は、２００ｍｍφの直径を有する。ヒーター１０４は、サンプルホルダー１０３内に配置される。

ＲＦ電源１０５は、電極板１０２とサンプルホルダー１０３とに接続される。配管１０６は、一方端が反応室１０１に接続され、他方端がガスボンベ１０９に接続される。また、配管１０７は、一方端が反応室１０１に接続され、他方端がガスボンベ１１０に接続される。さらに、配管１０８は、一方端が反応室１０１に接続され、他方端がガスボンベ１１１に接続される。

サンプルホルダー１０３は、基板１を保持する。ヒーター１０４は、基板１を所定の温度に加熱する。ＲＦ電源１０５は、電極板１０２とサンプルホルダー１０３との間に、１３．５６ＭＨｚのＲＦ電力を印加する。

ガスボンベ１０９は、Ｎ_２Ｏ（１００％）ガスを保持し、ガスボンベ１１０は、水素（Ｈ_２）ガスによって希釈された１０％のＳｉＨ_４ガスを保持し、ガスボンベ１１１は、ＮＨ_３（１００％）ガスを保持する。

配管１０６は、Ｎ_２Ｏガスを反応室１０１内に供給する。配管１０７は、ＳｉＨ_４ガスを反応室１０１内に供給する。配管１０８は、ＮＨ_３ガスを反応室１０１内に供給する。反応室１０１内に供給されたＮ_２Ｏガス、ＳｉＨ_４ガスおよびＮＨ_３ガスは、ロータリーポンプ等の排気装置（図示せず）によって排気口１０１Ａから排気される。その結果、反応室１０１内は、所定の圧力に設定される。

プラズマＣＶＤ装置１００は、Ｎ_２ＯガスおよびＳｉＨ_４ガスが反応室１０１内に供給された状態でＲＦ電源１０５によってＲＦ電力を電極板１０２とサンプルホルダー１０３との間に印加してシリコンリッチ酸化膜を基板１上に堆積する。また、プラズマＣＶＤ装置１００は、ＮＨ_３ガスおよびＳｉＨ_４ガスが反応室１０１内に供給された状態でＲＦ電源１０５によってＲＦ電力を電極板１０２とサンプルホルダー１０３との間に印加してシリコンリッチ窒化膜を基板１上に堆積する。さらに、プラズマＣＶＤ装置１００は、Ｎ_２Ｏガス、ＮＨ_３ガスおよびＳｉＨ_４ガスが反応室１０１内に供給された状態でＲＦ電源１０５によってＲＦ電力を電極板１０２とサンプルホルダー１０３との間に印加してシリコンリッチ酸窒化膜を基板１上に堆積する。

図６および図７は、それぞれ、図１に示す発光素子１０の製造方法を説明するための第１および第２の工程図である。図６を参照して、発光素子１０の製造が開始されると、ｎ^＋Ｓｉからなる基板１が準備され（工程（ａ）参照）、基板１を洗浄した後、プラズマＣＶＤ装置１００のサンプルホルダー１０３上に基板１をセットする。

そして、表１に示す反応条件によって、ＳｉＯ_２よりも多くのＳｉと、酸素元素（Ｏ）とを含むシリコン薄膜１１を基板１の一主面に堆積する。

その後、表２に示す反応条件によって、Ｓｉ_３Ｎ_４よりも多くのＳｉと、窒素元素（Ｎ）とを含むシリコン薄膜１２をシリコン薄膜１１上に堆積する。

さらに、その後、表３に示す反応条件によって、ＳｉＯ_２およびＳｉ_３Ｎ_４よりも多くのＳｉと、酸素元素（Ｏ）および窒素元素（Ｎ）とを含むシリコン薄膜１３をシリコン薄膜１２上に堆積する。

引き続いて、表３に示す反応条件においてＮ_２ＯガスおよびＮＨ_３ガスを停止させた反応条件によって、アモルファスシリコン（ａ−Ｓｉ）膜１４をシリコン薄膜１３上に堆積する（図６の工程（ｂ）参照）。

その後、リンイオン（Ｐ^＋）をイオン注入によってシリコン薄膜１１中へ注入する（図６の工程（ｃ）参照）。この場合、Ｐ^＋イオンがシリコン薄膜１１中にのみ注入されるように、イオン注入の加速電圧が設定される。これによって、ｎ型シリコン薄膜２が形成される（図６の工程（ｄ）参照）。

そして、ボロンイオン（Ｂ^＋）をイオン注入によってシリコン薄膜１３およびａ−Ｓｉ膜１４中へ注入する（図６の工程（ｄ）参照）。この場合、Ｂ^＋イオンがシリコン薄膜１３およびａ−Ｓｉ膜１４中に注入されるように、イオン注入の加速電圧が設定される。これによって、ｐ型シリコン薄膜４およびｐ型ａ−Ｓｉ膜１４Ａが形成される（図７の工程（ｅ）参照）。

そして、基板１／ｎ型シリコン薄膜２／シリコン薄膜３／ｐ型シリコン薄膜４／ｐ型ａ−Ｓｉ膜１４Ａを表４に示す条件によってアニールする。

これによって、ｎ型シリコン薄膜２中へイオン注入されたＰ原子が電気的に活性化され、ｐ型シリコン薄膜４中へイオン注入されたＢ原子が電気的に活性化され、さらに、ｐ型ａ−Ｓｉ膜１４Ａがｐ^＋ｐｏｌｙ−Ｓｉ膜５になる（図７の工程（ｆ）参照）。

その後、フォトリソグラフィー技術を用いてｐ^＋ｐｏｌｙ−Ｓｉ膜５をｐ^＋ｐｏｌｙ−Ｓｉ膜５１〜５４にパターンニングする（図７の工程（ｇ）参照）。

そして、Ａｌのスパッタリングによって、電極６（６１〜６４）をそれぞれｐ^＋ｐｏｌｙ−Ｓｉ膜５１〜５４上に形成するとともに、電極７を基板１の裏面に形成する（図７の工程（ｈ）参照）。これによって、発光素子１０が完成する。

上述したように、表１に示す反応条件を用いることによって量子ドットを含むシリコン薄膜１１が形成され、表２に示す反応条件を用いることによって量子ドットを含むシリコン薄膜１２が形成され、表３に示す反応条件を用いることによって量子ドットを含むシリコン薄膜１３が形成されるので、１回の膜形成によって量子ドットを含むシリコン薄膜１１、シリコン薄膜１２およびシリコン薄膜１３を形成できる。

上述したシリコン薄膜１１を形成する条件（表１）におけるＮ_２Ｏガスに対するＳｉＨ_４ガスの流量比は、絶縁膜としてのＳｉＯ_２膜を形成するときのＮ_２Ｏガスに対するＳｉＨ_４ガスの流量比（＝基準流量比）よりも大きい。すなわち、この発明においては、シリコン薄膜１１は、ＳｉＨ_４ガスの流量を基準よりも多くして形成され、所謂、シリコンリッチ酸化膜と呼ばれる。

また、上述したシリコン薄膜１２を形成する条件（表２）におけるＮＨ_３ガスに対するＳｉＨ_４ガスの流量比は、絶縁膜としてのＳｉ_３Ｎ_４膜を形成するときのＮＨ_３ガスに対するＳｉＨ_４ガスの流量比（＝基準流量比）よりも大きい。すなわち、この発明においては、シリコン薄膜１２は、ＳｉＨ_４ガスの流量を基準よりも多くして形成され、所謂、シリコンリッチ窒化膜と呼ばれる。

さらに、上述したシリコン薄膜１３を形成する条件（表３）におけるＮ_２ＯガスおよびＮＨ_３ガスに対するＳｉＨ_４ガスの流量比は、絶縁膜としてのＳｉＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）膜を形成するときのＮ_２ＯガスおよびＮＨ_３ガスに対するＳｉＨ_４ガスの流量比（＝基準流量比）よりも大きい。すなわち、この発明においては、シリコン薄膜１３は、ＳｉＨ_４ガスの流量を基準よりも多くして形成され、所謂、シリコンリッチ酸窒化膜と呼ばれる。

したがって、この発明においては、Ｓｉドットからなる量子ドットを含むシリコン薄膜１１は、シリコンリッチ酸化膜を形成するときの形成条件を用いて形成され、Ｓｉドットからなる量子ドットを含むシリコン薄膜１２は、シリコンリッチ窒化膜を形成するときの形成条件を用いて形成され、Ｓｉドットからなる量子ドットを含むシリコン薄膜１３は、シリコンリッチ酸窒化膜を形成するときの形成条件を用いて形成されることを特徴とする。

なお、ｎ型シリコン薄膜２中の量子ドット２１、シリコン薄膜３中の量子ドット３１およびｐ型シリコン薄膜４中の量子ドット４１の密度を高くするには、Ｎ_２ＯガスおよびＮＨ_３ガスに対するＳｉＨ_４ガスの流量比を相対的に高くし、図７の工程（ｅ）における熱処理時間を数秒程度に短くする。

一方、ｎ型シリコン薄膜２中の量子ドット２１、シリコン薄膜３中の量子ドット３１およびｐ型シリコン薄膜４中の量子ドット４１の密度を低くするには、Ｎ_２ＯガスおよびＮＨ_３ガスに対するＳｉＨ_４ガスの流量比を相対的に低くし、図７の工程（ｅ）における熱処理時間を数十分以上に長くする。

このように、ｎ型シリコン薄膜２中の量子ドット２１、シリコン薄膜３中の量子ドット３１およびｐ型シリコン薄膜４中の量子ドット４１の密度は、Ｎ_２ＯガスおよびＮＨ_３ガスに対するＳｉＨ_４ガスの流量比および図７の工程（ｅ）における熱処理時間によって制御され得る。

また、図６および図７に示す発光素子１０の製造方法においては、量子ドットを含むシリコン薄膜１１、量子ドットを含むシリコン薄膜１２および量子ドットを含むシリコン薄膜１３をプラズマＣＶＤ法によって形成した後に、イオン注入によって、Ｐ^＋イオンおよびＢ^＋イオンを注入してｎ型シリコン薄膜２およびｐ型シリコン薄膜４を形成すると説明したが、この発明においては、これに限らず、プラズマＣＶＤ法を用いてｎ型シリコン薄膜２およびｐ型シリコン薄膜４を形成するようにしてもよい。

この場合、ＰのソースガスとしてＰＨ_３ガスを用いてｎ型シリコン薄膜２がプラズマＣＶＤ法によって形成され、ＢのソースガスとしてＢ_２Ｈ_６ガスを用いてｐ型シリコン薄膜４が形成される。

そして、ｎ型シリコン薄膜２を形成する反応条件は、ＰＨ_３ガスの流量を表１に示す反応条件に追加した反応条件であり、ｐ型シリコン薄膜４を形成する反応条件は、Ｂ_２Ｈ_６ガスの流量を表３に示す反応条件に追加した反応条件である。

さらに、上記においては、Ｐを用いてｎ型シリコン薄膜２を形成すると説明したが、この発明においては、これに限らず、ヒ素（Ａｓ）を用いてｎ型シリコン薄膜２を形成してもよい。この場合、図６の工程（ｃ）において、Ａｓイオンがｎ型シリコン薄膜１１のみへイオン注入される。また、Ａｓを用いてプラズマＣＶＤ法によってｎ型シリコン薄膜２を形成する場合、ＡｓのソースガスとしてＡｓＨ_３ガスが用いられる。

図８は、この発明の実施の形態による他の発光素子の断面図である。この発明による発光素子は、図８に示す発光素子１０Ａであってもよい。図８を参照して、発光素子１０Ａは、図１に示す発光素子１０のｎ型シリコン薄膜２をシリコン薄膜７０に代え、シリコン薄膜３をシリコン薄膜８０に代え、ｐ型シリコン薄膜４をシリコン薄膜９０に代えたものであり、その他は、発光素子１０と同じである。

シリコン薄膜７０は、基板１上に形成される。シリコン薄膜８０は、シリコン薄膜７に接してシリコン薄膜７０上に形成される。シリコン薄膜９０は、シリコン薄膜８０に接してシリコン薄膜８０上に形成される。

シリコン薄膜７０は、複数のＳｉＯ_２膜７１と、複数のｎ型シリコン薄膜７２とからなる。複数のＳｉＯ_２膜７１および複数のｎ型シリコン薄膜７２は、厚さ方向に交互に積層される。そして、複数のｎ型シリコン薄膜７２の各々は、膜厚方向に不規則に配置された複数のｎ型Ｓｉドット７３とシリコン酸化膜とを含む。複数のＳｉＯ_２膜７１の各々は、１〜５ｎｍの膜厚を有し、複数のｎ型シリコン薄膜７２の各々は、３〜１０ｎｍの膜厚を有する。

シリコン薄膜８０は、複数のＳｉ_３Ｎ_４膜８１と、複数のシリコン薄膜８２とからなる。複数のＳｉ_３Ｎ_４膜８１および複数のシリコン薄膜８２は、厚さ方向に交互に積層される。そして、複数のシリコン薄膜８２の各々は、膜厚方向に不規則に配置された複数のＳｉドット８３とシリコン窒化膜とを含む。そして、複数のＳｉ_３Ｎ_４膜８１の各々は、１〜５ｎｍの膜厚を有し、複数のシリコン薄膜８２の各々は、３〜１０ｎｍの膜厚を有する。

シリコン薄膜９０は、複数のＳｉＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）膜９１と、複数のｐ型シリコン薄膜９２とからなる。複数のＳｉＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）膜９１および複数のｐ型シリコン薄膜９２は、厚さ方向に交互に積層される。そして、複数のｐ型シリコン薄膜９２の各々は、膜厚方向に不規則に配置された複数のｐ型Ｓｉドット９３とシリコン酸窒化膜を含む。そして、複数のＳｉＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）膜９１の各々は、１〜５ｎｍの膜厚を有し、複数のｐ型シリコン薄膜９２の各々は、３〜１０ｎｍの膜厚を有する。

複数のｎ型Ｓｉドット７３の各々は、量子ドット２１中のＰ濃度と略同じＰ濃度を含む。複数のｐ型Ｓｉドット９３の各々は、量子ドット３１中のＢ濃度と略同じＢ濃度を含む。

このように、発光素子１０Ａは、ドーパントを含まないＳｉＯ_２膜７１によってｎ型シリコン薄膜７２を挟み込み、ドーパントを含まないＳｉ_３Ｎ_４膜８１によってシリコン薄膜８２を挟み込み、ドーパントを含まないＳｉＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）膜９１によってｐ型シリコン薄膜９２を挟み込んだ構造からなる。したがって、この発明による発光素子は、量子ドット（ｎ型Ｓｉドット７３またはＳｉドット８３またはｐ型Ｓｉドット９３）をドーパントを含まない絶縁部材（ＳｉＯ_２膜７１またはＳｉ_３Ｎ_４膜８１またはＳｉＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）膜９１）によって挟み込んだ構造によって構成されていてもよい。

次に、発光素子１０Ａの製造方法について説明する。図９から図１４は、それぞれ、図８に示す半導体素子１０Ａの製造方法を示す第１から第６の工程図である。図９を参照して、発光素子１０Ａの製造が開始されると、基板１が準備され（工程（ａ）参照）、基板１を洗浄した後、ＳｉＨ_４ガスおよびＮ_２Ｏガスを原料ガスとしてプラズマＣＶＤ法によって基板１の全面にＳｉＯ_２膜７１を形成する（工程（ｂ）参照）。この場合、表１に示す反応条件において、ＳｉＨ_４ガスの流量を８６ｓｃｃｍ、Ｎ_２Ｏガスの流量を２００ｓｃｃｍに設定してＳｉＯ_２膜７１が形成される。

その後、ＳｉＨ_４ガスおよびＮ_２Ｏガスを原料として、表１に示す反応条件を用いてプラズマＣＶＤ法によってＳｉＯ_２膜７１上に、ＳｉＯ_２よりも多くのＳｉと、酸素元素（Ｏ）とを含むシリコン薄膜１２０を堆積する（図９の工程（ｃ）参照）。

そして、工程（ｂ）および工程（ｃ）を繰り返し実行し、複数のＳｉＯ_２膜７１と複数のシリコン薄膜１２０とを交互に基板１上に形成する（図９の工程（ｄ）参照）。

引き続いて、ＳｉＨ_４ガスおよびＮＨ_３ガスを原料として、表２に示す反応条件を用いてプラズマＣＶＤ法によってＳｉＯ_２膜７１上に、Ｓｉ_３Ｎ_４よりも多くのＳｉと、窒素元素（Ｎ）とを含むシリコン薄膜１３０を堆積する（図９の工程（ｅ）参照）。

その後、ＳｉＨ_４ガスおよびＮＨ_３ガスを原料として、プラズマＣＶＤ法によってシリコン薄膜１３０上にＳｉ_３Ｎ_４膜８１を堆積する（図１０の工程（ｆ）参照）。この場合、表２に示す反応条件において、ＳｉＨ_４ガスの流量を９２ｓｃｃｍ、ＮＨ_３ガスの流量を１５０ｓｃｃｍに設定してＳｉ_３Ｎ_４膜８１が形成される。そして、工程（ｅ）および工程（ｆ）を繰り返し実行し、複数のＳｉ_３Ｎ_４膜８１と複数のシリコン薄膜１３０とを交互にＳｉＯ_２膜７１上に形成する。

その後、ＳｉＨ_４ガス、Ｎ_２ＯガスおよびＮＨ_３ガスを原料として、表３に示す反応条件を用いてプラズマＣＶＤ法によってＳｉ_３Ｎ_４膜８１上にシリコン薄膜１４０を堆積する（図１０の工程（ｇ）参照）。

そして、ＳｉＨ_４ガス、Ｎ_２ＯガスおよびＮＨ_３ガスを原料として、プラズマＣＶＤ法によってシリコン薄膜１４０上にＳｉＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）膜９１を堆積する（図１０の工程（ｈ）参照）。この場合、表３に示す反応条件において、ＳｉＨ_４ガスの流量を９６ｓｃｃｍ、ＮＨ_３ガスの流量を１５０ｓｃｃｍ、Ｎ_２Ｏガスの流量を１５０ｓｃｃｍに設定してＳｉＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）膜９１が形成される。そして、工程（ｇ）および工程（ｈ）を繰り返し実行し、複数のＳｉＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）膜９１と複数のシリコン薄膜１４０とを交互にＳｉ_３Ｎ_４膜８１上に形成する。

引き続いて、表３に示す反応条件においてＮＨ_３ガスおよびＮ_２Ｏガスを停止させた反応条件によって、ａ−Ｓｉ膜１４をＳｉＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）膜９１上に堆積する（図１１の工程（ｉ）参照）。

その後、Ｐ^＋イオンをイオン注入によってシリコン薄膜１２０中へ注入する（図１１の工程（ｊ）参照）。この場合、Ｐ^＋イオンが複数のシリコン薄膜１２０中にのみ注入されるように、イオン注入の加速電圧が設定される。これによって、複数のｎ型シリコン薄膜７２が形成される（図１２の工程（ｋ）参照）。

そして、Ｂ^＋イオンをイオン注入によってシリコン薄膜１３０およびａ−Ｓｉ膜１４中へ注入する（図１２の工程（ｋ）参照）。この場合、Ｂ^＋イオンが複数のシリコン薄膜１３０およびａ−Ｓｉ膜１４中に注入されるように、イオン注入の加速電圧が設定される。これによって、複数のｐ型シリコン薄膜８２、複数のシリコン薄膜９２およびｐ型ａ−Ｓｉ膜１４Ａが形成される（図１２の工程（ｌ）参照）。

そして、基板１／ＳｉＯ_２膜７１／シリコン薄膜７２／・・・／ＳｉＯ_２膜７１／シリコン薄膜８２／Ｓｉ_３Ｎ_４膜８１／・・・／Ｓｉ_３Ｎ_４膜８１／ｐ型シリコン薄膜９２／ＳｉＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）膜９１／・・・／ＳｉＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）膜９１／ｐ型ａ−Ｓｉ膜１４Ａを表４に示す条件によってアニールする。

これによって、ｎ型シリコン薄膜７２中へイオン注入されたＰ原子が電気的に活性化され、ｐ型シリコン薄膜９２中へイオン注入されたＢ原子が電気的に活性化され、さらに、ｐ型ａ−Ｓｉ膜１４Ａがｐ^＋ｐｏｌｙ−Ｓｉ膜５になる（図１３の工程（ｍ）参照）。

その後、フォトリソグラフィー技術を用いてｐ^＋ｐｏｌｙ−Ｓｉ膜５をｐ^＋ｐｏｌｙ−Ｓｉ膜５１〜５４にパターンニングする（図１３の工程（ｎ）参照）。

そして、Ａｌのスパッタリングによって、電極６（６１〜６４）をそれぞれｐ^＋ｐｏｌｙ−Ｓｉ膜５１〜５４上に形成するとともに、電極７を基板１の裏面に形成する（図１４の工程（ｐ）参照）。これによって、発光素子１０Ａが完成する。

図８に示す発光素子１０Ａのゼロバイアス時のエネルギーバンド図は、図３に示すエネルギーバンド図になり、図８に示す発光素子１０Ａの電流通電時のエネルギーバンド図は、図４に示すエネルギーバンド図になる。その結果、発光素子１０Ａは、上述した発光素子１０と同じ機構によって発光する。

したがって、発光素子１０Ａにおいても、発光効率を高くできる。

図１５は、この発明の実施の形態によるさらに他の発光素子の断面図である。この発明の実施の形態による発光素子は、図１５に示す発光素子１０Ｂであってもよい。図１５を参照して、発光素子１０Ｂは、図１に示す発光素子１０のｎ型シリコン薄膜２をｎ型不純物を導入したＧｅＯ_２よりも多くのゲルマニウムを含むゲルマニウム薄膜２Ａに代え、シリコン薄膜３をＧｅ_３Ｎ_４よりも多くのゲルマニウムを含むゲルマニウム薄膜３Ａに代え、ｐ型シリコン薄膜４をｐ型不純物を導入したＧｅＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）よりも多くのゲルマニウムを含むｐ型ゲルマニウム薄膜４Ａに代えたものであり、その他は、発光素子１０と同じである。

ｎ型ゲルマニウム薄膜２Ａは、ｎ型シリコン薄膜２のシリコンをゲルマニウムに代えた組成を有し、ｎ型シリコン薄膜２と同じ膜厚を有する。

また、ゲルマニウム薄膜３Ａは、シリコン薄膜３のシリコンをゲルマニウムに代えた組成を有し、シリコン薄膜３と同じ膜厚を有する。

さらに、ｐ型ゲルマニウム薄膜４Ａは、ｐ型シリコン薄膜４のシリコンをゲルマニウムに代えた組成を有し、ｐ型シリコン薄膜４と同じ膜厚を有する。

したがって、ｎ型ゲルマニウム薄膜２Ａは、表１に示す反応条件においてＳｉＨ_４ガスをＧｅＨ_４ガスに代えた反応条件で形成される。また、ゲルマニウム薄膜３Ａは、表２に示す反応条件においてＳｉＨ_４ガスをＧｅＨ_４ガスに代えた反応条件で形成される。さらに、ｐ型ゲルマニウム薄膜４Ａは、表３に示す反応条件においてＳｉＨ_４ガスをＧｅＨ_４ガスに代えた反応条件で形成される。

なお、発光素子１０Ｂは、図６および図７に示す工程（ａ）〜工程（ｈ）に従って作製される。

また、発光素子１０Ｂのゼロバイアス時のエネルギーバンド図は、図３に示すエネルギーバンド図と同じであり、発光素子１０Ｂの電流通電時のエネルギーバンド図は、図４に示すエネルギーバンド図と同じである。

したがって、発光素子１０Ｂも、発光素子１０と同じように高い発光効率を有する。

図１６は、この発明の実施の形態によるさらに他の発光素子の断面図である。この発明の実施の形態による発光素子は、図１６に示す発光素子１０Ｃであってもよい。図１６を参照して、発光素子１０Ｃは、図８に示す発光素子１０Ａのシリコン薄膜７０をゲルマニウム薄膜７０Ａに代え、シリコン薄膜８０をゲルマニウム薄膜８０Ａに代え、シリコン薄膜９０をゲルマニウム薄膜９０Ａに代えたものであり、その他は、発光素子１０Ａと同じである。

ゲルマニウム薄膜７０Ａは、複数のＧｅＯ_２膜７１Ａと、複数のｎ型ゲルマニウム薄膜７２Ａとからなる。複数のＧｅＯ_２膜７１Ａおよび複数のｎ型ゲルマニウム薄膜７２Ａは、厚さ方向に交互に積層される。そして、複数のｎ型ゲルマニウム薄膜７２Ａの各々は、膜厚方向に不規則に配置された複数のｎ型Ｇｅドット７３Ａとゲルマニウム酸化膜とを含む。複数のＧｅＯ_２膜７１Ａの各々は、１〜５ｎｍの膜厚を有し、複数のｎ型ゲルマニウム薄膜７２Ａの各々は、３〜１０ｎｍの膜厚を有する。

ゲルマニウム窒化膜８０Ａは、複数のＧｅ_３Ｎ_４膜８１Ａと、複数のゲルマニウム薄膜８２Ａとからなる。複数のＧｅ_３Ｎ_４膜８１Ａおよび複数のゲルマニウム薄膜８２Ａは、厚さ方向に交互に積層される。そして、複数のゲルマニウム薄膜８２Ａの各々は、膜厚方向に不規則に配置された複数のｐ型Ｇｅドット８３Ａとゲルマニウム窒化膜とを含む。そして、複数のＧｅ_３Ｎ_４膜８１Ａの各々は、１〜５ｎｍの膜厚を有し、複数のゲルマニウム薄膜８２Ａの各々は、３〜１０ｎｍの膜厚を有する。

ゲルマニウム薄膜９０Ａは、複数のＧｅＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）膜９１Ａと、複数のｐ型ゲルマニウム薄膜９２Ａとからなる。複数のＧｅＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）膜９１Ａおよび複数のｐ型ゲルマニウム薄膜９２Ａは、厚さ方向に交互に積層される。そして、複数のｐ型ゲルマニウム薄膜９２Ａの各々は、膜厚方向に不規則に配置された複数のｐ型Ｇｅドット９３Ａとゲルマニウム酸窒化膜とをを含む。そして、複数のＧｅＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）膜９１Ａの各々は、１〜５ｎｍの膜厚を有し、複数のｐ型ゲルマニウム薄膜９２Ａの各々は、３〜１０ｎｍの膜厚を有する。

複数のｎ型Ｇｅドット７３Ａの各々は、量子ドット７３中のＰ濃度と略同じＰ濃度を含む。複数のｐ型Ｇｅドット９３Ａの各々は、量子ドット９３中のＢ濃度と略同じＢ濃度を含む。

このように、発光素子１０Ｃは、ドーパントを含まないＧｅＯ_２膜７１Ａによってｎ型ゲルマニウム薄膜７２Ａを挟み込み、ドーパントを含まないＧｅ_３Ｎ_４膜８１Ａによってゲルマニウムン薄膜８２Ａを挟み込み、ドーパントを含まないＧｅＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）膜９１によってｐ型ゲルマニウム薄膜９２Ａを挟み込んだ構造からなる。したがって、この発明による発光素子は、量子ドット（ｎ型Ｇｅドット７３ＡまたはＧｅドット８３Ａまたはｐ型Ｇｅドット９３Ａ）をドーパントを含まない絶縁部材（ＧｅＯ_２膜７１ＡまたはＧｅ_３Ｎ_４膜８１ＡまたはＧｅＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）膜９１Ａ）によって挟み込んだ構造によって構成されていてもよい。

なお、この発明による発光素子は、電子と正孔との再結合により発光する発光層と、ｎ型の量子ドットを介して発光層に電子を供給する第１の導電部材と、ｐ型の量子ドットを介して発光層に正孔を供給する第２の導電部材とを備えていればよい。電子および正孔の両方を発光層に供給する第１および第２の導電部材を備えていれば、発光層における発光効率を高くできるからである。

また、この発明による発光素子は、上述したシリコンおよびゲルマニウムに代えて、有機半導体を構成する元素を含む酸化膜、窒化膜および酸窒化膜を用いて構成された発光素子であってもよい。

この発明においては、ｎ型シリコン薄膜２，２Ａの各々は、「第１の導電部材」を構成し、シリコン薄膜３，３Ａの各々は、「第２の導電部材」を構成し、ｐ型シリコン薄膜４，４Ａの各々は、「第３の導電部材」を構成する。

また、この発明においては、ｎ型シリコン薄膜２，２Ａは、「第１の導電部材」を構成し、シリコン薄膜３，３Ａの各々は、「発光層」を構成し、ｐ型シリコン薄膜４，４Ａの各々は、「第２の導電部材」を構成する。

さらに、この発明においては、シリコン薄膜７０，７０Ａの各々は、「第１の導電部材」を構成し、シリコン薄膜８０，８０Ａの各々は、「第２の導電部材」を構成し、シリコン薄膜９０，９０Ａの各々は、「第３の導電部材」を構成する。

さらに、この発明においては、シリコン薄膜７０，７０Ａは、「第１の導電部材」を構成し、シリコン薄膜８０，８０Ａの各々は、「発光層」を構成し、シリコン薄膜９０，９０Ａの各々は、「第２の導電部材」を構成する。

さらに、この発明においては、量子ドット２１，７３の各々は、「第１の量子ドット」を構成し、量子ドット３１，８３の各々は、「第２の量子ドット」を構成し、量子ドット４１，９３の各々は、「第３の量子ドット」を構成する。

さらに、この発明においては、量子ドット７３Ａは、「第１の量子ドット」を構成し、量子ドット８３Ａは、「第２の量子ドット」を構成し、量子ドット９３Ａは、「第３の量子ドット」を構成する。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明は、発光効率が向上可能な発光素子に適用される。また、この発明は、発光効率が向上可能な発光素子の製造方法に適用される。

Claims (4)

1. 各々がｎ型の導電型を有する複数の第１の量子ドットを含み、電子が絶縁層をトンネルして前記複数の第１の量子ドットを膜厚方向に流れる第１の導電部材と、
   前記第１の導電部材に接して配置されるとともに、複数の第２の量子ドットを含み、電子および正孔が絶縁層をトンネルして前記複数の第２の量子ドットを膜厚方向に流れる第２の導電部材と、
   前記第２の導電部材に接して形成されるとともに、ｐ型の導電型を有する複数の第３の量子ドットを含み、正孔が絶縁層をトンネルして前記複数の第２の量子ドットを膜厚方向に流れ、電子に対する障壁エネルギーが前記第２の導電部材よりも大きい第３の導電部材とを備え、
   前記複数の第１の量子ドットは、前記第１の導電部材の膜厚方向にランダムに配置され、
   前記複数の第２の量子ドットは、前記第２の導電部材の膜厚方向にランダムに配置され、
   前記複数の第３の量子ドットは、前記第３の導電部材の膜厚方向にランダムに配置され、
   前記第１の導電部材において、正孔に対する障壁エネルギーは、電子に対する障壁エネルギーよりも大きく、
   前記第３の導電部材において、電子に対する障壁エネルギーは、正孔に対する障壁エネルギーよりも大きく、
   前記第１から第３の量子ドットは、シリコンドットからなり、
   前記第１の導電部材は、ＳｉＯ_２よりも多くのシリコンを含むシリコン酸化膜からなり、
   前記第２の導電部材は、Ｓｉ_３Ｎ_４よりも多くのシリコンを含むシリコン窒化膜からなり、
   前記第３の導電部材は、ＳｉＯ_ｘＮ_{（４／３−２ｘ／３）}（０＜ｘ＜２）よりも多くのシリコンを含むシリコン酸窒化膜からなる、発光素子。
2. ｎ型の導電型を有する第１の量子ドットを含む第１の導電部材と、
   前記第１の導電部材に接して配置され、第２の量子ドットを含む第２の導電部材と、
   前記第２の導電部材に接して形成されるとともに、ｐ型の導電型を有する第３の量子ドットを含む第３の導電部材とを備え、
   前記第１の導電部材は、複数個の前記第１の量子ドットとトンネル電流が流れる第１の絶縁層とを含み、電子を前記第２の導電部材へ注入するとともに、前記第２の導電部材へ注入された正孔を前記第２の導電部材へ閉じ込め、
   前記第２の導電部材は、複数個の前記第２の量子ドットとトンネル電流が流れる第２の絶縁層とを含み、
   前記第３の導電部材は、複数個の前記第３の量子ドットとトンネル電流が流れる第３の絶縁層とを含み、正孔を前記第２の導電部材へ注入するとともに、前記第２の導電部材へ注入された電子を前記第２の導電部材へ閉じ込め、
   前記複数個の第１の量子ドットは、前記第１の導電部材の膜厚方向にランダムに配置され、
   前記複数個の第２の量子ドットは、前記第２の導電部材の膜厚方向にランダムに配置され、
   前記複数個の第３の量子ドットは、前記第３の導電部材の膜厚方向にランダムに配置され、
   前記第１の導電部材において、正孔に対する障壁エネルギーは、電子に対する障壁エネルギーよりも大きく、
   前記第３の導電部材において、電子に対する障壁エネルギーは、正孔に対する障壁エネルギーよりも大きく、
   前記第１から第３の量子ドットは、シリコンドットからなり、
   前記第１の導電部材は、ＳｉＯ _２ よりも多くのシリコンを含むシリコン酸化膜からなり、
   前記第２の導電部材は、Ｓｉ _３ Ｎ _４ よりも多くのシリコンを含むシリコン窒化膜からなり、
   前記第３の導電部材は、ＳｉＯ _ｘ Ｎ _{（４／３−２ｘ／３）} （０＜ｘ＜２）よりも多くのシリコンを含むシリコン酸窒化膜からなる、発光素子。
3. 各々がシリコンからなる複数の第１の量子ドットを膜厚方向にランダムに含む第１の導電部材を半導体基板の一主面に堆積する第１の工程と、
   各々がシリコンからなる複数の第２の量子ドットを膜厚方向にランダムに含む第２の導電部材を前記第１の導電部材に接して堆積する第２の工程と、
   各々がシリコンからなる複数の第３の量子ドットを膜厚方向にランダムに含む第３の導電部材を前記第２の導電部材に接して堆積する第３の工程と、
   前記第１の導電部材中へｎ型の不純物を導入する第４の工程と、
   前記第３の導電部材中へｐ型の不純物を導入する第５の工程と、
   前記ｎ型の不純物を含む前記第１の導電部材と、前記ｐ型の不純物を含む前記第３の導電部材とを熱処理する第６の工程とを備え、
   前記第１の工程において、酸素を含む第１の材料ガスの流量に対するシリコンを含む第２の材料ガスの流量の比を第１の基準値以上に設定してＳｉＯ _２ よりも多くのシリコンを含むシリコン酸化膜からなる前記第１の導電部材が前記一主面に堆積され、
   前記第２の工程において、窒素を含む第３の材料ガスの流量に対する前記第２の材料ガスの流量の比を第２の基準値以上に設定してＳｉ _３ Ｎ _４ よりも多くのシリコンを含むシリコン窒化膜からなる前記第２の導電部材が前記第１の導電部材上に堆積され、
   前記第３の工程において、前記第１の材料ガスの流量に対する前記第２の材料ガスの流量の比を前記第１の基準値以上に設定し、かつ、前記第３の材料ガスの流量に対する前記第２の材料ガスの流量の比を前記第２の基準値以上に設定してＳｉＯ _ｘ Ｎ _{（４／３−２ｘ／３）} （０＜ｘ＜２）よりも多くのシリコンを含むシリコン酸窒化膜からなる前記第３の導電部材が前記第２の導電部材上に堆積され、
   前記第６の工程において前記熱処理された前記第１の導電部材は、電子を前記第２の導電部材へ注入するとともに、前記第２の導電部材へ注入された正孔を前記第２の導電部材へ閉じ込め、
   前記第６の工程において前記熱処理された前記第３の導電部材は、正孔を前記第２の導電部材へ注入するとともに、前記第２の導電部材へ注入された電子を前記第２の導電部材へ閉じ込める、発光素子の製造方法。
4. 前記第６の工程において、前記ｎ型の不純物を含む前記第１の導電部材および前記ｐ型の不純物を含む前記第３の導電部材は、窒素雰囲気中で熱処理される、請求項３に記載の発光素子の製造方法。

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