JP4392051B2 - 発光素子およびその製造方法 - Google Patents

Description

この発明は、発光素子およびその製造方法に関し、特に、量子ドットを用いた発光素子およびその製造方法に関するものである。

従来、半導体島構造（量子ドット）を用いた半導体発光素子が知られている（特開２００３−３３２６９５号公報）。この半導体発光素子は、ｎ型ＡｌＧａＡｓ／ｎ型ＧａＡｓ／ＩｎＧａＡｓ島構造／窒素を含む化合物半導体／ｐ型ＧａＡｓ／ｐ型ＡｌＧａＡｓからなる。

そして、ＩｎＧａＡｓ島構造は、圧縮応力からなる内部応力を有する。また、窒素を含む化合物半導体は、引っ張り応力を有する。従って、窒素を含む化合物半導体をＩｎＧａＡｓ島構造に接するように配置し、ＩｎＧａＡｓ島構造が有する内部応力を窒素を含む化合物半導体によって減少させる。

その結果、発光層であるＩｎＧａＡｓ島構造における内部応力が減少し、１．５５μｍの発光スペクトルが室温で得られている。

しかし、従来の半導体発光素子は、高価な化合物半導体基板の上に、高度な技術であるヘテロエピタキシャル成長によって形成され、シリコン基板を用いるデバイスに比べてコストが高いという問題がある。また、従来のシリコンドットを用いる発光素子は、直接遷移型の化合物系半導体を用いる発光素子に比べ発光効率が低いという問題がある。

そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、発光効率が向上可能な発光素子を提供することである。

また、この発明の別の目的は、発光効率が向上可能な発光素子の製造方法を提供することである。

この発明によれば、発光素子は、第１および第２の導電部材と、半導体層とを備える。第１の導電部材は、第１の導電型を有する第１の量子ドットを含む。半導体層は、第１の導電部材に接して配置され、単一原子からなる。第２の導電部材は、半導体層に接して配置され、第１の導電型と異なる第２の導電型を有する第２の量子ドットを含む。

好ましくは、半導体層は、第１および第２の量子ドットとの間で電子および正孔に対するエネルギー障壁を有する。

好ましくは、半導体層は、１０ｎｍ以下の膜厚を有する。

好ましくは、第１の導電部材は、複数個の第１の量子ドットとトンネル電流が流れる第１の絶縁層とを含み、第２の導電部材は、複数個の第２の量子ドットとトンネル電流が流れる第２の絶縁層とを含む。

好ましくは、第１および第２の絶縁層の各々は、１０ｎｍ以下の膜厚を有する。

好ましくは、複数個の第１の量子ドットは、第１の導電部材の膜厚方向にランダムに配置され、複数個の第２の量子ドットは、第２の導電部材の膜厚方向にランダムに配置される。

好ましくは、第１の導電型は、ｎ型であり、第２の導電型は、ｐ型である。

好ましくは、第１の導電部材において、正孔に対する障壁エネルギーは、電子に対する障壁エネルギーよりも大きく、第２の導電部材において、電子に対する障壁エネルギーは、正孔に対する障壁エネルギーよりも大きい。

好ましくは、第１および第２の量子ドットは、シリコンドットからなり、第１の導電部材は、ＳｉＯ_２よりも多くのシリコンと、酸素元素とを含むシリコン薄膜からなり、第２の導電部材は、Ｓｉ_３Ｎ_４よりも多くのシリコンと、窒素元素とを含むシリコン薄膜からなり、半導体層は、ゲルマニウムからなる。

また、この発明によれば、発光素子は、発光層と、第１および第２の導電部材とを備える。発光層は、単一原子からなる。第１の導電部材は、ｎ型の量子ドットを介して電子を発光層へ供給する。第２の導電部材は、ｐ型の量子ドットを介して正孔を発光層へ供給する。

好ましくは、第１の導電部材は、ＳｉＯ_２よりも多くのシリコンと、酸素元素とを含むシリコン薄膜からなり、第２の導電部材は、Ｓｉ_３Ｎ_４よりも多くのシリコンと、窒素元素とを含むシリコン薄膜からなり、発光層は、ゲルマニウムからなる。

好ましくは、発光層は、１０ｎｍ以下の膜厚を有する。

さらに、この発明によれば、発光素子の製造方法は、量子ドットを含む第１の導電部材を半導体基板の一主面に堆積する第１の工程と、半導体層を第１の導電部材上に堆積する第２の工程と、量子ドットを含む第２の導電部材を半導体層上に堆積する第３の工程と、第１の導電部材中へ第１の導電型の不純物を導入する第４の工程と、第２の導電部材中へ第１の導電型と異なる第２の導電型の不純物を導入する第５の工程と、第１の導電型の不純物を含む第１の導電部材と、半導体層と、第２の導電型の不純物を含む第２の導電部材とを熱処理する第６の工程とを備える。

好ましくは、第２の工程において、ゲルマニウムを含む材料ガスを用いて基板温度を２段階に変化させて前記半導体層が堆積される。

好ましくは、第２の工程において、基板温度を第１の温度から前記第１の温度よりも高い第２の温度に上昇させながら半導体層が堆積される。

好ましくは、第２の工程において、１０ｎｍ以下の膜厚を有する半導体層が堆積される。

好ましくは、第１の工程において、酸素を含む第１の材料ガスの流量に対するシリコンを含む第２の材料ガスの流量の比を第１の基準値以上に設定してＳｉＯ_２よりも多くのシリコンと、酸素元素とを含むシリコン薄膜からなる第１の導電部材が一主面に堆積される。第３の工程において、窒素を含む第３の材料ガスの流量に対する第２の材料ガスの流量の比を第２の基準値以上に設定してＳｉ_３Ｎ_４よりも多くのシリコンと、窒素元素とを含むシリコン薄膜からなる第２の導電部材が第１の導電部材上に堆積される。

好ましくは、第４の工程において、ｎ型の不純物が第１の導電部材中へ導入され、第５の工程において、ｐ型の不純物が第２の導電部材中へ導入される。

好ましくは、第６の工程において、ｎ型の不純物を含む第１の導電部材、半導体層およびｐ型の不純物を含む第２の導電部材は、窒素雰囲気中で熱処理される。

この発明による発光素子においては、第１および第２の導電部材のいずれか一方に含まれる量子ドットを介して電子および正孔の一方が半導体層に供給され、第１および第２の導電部材のいずれか他方に含まれる量子ドットを介して電子および正孔の他方が半導体層に供給される。そして、半導体層に供給された電子および正孔が再結合して発光する。つまり、この発明による発光素子においては、電子および正孔の両方が半導体層に供給されて発光する。

したがって、この発明によれば、発光効率を高くできる。

また、この発明においては、半導体層は、第１および第２の導電部材中の量子ドットとの間で電子および正孔に対してエネルギー障壁を有するので、半導体層に供給された電子および正孔は、半導体層に閉じ込められる。

したがって、この発明によれば、発光効率を高くできる。

さらに、この発明においては、半導体層の膜厚は、１０ｎｍ以下に設定される。その結果、半導体層は、直接遷移へ移行する確率が高くなる。

したがって、この発明によれば、発光効率を高くできる。

この発明の実施の形態による発光素子の断面図である。 図１に示すｎ型シリコン薄膜、ｉ型Ｇｅ膜およびｐ型シリコン薄膜の拡大断面図である。 図１に示す発光素子のゼロバイアス時のエネルギーバンド図である。 図１に示す発光素子の電流通電時のエネルギーバンド図である。 図１に示す発光素子の製造に用いるプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置の概略図である。 図１に示す発光素子の製造方法を説明するための第１の工程図である。 図１に示す発光素子の製造方法を説明するための第２の工程図である。 この発明の実施の形態による他の発光素子の断面図である。 図８に示す半導体素子の製造方法を示す第１の工程図である。 図８に示す半導体素子の製造方法を示す第２の工程図である。 図８に示す半導体素子の製造方法を示す第３の工程図である。 図８に示す半導体素子の製造方法を示す第４の工程図である。 図８に示す半導体素子の製造方法を示す第５の工程図である。

本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

図１は、この発明の実施の形態による発光素子の断面図である。図１を参照して、この発明の実施の形態による発光素子１０は、基板１と、ｎ型シリコン薄膜２と、ｉ型ゲルマニウム（ｉ型Ｇｅ）膜３と、ｐ型シリコン薄膜４と、ｐ^＋型ポリシリコン（ｐｏｌｙ−Ｓｉ）膜５と、電極６，７とを備える。

基板１は、約０．１Ω・ｃｍの比抵抗を有するｎ^＋型シリコン（ｎ^＋−Ｓｉ）からなる。ｎ型シリコン薄膜２は、ｎ型不純物が導入されるとともに、ＳｉＯ_２よりも多くのＳｉと、酸素元素（Ｏ）とを含む。より具体的には、ｎ型シリコン薄膜２は、後述するように、ｎ型Ｓｉからなる複数の量子ドットとシリコン酸化膜とを含み、基板１の一主面に形成される。そして、ｎ型シリコン薄膜２は、約１５０ｎｍの膜厚を有する。

ｉ型Ｇｅ膜３は、２０ｎｍ以下、好ましくは、１０ｎｍ以下の膜厚を有し、ｎ型シリコン薄膜２に接してｎ型シリコン薄膜２上に形成される。

ｐ型シリコン薄膜４は、ｐ型不純物が導入されるとともに、Ｓｉ_３Ｎ_４よりも多くのＳｉと、窒素元素（Ｎ）とを含む。より具体的には、ｐ型シリコン薄膜４は、後述するように、ｐ型Ｓｉからなる複数の量子ドットとシリコン窒化膜とを含み、ｉ型Ｇｅ膜３に接してｉ型Ｇｅ膜３上に形成される。そして、ｐ型シリコン薄膜４は、約１００ｎｍの膜厚を有する。

ｐ^＋型ｐｏｌｙ−Ｓｉ膜５は、ｐ^＋型ｐｏｌｙ−Ｓｉ膜５１〜５４からなり、ｐ型シリコン薄膜４に接してｐ型シリコン薄膜４上に形成される。そして、ｐ^＋型ｐｏｌｙ−Ｓｉ膜５は、約１０^２０ｃｍ^−３のボロン濃度を含み、約５０ｎｍの膜厚を有する。

電極６は、電極６１〜６４からなる。そして、電極６１〜６４は、それぞれ、ｐ^＋型ｐｏｌｙ−Ｓｉ膜５１〜５４に接してｐ^＋型ｐｏｌｙ−Ｓｉ膜５１〜５４上に形成される。電極６１〜６４の各々は、アルミニウム（Ａｌ）からなる。

電極７は、Ａｌからなり、基板１の裏面（ｎ型シリコン薄膜２等が形成された面と反対面）に形成される。

図２は、図１に示すｎ型シリコン薄膜２、ｉ型Ｇｅ膜３およびｐ型シリコン薄膜４の拡大断面図である。図２を参照して、ｎ型シリコン薄膜２は、複数の量子ドット２１を含む。複数の量子ドット２１の各々は、ｎ型Ｓｉドットからなり、約１０^１９ｃｍ^−３のリン（Ｐ）濃度を含む。そして、複数の量子ドット２１は、ｎ型シリコン薄膜２中に不規則に配置される。

ｐ型シリコン薄膜４は、複数の量子ドット４１を含む。複数の量子ドット４１の各々は、ｐ型Ｓｉドットからなり、約１０^１９ｃｍ^−３のＢ濃度を含む。そして、複数の量子ドット４１は、ｐ型シリコン薄膜４中に不規則に配置される。

このように、ｎ型シリコン薄膜２およびｐ型シリコン薄膜４は、それぞれ、ｎ型Ｓｉドットからなる量子ドット２１およびｐ型Ｓｉドットからなる量子ドット４１を含み、ｉ型Ｇｅ膜３を両側から挟みこみ、ｐｉｎ接合を形成する。

図３は、図１に示す発光素子１０のゼロバイアス時のエネルギーバンド図である。図３を参照して、基板１を構成するｎ^＋Ｓｉ中には、伝導帯Ｅｃ１および価電子帯Ｅｖ１が存在し、ｎ^＋Ｓｉは、１．１２ｅＶのエネルギーバンドギャップＥｇ１を有する。

また、ｐ^＋ｐｏｌｙ−Ｓｉ膜５中には、伝導帯Ｅｃ２および価電子帯Ｅｖ２が存在し、ｐ^＋ｐｏｌｙ−Ｓｉ膜５は、１．１２ｅＶのエネルギーバンドギャップＥｇ１を有する。

さらに、ｉ型Ｇｅ膜３中には、伝導帯Ｅｃ３および価電子帯Ｅｖ３が存在し、ｉ型Ｇｅ膜３は、０．６８＋αｅＶのエネルギーバンドギャップＥｇ２を有する。すなわち、ｉ型Ｇｅ膜３は、膜厚に応じたエネルギーバンドギャップＥｇ２を有し、量子サイズ効果が生じない膜厚を有するとき、０．６８ｅＶのエネルギーバンドギャップＥｇ２を有し、量子サイズ効果が生じる膜厚を有するとき、０．６８＋αｅＶのエネルギーバンドギャップＥｇ２を有する。

基板１を構成するｎ^＋Ｓｉは、Ｐが高濃度にドーピングされ、ｐ^＋ｐｏｌｙ−Ｓｉ膜５は、Ｂが高濃度にドーピングされているため、ｎ^＋Ｓｉの伝導帯Ｅｃ１の端は、ｐ^＋ｐｏｌｙ−Ｓｉ膜５の価電子帯Ｅｖ２の端にエネルギー的に近い。

ｎ型シリコン薄膜２は、上述したように、複数の量子ドット２１を含むため、量子ドット２１と、量子ドット２１を含まないシリコンダイオキサイド（ＳｉＯ_２）層２２との積層構造からなる。その結果、量子ドット２１は、ＳｉＯ_２層２２によって挟み込まれる。

ＳｉＯ_２層２２は、１０ｎｍ以下の膜厚、すなわち、トンネル電流が流れる膜厚と、約９ｅＶのエネルギーバンドギャップを有する。また、量子ドット２１は、２つのＳｉＯ_２層２２によって挟み込まれているので、量子サイズ効果によって、ｎ^＋Ｓｉの伝導帯Ｅｃ１側にサブ準位Ｌ_ｓｕｂ１を有し、ｎ^＋Ｓｉの価電子帯Ｅｖ１側にサブ準位Ｌ_ｓｕｂ２を有する。

サブ準位Ｌ_ｓｕｂ１は、ｎ^＋Ｓｉの伝導帯Ｅｃ１よりもエネルギー的に高く、サブ準位Ｌ_ｓｕｂ２は、ｎ^＋Ｓｉの価電子帯Ｅｖ１の端よりもエネルギー的に高い。その結果、サブ準位Ｌ_ｓｕｂ１とサブ準位Ｌ_ｓｕｂ２とのエネルギー差は、ｎ^＋ＳｉのエネルギーギャップＥｇ１よりも大きい。

また、ｎ^＋Ｓｉの伝導帯Ｅｃ１の端とＳｉＯ_２層２２の伝導帯の端とのエネルギー差ΔＥ１は、約３．２３ｅＶであり、ｎ^＋Ｓｉの価電子帯Ｅｖ１の端とＳｉＯ_２層２２の価電子帯の端とのエネルギー差ΔＥ２は、約４．６５ｅＶである。したがって、ｎ型シリコン薄膜２は、ｎ^＋Ｓｉ中の正孔に対する障壁エネルギー（＝ΔＥ２）よりも小さい障壁エネルギー（＝ΔＥ１）をｎ^＋Ｓｉ中の電子に対して有する。

ｐ型シリコン薄膜４は、上述したように、複数の量子ドット４１を含むため、量子ドット４１と、量子ドット４１を含まないシリコン窒化膜（Ｓｉ_３Ｎ_４）層４２との積層構造からなる。その結果、量子ドット４１は、Ｓｉ_３Ｎ_４層４２によって挟み込まれる。

Ｓｉ_３Ｎ_４層４２は、１０ｎｍ以下の膜厚、すなわち、トンネル電流が流れる膜厚と、約５．２ｅＶのエネルギーバンドギャップを有する。また、量子ドット４１は、２つのＳｉ_３Ｎ_４層４２によって挟み込まれているので、量子サイズ効果によって、ｐ^＋ｐｏｌｙ−Ｓｉ膜５の伝導帯Ｅｃ２側にサブ準位Ｌ_ｓｕｂ３を有し、ｐ^＋ｐｏｌｙ−Ｓｉ膜５の価電子帯Ｅｖ４側にサブ準位Ｌ_ｓｕｂ４を有する。

サブ準位Ｌ_ｓｕｂ３は、ｐ^＋ｐｏｌｙ−Ｓｉ膜５の伝導帯Ｅｃ２の端よりもエネルギー的に高く、サブ準位Ｌ_ｓｕｂ４は、ｐ^＋ｐｏｌｙ−Ｓｉ膜５の価電子帯Ｅｖ２の端よりもエネルギー的に高い。その結果、サブ準位Ｌ_ｓｕｂ３とサブ準位Ｌ_ｓｕｂ４とのエネルギー差は、ｐ^＋ｐｏｌｙ−Ｓｉ膜５のエネルギーギャップＥｇ１よりも大きい。

また、ｐ^＋ｐｏｌｙ−Ｓｉ膜５の伝導帯Ｅｃ２の端とＳｉ_３Ｎ_４層４２の伝導帯の端とのエネルギー差ΔＥ３は、約２．３ｅＶであり、ｐ^＋ｐｏｌｙ−Ｓｉ膜５の価電子帯Ｅｖ２の端とＳｉ_３Ｎ_４層４２の価電子帯の端とのエネルギー差ΔＥ４は、約１．７８ｅＶである。したがって、ｐ型シリコン薄膜４は、ｐ^＋ｐｏｌｙ−Ｓｉ膜５中の電子に対する障壁エネルギー（＝ΔＥ３）よりも小さい障壁エネルギー（＝ΔＥ４）をｐ^＋ｐｏｌｙ−Ｓｉ膜４中の正孔に対して有する。

図４は、図１に示す発光素子１０の電流通電時のエネルギーバンド図である。電極６側をプラス、電極７側をマイナスとして電極６，７間に電圧を印加すると、図４に示すように、基板１を構成するｎ^＋Ｓｉのエネルギーバンドが持ち上がり、ｎ^＋Ｓｉ中の電子１１は、ｎ型シリコン薄膜２中の複数の量子ドット２１を介してｎ型シリコン薄膜２中を伝導し、ｉ型Ｇｅ膜３に注入される。

一方、ｐ^＋ｐｏｌｙ−Ｓｉ膜５中の正孔１２は、ｐ型シリコン薄膜４中の量子ドット４１を介してｐ型シリコン薄膜４中を伝導し、ｉ型Ｇｅ膜３に注入される。

そして、ｉ型Ｇｅ膜３の伝導帯Ｅｃ３は、ｐ型シリコン薄膜４中のサブ準位Ｌ_ｓｕｂ３よりもエネルギー的に低く、ｉ型Ｇｅ膜３の価電子帯Ｅｖ３は、ｐ型シリコン薄膜４中のサブ準位Ｌ_ｓｕｂ４よりもエネルギー的に低い。その結果、電子および正孔は、ｉ型Ｇｅ膜３中に閉じ込められる。

そうすると、ｉ型Ｇｅ膜３に蓄積された電子１３は、ｉ型Ｇｅ膜３に蓄積された正孔１４と再結合して発光する。

このように、発光素子１０は、電子および正孔をｎ型シリコン薄膜２およびｐ型シリコン薄膜４によってｉ型Ｇｅ膜３中に蓄積させることを特徴とする。その結果、発光素子１０は、ｉ型Ｇｅ膜３で発光する。

また、この発明においては、好ましくは、ｉ型Ｇｅ膜３の膜厚を１０ｎｍ以下に設定する。これによって、ｉ型Ｇｅ膜３は、間接遷移型から直接遷移型へ移行する確率が高くなり、発光素子１０の発光効率を高くできる。

さらに、発光素子１０においては、ｎ型シリコン薄膜２中の複数の量子ドット２１は、ｎ型にドーピングされ、ｐ型シリコン薄膜４中の複数の量子ドット４１は、ｐ型にドーピングされている。その結果、ｎ型Ｓｉドット中に電子が存在するため、複数の量子ドット２１がｎ型にドーピングされていない場合よりも、より多くの電子がｉ型Ｇｅ膜３に注入される。また、ｐ型Ｓｉドット中に正孔が存在するため、複数の量子ドット４１がｐ型にドーピングされていない場合よりも、より多くの正孔がｉ型Ｇｅ膜３に注入される。

したがって、この発明によれば、発光効率を高くできる。

さらに、ｎ型シリコン薄膜２は、複数の量子ドット２１を不規則に含み、ｐ型シリコン薄膜４は、複数の量子ドット４１を不規則に含むので、不規則形状の量子ドット２１，４１の突起部における電界増強効果によって電子および正孔の注入効率が向上する。

したがって、この発明によれば、発光効率を高くできる。

図５は、図１に示す発光素子１０の製造に用いるプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置の概略図である。図５を参照して、プラズマＣＶＤ装置１００は、反応室１０１と、電極板１０２と、サンプルホルダー１０３と、ヒーター１０４と、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）電源１０５と、配管１０６〜１０９と、ガスボンベ１１０〜１１３とを備える。

反応室１０１は、中空の容器からなり、排気口１０１Ａを有する。電極板１０２およびサンプルホルダー１０３は、平板形状からなり、反応室１０１内に５０ｍｍの間隔で略平行に配置される。そして、電極板１０２およびサンプルホルダー１０３の各々は、２００ｍｍφの直径を有する。ヒーター１０４は、サンプルホルダー１０３内に配置される。

ＲＦ電源１０５は、電極板１０２とサンプルホルダー１０３とに接続される。配管１０６は、一方端が反応室１０１に接続され、他方端がガスボンベ１１０に接続される。また、配管１０７は、一方端が反応室１０１に接続され、他方端がガスボンベ１１１に接続される。さらに、配管１０８は、一方端が反応室１０１に接続され、他方端がガスボンベ１１２に接続される。さらに、配管１０９は、一方端が反応室１０１に接続され、他方端がガスボンベ１１３に接続される。

サンプルホルダー１０３は、基板１を保持する。ヒーター１０４は、基板１を所定の温度に加熱する。ＲＦ電源１０５は、電極板１０２とサンプルホルダー１０３との間に、１３．５６ＭＨｚのＲＦ電力を印加する。

ガスボンベ１１０は、Ｎ_２Ｏ（１００％）ガスを保持し、ガスボンベ１１１は、水素（Ｈ_２）ガスによって希釈された１０％のＳｉＨ_４ガスを保持し、ガスボンベ１１２は、ＮＨ_３（１００％）ガスを保持し、ガスボンベ１１３は、Ｈ_２ガスによって希釈された１０％のＧｅＨ_４ガスを保持する。

配管１０６は、Ｎ_２Ｏガスを反応室１０１内に供給する。配管１０７は、ＳｉＨ_４ガスを反応室１０１内に供給する。配管１０８は、ＮＨ_３ガスを反応室１０１内に供給する。配管１０９は、ＧｅＨ_４ガスを反応室１０１内に供給する。

反応室１０１内に供給されたＮ_２Ｏガス、ＳｉＨ_４ガス、ＧｅＨ_４ガスおよびＮＨ_３ガスは、ロータリーポンプ等の排気装置（図示せず）によって排気口１０１Ａから排気される。その結果、反応室１０１内は、所定の圧力に設定される。

プラズマＣＶＤ装置１００は、Ｎ_２ＯガスおよびＳｉＨ_４ガスが反応室１０１内に供給された状態でＲＦ電源１０５によってＲＦ電力を電極板１０２とサンプルホルダー１０３との間に印加してシリコン酸化膜を基板１上に堆積する。また、プラズマＣＶＤ装置１００は、ＮＨ_３ガスおよびＳｉＨ_４ガスが反応室１０１内に供給された状態でＲＦ電源１０５によってＲＦ電力を電極板１０２とサンプルホルダー１０３との間に印加してシリコン窒化膜を基板１上に堆積する。さらに、プラズマＣＶＤ装置１００は、ＧｅＨ_４ガスが反応室１０１内に供給された状態で基板１を加熱して熱ＣＶＤによってｉ型Ｇｅ膜を基板１上に堆積する。

図６および図７は、それぞれ、図１に示す発光素子１０の製造方法を説明するための第１および第２の工程図である。図６を参照して、発光素子１０の製造が開始されると、ｎ^＋Ｓｉからなる基板１が準備され（工程（ａ）参照）、基板１を洗浄した後、プラズマＣＶＤ装置１００のサンプルホルダー１０３上に基板１をセットする。

そして、表１に示す反応条件によって、ＳｉＯ_２よりも多くのＳｉと、酸素元素とを含むシリコン薄膜１１を基板１の一主面に堆積する。

その後、表２に示す反応条件によってｉ型Ｇｅ膜３をシリコン薄膜１１上に堆積する。

引き続いて、表３に示す反応条件によって、Ｓｉ_３Ｎ_４よりも多くのＳｉと、窒素元素とを含むシリコン薄膜１２をｉ型Ｇｅ膜３上に堆積する。

そして、表３に示す反応条件においてＮＨ_３ガスを停止させた反応条件によって、アモルファスシリコン（ａ−Ｓｉ）膜１３をシリコン薄膜１２上に堆積する（図６の工程（ｂ）参照）。

その後、リンイオン（Ｐ^＋）をイオン注入によってシリコン薄膜１１中へ注入する（図６の工程（ｃ）参照）。この場合、Ｐ^＋イオンがシリコン薄膜１１中にのみ注入されるように、イオン注入の加速電圧が設定される。これによって、ｎ型シリコン薄膜２が形成される（図６の工程（ｄ）参照）。

そして、ボロンイオン（Ｂ^＋）をイオン注入によってシリコン薄膜１２およびａ−Ｓｉ膜１３中へ注入する（図６の工程（ｄ）参照）。この場合、Ｂ^＋イオンがシリコン薄膜１２およびａ−Ｓｉ膜１３中に注入されるように、イオン注入の加速電圧が設定される。これによって、ｐ型シリコン薄膜４およびｐ型ａ−Ｓｉ膜１３Ａが形成される（図７の工程（ｅ）参照）。

そして、基板１／ｎ型シリコン薄膜２／ｉ型Ｇｅ膜３／ｐ型シリコン薄膜４／ｐ型ａ−Ｓｉ膜１３Ａを表４に示す条件によってアニールする。

これによって、ｎ型シリコン薄膜２中へイオン注入されたＰ原子が電気的に活性化され、ｐ型シリコン薄膜４中へイオン注入されたＢ原子が電気的に活性化され、さらに、ｐ型ａ−Ｓｉ膜１３Ａがｐ^＋ｐｏｌｙ−Ｓｉ膜５になる（図７の工程（ｆ）参照）。

その後、フォトリソグラフィー技術を用いてｐ^＋ｐｏｌｙ−Ｓｉ膜５をｐ^＋ｐｏｌｙ−Ｓｉ膜５１〜５４にパターンニングする（図７の工程（ｇ）参照）。

そして、Ａｌのスパッタリングによって、電極６（６１〜６４）をそれぞれｐ^＋ｐｏｌｙ−Ｓｉ膜５１〜５４上に形成するとともに、電極７を基板１の裏面に形成する（図７の工程（ｈ）参照）。これによって、発光素子１０が完成する。

上述したように、表２に示す反応条件を用いることによって、シリコン薄膜１１上に高品質なｉ型Ｇｅ膜３を堆積させることができる。

また、上述したように、表１に示す反応条件を用いることによって量子ドットを含むシリコン薄膜１１が形成され、表３に示す反応条件を用いることによって量子ドットを含むシリコン薄膜１２が形成されるので、１回の膜形成によって量子ドットを含むシリコン薄膜１１またはシリコン薄膜１２を形成できる。

上述したシリコン薄膜１１を形成する条件（表１）におけるＮ_２Ｏガスに対するＳｉＨ_４ガスの流量比は、絶縁膜としてのＳｉＯ_２膜を形成するときのＮ_２Ｏガスに対するＳｉＨ_４ガスの流量比（＝基準流量比）よりも大きい。すなわち、この発明においては、シリコン薄膜１１は、ＳｉＨ_４ガスの流量を基準よりも多くして形成され、所謂、シリコンリッチ酸化膜と呼ばれる。

さらに、上述したシリコン薄膜１２を形成する条件（表３）におけるＮＨ_３ガスに対するＳｉＨ_４ガスの流量比は、絶縁膜としてのＳｉ_３Ｎ_４膜を形成するときのＮＨ_３ガスに対するＳｉＨ_４ガスの流量比（＝基準流量比）よりも大きい。すなわち、この発明においては、シリコン薄膜１２は、ＳｉＨ_４ガスの流量を基準よりも多くして形成され、所謂、シリコンリッチ窒化膜と呼ばれる。

したがって、この発明においては、Ｓｉドットからなる量子ドットを含むシリコン薄膜１１は、シリコンリッチ酸化膜を形成するときの形成条件を用いて形成され、Ｓｉドットからなる量子ドットを含むシリコン薄膜１２は、シリコンリッチ窒化膜を形成するときの形成条件を用いて形成されることを特徴とする。

なお、ｎ型シリコン薄膜２中の量子ドット２１およびｐ型シリコン薄膜４中の量子ドット４１の密度を高くするには、Ｎ_２ＯガスおよびＮＨ_３ガスに対するＳｉＨ_４ガスの流量比を相対的に高くし、図７の工程（ｅ）における熱処理時間を数秒程度に短くする。

一方、ｎ型シリコン薄膜２中の量子ドット２１およびｐ型シリコン薄膜４中の量子ドット４１の密度を低くするには、Ｎ_２ＯガスおよびＮＨ_３ガスに対するＳｉＨ_４ガスの流量比を相対的に低くし、図７の工程（ｅ）における熱処理時間を数十分以上に長くする。

このように、ｎ型シリコン薄膜２中の量子ドット２１およびｐ型シリコン薄膜４中の量子ドット４１の密度は、Ｎ_２ＯガスおよびＮＨ_３ガスに対するＳｉＨ_４ガスの流量比および図７の工程（ｅ）における熱処理時間によって制御され得る。

また、図６および図７に示す発光素子１０の製造方法においては、量子ドットを含むシリコン薄膜１１および量子ドットを含むシリコン薄膜１２をプラズマＣＶＤ法によって形成した後に、イオン注入によって、Ｐ^＋イオンおよびＢ^＋イオンを注入してｎ型シリコン薄膜２およびｐ型シリコン薄膜４を形成すると説明したが、この発明においては、これに限らず、プラズマＣＶＤ法を用いてｎ型シリコン薄膜２およびｐ型シリコン薄膜４を形成するようにしてもよい。

この場合、ＰのソースガスとしてＰＨ_３ガスを用いてｎ型シリコン薄膜２がプラズマＣＶＤ法によって形成され、ＢのソースガスとしてＢ_２Ｈ_６ガスを用いてｐ型シリコン薄膜４が形成される。

そして、ｎ型シリコン薄膜２を形成する反応条件は、ＰＨ_３ガスの流量を表１に示す反応条件に追加した反応条件であり、ｐ型シリコン薄膜４を形成する反応条件は、Ｂ_２Ｈ_６ガスの流量を表３に示す反応条件に追加した反応条件である。

さらに、上記においては、Ｐを用いてｎ型シリコン薄膜２を形成すると説明したが、この発明においては、これに限らず、ヒ素（Ａｓ）を用いてｎ型シリコン薄膜２を形成してもよい。この場合、図６の工程（ｃ）において、Ａｓイオンがｎ型シリコン薄膜１１のみへイオン注入される。また、Ａｓを用いてプラズマＣＶＤ法によってｎ型シリコン薄膜２を形成する場合、ＡｓのソースガスとしてＡｓＨ_３ガスが用いられる。

図８は、この発明の実施の形態による他の発光素子の断面図である。この発明による発光素子は、図８に示す発光素子１０Ａであってもよい。図８を参照して、発光素子１０Ａは、図１に示す発光素子１０のｎ型シリコン薄膜２をシリコン薄膜７０に代え、ｐ型シリコン薄膜４をシリコン薄膜８０に代えたものであり、その他は、発光素子１０と同じである。

シリコン薄膜７０は、基板１上に形成される。シリコン薄膜８０は、ｉ型Ｇｅ膜３に接してｉ型Ｇｅ膜３上に形成される。

シリコン薄膜７０は、複数のＳｉＯ_２膜７１と、複数のｎ型シリコン薄膜７２とからなる。複数のＳｉＯ_２膜７１および複数のｎ型シリコン薄膜７２は、厚さ方向に交互に積層される。そして、複数のｎ型シリコン薄膜７２の各々は、ＳｉＯ_２よりも多くのＳｉと、酸素元素とを含むとともに、膜厚方向に不規則に配置された複数のｎ型Ｓｉドット７３を含む。複数のＳｉＯ_２膜７１の各々は、１〜５ｎｍの膜厚を有し、複数のｎ型シリコン薄膜７２の各々は、３〜１０ｎｍの膜厚を有する。

シリコン薄膜８０は、複数のＳｉ_３Ｎ_４膜８１と、複数のｐ型シリコン薄膜８２とからなる。複数のＳｉ_３Ｎ_４膜８１および複数のｐ型シリコン薄膜８２は、厚さ方向に交互に積層される。そして、複数のｐ型シリコン窒化膜８２の各々は、Ｓｉ_３Ｎ_４よりも多くのＳｉと、窒素元素とを含むとともに、膜厚方向に不規則に配置された複数のｐ型Ｓｉドット８３を含む。そして、複数のＳｉ_３Ｎ_４膜８１の各々は、１〜５ｎｍの膜厚を有し、複数のｐ型シリコン薄膜８２の各々は、３〜１０ｎｍの膜厚を有する。

複数のｎ型Ｓｉドット７３の各々は、量子ドット２１中のＰ濃度と略同じＰ濃度を含む。複数のｐ型Ｓｉドット８３の各々は、量子ドット４１中のＢ濃度と略同じＢ濃度を含む。

このように、発光素子１０Ａは、ドーパントを含まないＳｉＯ_２膜７１によってｎ型シリコン薄膜７２を挟み込み、ドーパントを含まないＳｉ_３Ｎ_４膜８１によってｐ型シリコン薄膜８２を挟み込んだ構造からなる。したがって、この発明による発光素子は、量子ドット（ｎ型Ｓｉドット７３またはｐ型Ｓｉドット８３）をドーパントを含まない絶縁部材（ＳｉＯ_２膜７１またはＳｉ_３Ｎ_４膜８１）によって挟み込んだ構造によって構成されていてもよい。

次に、発光素子１０Ａの製造方法について説明する。図９から図１３は、それぞれ、図８に示す半導体素子１０Ａの製造方法を示す第１から第５の工程図である。図９を参照して、発光素子１０Ａの製造が開始されると、基板１が準備され（工程（ａ）参照）、基板１を洗浄した後、ＳｉＨ_４ガスおよびＮ_２Ｏガスを原料ガスとしてプラズマＣＶＤ法によって基板１の全面にＳｉＯ_２膜７１を形成する（工程（ｂ）参照）。この場合、表１に示す反応条件において、ＳｉＨ_４ガスの流量を８６ｓｃｃｍ、Ｎ_２Ｏガスの流量を２００ｓｃｃｍに設定してＳｉＯ_２膜７１が形成される。

その後、ＳｉＨ_４ガスおよびＮ_２Ｏガスを原料として、表１に示す反応条件を用いてプラズマＣＶＤ法によってＳｉＯ_２膜７１上に、ＳｉＯ_２よりも多くのＳｉと、酸素元素とを含むシリコン薄膜９０を堆積する（図９の工程（ｃ）参照）。

そして、工程（ｂ）および工程（ｃ）を繰り返し実行し、複数のＳｉＯ_２膜７１と複数のシリコン薄膜９０とを交互に基板１上に形成する（図９の工程（ｄ）参照）。

引き続いて、ＧｅＨ_４ガスを原料として、表２に示す反応条件を用いて熱ＣＶＤ法によってｉ型Ｇｅ膜３をＳｉＯ_２膜７１上に堆積する（図９の工程（ｅ）参照）。

そして、ＳｉＨ_４ガスおよびＮＨ_３ガスを原料として、表３に示す反応条件を用いてプラズマＣＶＤ法によってｉ型Ｇｅ膜３上に、Ｓｉ_３Ｎ_４よりも多くのＳｉと、窒素元素とを含むシリコン薄膜１２０を堆積する（図１０の工程（ｆ）参照）。

その後、ＳｉＨ_４ガスおよびＮＨ_３ガスを原料として、プラズマＣＶＤ法によってシリコン薄膜１２０上にＳｉ_３Ｎ_４膜８１を堆積する（図１０の工程（ｇ）参照）。この場合、表３に示す反応条件において、ＳｉＨ_４ガスの流量を９２ｓｃｃｍ、ＮＨ_３ガスの流量を１５０ｓｃｃｍに設定してＳｉ_３Ｎ_４膜８１が形成される。そして、工程（ｆ）および工程（ｇ）を繰り返し実行し、複数のＳｉ_３Ｎ_４膜８１と複数のシリコン薄膜１２０とを交互にｉ型Ｇｅ膜３上に形成する。引き続いて、表３に示す反応条件においてＮＨ_３ガスを停止させた反応条件によって、ａ−Ｓｉ膜１３をＳｉ_３Ｎ_４層８１上に堆積する（図１０の工程（ｈ）参照）。

その後、Ｐ^＋イオンをイオン注入によってシリコン薄膜９０中へ注入する（図１１の工程（ｉ）参照）。この場合、Ｐ^＋イオンが複数のシリコン薄膜９０中にのみ注入されるように、イオン注入の加速電圧が設定される。これによって、複数のｎ型シリコン薄膜７２が形成される（図１１の工程（ｊ）参照）。

そして、Ｂ^＋イオンをイオン注入によってシリコン薄膜１２０およびａ−Ｓｉ膜１３中へ注入する（図１１の工程（ｊ）参照）。この場合、Ｂ^＋イオンが複数のシリコン薄膜１２０およびａ−Ｓｉ膜１３中に注入されるように、イオン注入の加速電圧が設定される。これによって、複数のｐ型シリコン薄膜８２およびｐ型ａ−Ｓｉ膜１３Ａが形成される（工図１２の程（ｋ）参照）。

そして、基板１／ＳｉＯ_２膜７１／シリコン薄膜７２／・・・／ＳｉＯ_２膜７１／ｐ型シリコン薄膜８２／Ｓｉ_３Ｎ_４膜８１／・・・／Ｓｉ_３Ｎ_４膜８１／ｐ型ａ−Ｓｉ膜１３Ａを表４に示す条件によってアニールする。

これによって、ｎ型シリコン薄膜７２中へイオン注入されたＰ原子が電気的に活性化され、ｐ型シリコン薄膜８２中へイオン注入されたＢ原子が電気的に活性化され、さらに、ｐ型ａ−Ｓｉ膜１３Ａがｐ^＋ｐｏｌｙ−Ｓｉ膜５になる（図１２の工程（ｌ）参照）。

その後、フォトリソグラフィー技術を用いてｐ^＋ｐｏｌｙ−Ｓｉ膜５をｐ^＋ｐｏｌｙ−Ｓｉ膜５１〜５４にパターンニングする（図１３の工程（ｍ）参照）。

そして、Ａｌのスパッタリングによって、電極６（６１〜６４）をそれぞれｐ^＋ｐｏｌｙ−Ｓｉ膜５１〜５４上に形成するとともに、電極７を基板１の裏面に形成する（図１３の工程（ｎ）参照）。これによって、発光素子１０Ａが完成する。

図８に示す発光素子１０Ａのゼロバイアス時のエネルギーバンド図は、図３に示すエネルギーバンド図になり、図８に示す発光素子１０Ａの電流通電時のエネルギーバンド図は、図４に示すエネルギーバンド図になる。その結果、発光素子１０Ａは、上述した発光素子１０と同じ機構によって発光する。

したがって、発光素子１０Ａにおいても、発光効率を高くできる。

なお、この発明による発光素子は、電子と正孔との再結合により発光する発光層（＝ｉ型Ｇｅ膜３）と、ｎ型の量子ドットを介して発光層に電子を供給する第１の導電部材と、ｐ型の量子ドットを介して発光層に正孔を供給する第２の導電部材とを備えていればよい。電子および正孔の両方を発光層に供給する第１および第２の導電部材を備えていれば、発光層における発光効率を高くできるからである。

また、上記においては、Ｇｅをｎ型シリコン薄膜２およびｐ型シリコン薄膜４によって挟み込んで発光素子を形成すると説明したが、この発明においては、これに限らず、発光層、およびその発光層の両側に配置される層は、表５に示す材料から構成されていればよい。

なお、表５において、中央の半導体が発光層に用いられる半導体であり、片側の半導体は、発光層の一方側に配置される半導体であり、もう一方の半導体は、発光層の他方側に配置される半導体である。

この発明においては、ｎ型シリコン薄膜２，７０の各々は、「第１の導電部材」を構成し、ｐ型シリコン薄膜４，８０の各々は、「第２の導電部材」を構成する。

また、量子ドット２１，７３の各々は、「第１の量子ドット」を構成し、量子ドット４１，４３の各々は、「第２の量子ドット」を構成する。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明は、発光効率が向上可能な発光素子に適用される。また、この発明は、発光効率が向上可能な発光素子の製造方法に適用される。

Claims (13)

1. 各々がｎ型の導電型を有する複数の第１の量子ドットを含み、電子が絶縁層をトンネルして前記複数の第１の量子ドットを膜厚方向に流れる第１の導電部材と、
   前記第１の導電部材に接して配置され、単一原子からなる半導体層と、
   前記半導体層に接して配置され、各々がｐ型の導電型を有する複数の第２の量子ドットを含み、正孔が絶縁層をトンネルして前記複数の第２の量子ドットを膜厚方向に流れる第２の導電部材とを備え、
   前記第１の導電部材において、前記正孔に対する障壁エネルギーは、前記電子に対する障壁エネルギーよりも大きく、
   前記第２の導電部材において、前記電子に対する障壁エネルギーは、前記正孔に対する障壁エネルギーよりも大きく、
   前記半導体層は、ゲルマニウムからなり、前記第１および第２の量子ドットとの間で前記電子および前記正孔に対するエネルギー障壁を有し、
   前記複数の第１の量子ドットの各々は、前記第１の導電部材の膜厚方向にランダムに配置され、シリコンドットからなり、
   前記複数の第２の量子ドットは、前記第２の導電部材の膜厚方向にランダムに配置され、シリコンドットからなり、
   前記第１の導電部材は、ＳｉＯ _２ よりも多くのシリコンと、酸素元素とを含むシリコン薄膜からなり、
   前記第２の導電部材は、Ｓｉ _３ Ｎ _４ よりも多くのシリコンと、窒素元素とを含むシリコン薄膜からなる、発光素子。
2. 前記半導体層は、量子サイズ効果が生じない膜厚を有するときのエネルギーギャップ以上のエネルギーを有する、請求項１に記載の発光素子。
3. 前記半導体層は、１０ｎｍ以下の膜厚を有する、請求項１に記載の発光素子。
4. 前記第１の導電部材は、前記複数の第１の量子ドットとトンネル電流が流れる第１の絶縁層とを含み、
   前記第２の導電部材は、前記複数の第２の量子ドットとトンネル電流が流れる第２の絶縁層とを含む、請求項１に記載の発光素子。
5. 前記第１および第２の絶縁層の各々は、１０ｎｍ以下の膜厚を有する、請求項４に記載の発光素子。
6. 各々がｎ型の導電型を有する複数の第１の量子ドットを含み、電子が絶縁層をトンネルして前記複数の第１の量子ドットを膜厚方向に流れる第１の導電部材と、
   前記第１の導電部材に接して配置され、単一原子からなる半導体層と、
   前記半導体層に接して配置され、各々がｐ型の導電型を有する複数の第２の量子ドットを含み、正孔が絶縁層をトンネルして前記複数の第２の量子ドットを膜厚方向に流れる第２の導電部材とを備え、
   前記第１の導電部材において、前記正孔に対する障壁エネルギーは、前記電子に対する障壁エネルギーよりも大きく、
   前記第２の導電部材において、前記電子に対する障壁エネルギーは、前記正孔に対する障壁エネルギーよりも大きく、
   前記半導体層は、前記第１および第２の量子ドットとの間で前記電子および前記正孔に対するエネルギー障壁を有し、
   前記複数の第１の量子ドットは、前記第１の導電部材の膜厚方向にランダムに配置され、シリコンドットからなり、
   前記複数の第２の量子ドットは、前記第２の導電部材の膜厚方向にランダムに配置され、シリコンドットからなり、
   前記半導体層は、ゲルマニウムからなり、
   前記第１の導電部材は、
   複数の第１の絶縁膜と、
   前記複数の第１の絶縁膜と交互に配置され、各々が前記複数の第１の量子ドットを含む複数のｎ型半導体薄膜とを含み、
   前記第２の導電部材は、
   複数の第２の絶縁膜と、
   前記複数の第２の絶縁膜と交互に配置され、各々が前記複数の第２の量子ドットを含む複数のｐ型半導体薄膜とを含み、
   前記複数の第１の絶縁膜の各々は、ＳｉＯ _２ 膜からなり、
   前記複数のｎ型半導体薄膜の各々は、ＳｉＯ _２ よりも多くのシリコンと、酸素元素と、前記複数の第１の量子ドットとを含み、
   前記複数の第２の絶縁膜の各々は、Ｓｉ _３ Ｎ _４ 膜からなり、
   前記複数のｐ型半導体薄膜の各々は、Ｓｉ _３ Ｎ _４ よりも多くのシリコンと、窒素元素と、前記複数の第２の量子ドットとを含む、発光素子。
7. 単一原子からなる発光層と、
   各々がｎ型の導電型を有する複数の第１の量子ドットを含み、隣接する第１の量子ドット間をトンネルさせて電子を前記発光層に蓄積する第１の導電部材と、
   各々がｐ型の導電型を有する複数の第２の量子ドットを含み、隣接する第２の量子ドット間をトンネルさせて正孔を前記発光層に蓄積する第２の導電部材とを備え、
   前記第１の導電部材において、前記正孔に対する障壁エネルギーは、前記電子に対する障壁エネルギーよりも大きく、
   前記第２の導電部材において、前記電子に対する障壁エネルギーは、前記正孔に対する障壁エネルギーよりも大きく、
   前記半導体層は、前記第１および第２の量子ドットとの間で前記電子および前記正孔に対するエネルギー障壁を有し、
   前記複数の第１の量子ドットは、前記第１の導電部材の膜厚方向にランダムに配置され、シリコンドットからなり、
   前記複数の第２の量子ドットは、前記第２の導電部材の膜厚方向にランダムに配置され、シリコンドットからなり、
   前記半導体層は、ゲルマニウムからなり、
   前記第１の導電部材は、ＳｉＯ _２ よりも多くのシリコンと、酸素元素とを含むシリコン薄膜からなり、
   前記第２の導電部材は、Ｓｉ _３ Ｎ _４ よりも多くのシリコンと、窒素元素とを含むシリコン薄膜からなり、
   前記発光層は、ゲルマニウムからなる、発光素子。
8. 前記発光層は、１０ｎｍ以下の膜厚を有する、請求項７に記載の発光素子。
9. シリコンからなる量子ドットと絶縁層とを含む第１の導電部材を半導体基板上の一主面に堆積する第１の工程と、
   単原子のゲルマニウムからなる半導体層を前記第１の導電部材上に堆積する第２の工程と、
   シリコンからなる量子ドットと絶縁層とを含む第２の導電部材を前記半導体層上に堆積する第３の工程と、
   前記第１の導電部材中へｎ型の不純物を導入する第４の工程と、
   前記第２の導電部材中へｐ型の不純物を導入する第５の工程と、
   前記ｎ型の不純物を含む前記第１の導電部材と、前記半導体層と、前記ｐ型の不純物を含む前記第２の導電部材とを熱処理する第６の工程とを備え、
   前記第１の工程において、酸素を含む第１の材料ガスの流量に対するシリコンを含む第２の材料ガスの流量の比を第１の基準値以上に設定してＳｉＯ _２ よりも多くのシリコンと、酸素元素とを含むシリコン薄膜からなる前記第１の導電部材が前記一主面に堆積され、
   前記第３の工程において、窒素を含む第３の材料ガスの流量に対する前記第２の材料ガスの流量の比を第２の基準値以上に設定してＳｉ _３ Ｎ _４ よりも多くのシリコンと、窒素元素とを含むシリコン薄膜からなる前記第２の導電部材が前記第１の導電部材上に堆積される、発光素子の製造方法。
10. 前記第２の工程において、ゲルマニウムを含む材料ガスを用いて基板温度を２段階に変化させて前記半導体層が堆積される、請求項９に記載の発光素子の製造方法。
11. 前記第２の工程において、前記基板温度を第１の温度から前記第１の温度よりも高い第２の温度に上昇させながら前記半導体層が堆積される、請求項１０に記載の発光素子の製造方法。
12. 前記第２の工程において、１０ｎｍ以下の膜厚を有する前記半導体層が堆積される、請求項１１に記載の発光素子の製造方法。
13. 前記第６の工程において、前記ｎ型の不純物を含む前記第１の導電部材、前記半導体層および前記ｐ型の不純物を含む前記第２の導電部材は、窒素雰囲気中で熱処理される、請求項１１に記載の発光素子の製造方法。

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