JP4284634B2 - 半導体受光装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体受光装置に関し、特に受光層の端面から光が入射する半導体受光装置に関する。光通信の高速化に伴い、４０ＧＨｚ以上の情報伝達速度が要求されている。高速動作可能な受光素子として、ｐｉｎ型フォトダイオードが注目されている。
【０００２】
【従来の技術】
光通信で利用されている波長１．５５μｍの光を検出する材料として、ＩｎＧａＡｓが用いられる。ＩｎＧａＡｓ層に、その厚さ方向に沿って光を入射し、入射光のほぼ１００％を吸収するためには、ＩｎＧａＡｓ層の厚さを３μｍ以上とすることが好ましい。一方、光の吸収によって発生したキャリアが、このＩｎＧａＡｓ層内をその厚さ方向に移動し、外部回路で検出されるまでには、所定の時間が必要である。情報伝達速度が遅い場合には、ＩｎＧａＡｓ層内のキャリアの走行時間は大きな問題にならないが、情報伝達速度が３０ＧＨｚを超えると、このキャリア走行時間に律速され、情報伝達速度を速くすることが困難になる。
【０００３】
光をＩｎＧａＡｓ層の端面から入射させ、発生したキャリアをＩｎＧａＡｓ層の厚さ方向に走行させることにより、十分な光を吸収し、かつキャリアの走行時間を短くすることができ、上記問題を解決することができる。
【０００４】
【発明が解決しようとする課題】
一般的に、波長１．５５μｍ帯のｐｉｎ型フォトダイオードのｉ層（受光層）にはＩｎＧａＡｓ等が使用され、ｐ層及びｎ層にＩｎＰ等が使用される。このｐｉｎ型フォトダイオードの静電容量をＣ、負荷抵抗をＲとすると、１／（２πＣＲ）で規定される周波数により動作速度が制限される。従って、高速動作を実現するためには、静電容量Ｃを小さくすることが望ましい。
【０００５】
受光層を厚くすることにより静電容量Ｃを小さくすることができるが、受光層が厚くなると、厚さ方向に移動して界面に達するまでのキャリアの移動時間が長くなってしまう。受光層を厚くすることなく、静電容量Ｃを小さくするために、ｐｉｎ接合の面積を小さくすることが望まれる。
【０００６】
ところが、全面にｐｉｎ接合が形成されたウエハをへき開することにより、小さな面積のｐｉｎ接合を有するフォトダイオードを切り出すことは困難である。例えば、へき開位置のばらつきにより、ｐｉｎ型フォトダイオードの受光特性が変動してしまう。
【０００７】
本発明の目的は、高速動作に適し、かつ製造容易な構造の半導体受光装置を提供することである。
【０００８】
【課題を解決するための手段】
本発明の一観点によると、
主表面を有する基板と、
前記基板の主表面の一部の領域上に形成され、該主表面に平行な受光層を含み、該受光層は半導体で形成され、受けた光に応じてキャリアを生成する光検出部と、
前記基板の主表面のうち前記光検出部の前方の領域に形成され、前記受光層の端面に接触し、該主表面に平行な方向に光を導波させ、前記受光層に光を入射させる導波路と、
前記基板の主表面のうち前記光検出部の後方の領域に形成され、前記受光層の端面に接触し、前記導波路と同一の積層構造を有する第１の半導体部材と、
前記受光層の端面を含む前記光検出部の側方の側面を覆う絶縁性または高抵抗の第２の半導体部材と、
前記光検出部の受光層に、その厚さ方向に電流を流すための一対の電極であって、一方の電極は前記光検出部の上に配置されている前記電極と、
前記基板の主表面のうち、前記第１の半導体部材よりもさらに後方の領域に形成されたパッドと、
前記光検出部の上に配置されている前記電極と前記パッドとを接続する配線と
を有する半導体受光装置が提供される。
【０００９】
光検出部と導波路とが同一基板上に形成されているため、光検出部が小さくなっても、チップ全体をある程度大きく保つことができる。ウエハからチップを切り出す際には、導波路部が切られるのみで、光検出部が切られることはないので、素子特性の再現性を保つことができる。
【００１０】
【発明の実施の形態】
図１を参照して、本発明の第１の実施例による半導体受光装置の構造を説明する。図１（Ａ）は、第１の実施例による半導体受光装置の、入射光の光軸に沿った断面図を示す。図１（Ｂ）は、図１（Ａ）の矢印Ｂ１方向から見た側面図（入射端面）を示す。図１（Ｃ）は、図１（Ａ）の一点鎖線Ｃ１−Ｃ１における断面図を示す。なお、図１（Ｃ）の一点鎖線Ａ１−Ａ１における断面図が図１（Ａ）に相当する。説明の都合上、図１（Ａ）の横方向をｘ方向、図１（Ａ）の紙面に垂直な方向をｙ方向とする。
【００１１】
図１（Ａ）に示すように、半絶縁性のＩｎＰ基板１の主表面の一部の領域上に、ｎ型ＩｎＰからなるｎ型層２、ノンドープのＩｎＧａＡｓからなる受光層３、ｐ型ＩｎＰからなるｐ型層４、及びｐ型ＩｎＧａＡｓからなるキャップ層５がこの順番に積層されている。
【００１２】
ｎ型層２には、不純物として硫黄（Ｓ）がドープされており、その濃度は１×１０17〜１×１０19ｃｍ-3である。ｎ型層２の厚さは１〜２μｍである。受光層３の厚さは０．１〜０．５μｍである。ｐ型層４には、不純物として亜鉛（Ｚｎ）がドープされており、その濃度は１×１０17〜１×１０19ｃｍ-3である。ｐ型層４の厚さは１〜１．５μｍである。キャップ層５の厚さは０．０５μｍである。ｎ型層２、受光層３、及びｐ型層４からなるｐｉｎ型フォトダイオードが、光検出部１０を構成する。
【００１３】
ＩｎＰ基板１の表面のうち、光検出部１０に隣接する領域（図１（Ａ）においては光検出部１０の左側）上に、光検出部１０の端面に接触する導波路２０が形成されている。導波路２０は、下側クラッド層２１、コア２２、及び上側クラッド層２３がこの順番に積層された積層構造を有する。下側クラッド層２１及び上側クラッド層２３は、ノンドープのＩｎＰで形成され、コア２２は、ノンドープのＩｎＧａＡｓＰで形成される。
【００１４】
コア２２は、光検出部１０側の端面において、受光層３の端面に接触する。コア２２は、光検出部１０に近づくに従って、徐々に厚くされており、その光検出部側の端面における厚さは、受光層３の厚さ以上である。導波路２０の、光検出部１０とは反対側の端面は、ＩｎＰ基板１をへき開することにより形成される。
【００１５】
光検出部１０の、導波路２０とは反対側（図１（Ａ）においては右側）の端面に、導波路２０と同一の積層構造を有する半導体部材２５が接触している。ＩｎＰ基板１の主表面のうち、半導体部材２５よりもさらに右側の領域においては、ＩｎＰ基板１の主表面が露出している。
【００１６】
導波路２０、光検出部１０、及び半導体部材２５の上に、ＩｎＰからなる上部保護膜３０が形成されている。上部保護膜３０のうち、光検出部１０の上方の領域は、Ｚｎをドープされてｐ型導電性を付与された導電領域３０ａである。導電領域３０ａは、キャップ層５に電気的に接続されている。上部保護膜３０のうち、導電領域３０ａ以外の部分は、ノンドープの領域である。
【００１７】
導電領域３０ａの上面において、ＡｕＺｎ合金からなるｐ側電極４０が導電領域３０ａにオーミック接触する。ｐ側電極４０は、金（Ａｕ）からなるエアブリッジ４１により、ＩｎＰ基板１の主表面上のパッドに接続されている。
【００１８】
図１（Ｂ）に示すように、導波路２０の両側に、側部保護膜２８が形成されている。側部保護膜２８は、半絶縁性のＩｎＰで形成される。
【００１９】
図１（Ｃ）に示すように、ｎ型層２は、受光層３、ｐ型層４、及びキャップ層５からなる積層構造の両側に張り出すように配置されている。側部保護膜２８が、受光層３、ｐ型層４、及びキャップ層５の両側の側面に接触する。上部保護膜３０が、側部保護膜２８及びキャップ層５の上に形成されている。導電領域３０ａがキャップ層５に電気的に接続されている。導電領域３０ａの上にｐ側電極４０が形成されている。
【００２０】
ｎ型層２の表面のうち、側部保護膜２８が形成された領域よりもさらに外側の領域において、ｎ側電極４２がｎ型層２にオーミック接触する。ｎ側電極４２は、ＡｕＧｅ合金層とＡｕ層との２層構造を有する。
【００２１】
次に、図２〜図５を参照して、第１の実施例による半導体受光装置の製造方法を説明する。図２（Ａ）、図２（Ｂ１）、図３（Ｃ１）、図３（Ｄ１）、図４（Ｅ１）、図４（Ｆ１）、及び図５（Ｇ１）は、図１（Ａ）に示された断面図に対応し、図２（Ｂ２）、図３（Ｃ２）、図３（Ｄ２）、図４（Ｅ２）、図４（Ｆ２）、及び図５（Ｇ２）は、図１（Ｃ）に示された断面図に対応する。
【００２２】
図２（Ａ）に示すように、半絶縁性のＩｎＰ基板１の表面上に、ｎ型ＩｎＰからなるｎ型層２、ノンドープのＩｎＧａＡｓからなる受光層３、ｐ型ＩｎＰからなるｐ型層４、及びｐ型もしくはノンドープのＩｎＧａＡｓからなるキャップ層５を、有機金属化学気相成長（ＭＯ−ＣＶＤ）により成長させる。
【００２３】
図２（Ｂ１）及び（Ｂ２）に示すように、ＳｉＯ2パターン６をマスクとして、ｎ型層２からキャップ層５までの積層構造をエッチングする。この工程のエッチングは、化学エッチングにより行われる。ＩｎＰ、ＩｎＧａＡｓをエッチングするエッチャントとして、ＨＢｒとＨ2Ｏ2とＨ2Ｏとの混合液、ＨＣｌとＨ2Ｏとの混合液、Ｈ2ＳＯ4とＨ2Ｏ2とＨ2Ｏとの混合液等が知られている。
【００２４】
図６に、ＳｉＯ2パターン６の平面形状を示す。図６の一点鎖線Ｂ１−Ｂ１が図２（Ｂ１）の断面図に相当し、一点鎖線Ｂ２−Ｂ２が図２（Ｂ２）の断面図に相当する。ＳｉＯ2パターン６は、ｘ方向に延在する２本の並行な太い帯状部分６ａ、２本の帯状部分６ａのほぼ中央を相互に接続する接続部分６ｂ、及び帯状部分６ａの内側の縁を両側に延ばした仮想直線に沿って配置された細い帯状部分６ｃを有する。接続部分６ｂが、図１（Ａ）の光検出部１０に対応する。
【００２５】
図３（Ｃ１）及び（Ｃ２）に示すように、ＩｎＰ基板１の主表面上に、ＩｎＰからなる下側クラッド層２１、ＩｎＧａＡｓＰからなるコア２２、及びＩｎＰからなる上側クラッド層２３を、順次選択成長させる。ＳｉＯ2パターン６の上には、これらの層が成長しない。
【００２６】
図６に示すＳｉＯ2パターン６の接続部分６ｂから、ｘ方向に離れるに従って成長速度が遅くなる。このため、図３（Ｃ１）に示すように、コア２２は、光検出部１０に近づくに従って厚くなる。選択成長後、ＳｉＯ2パターン６を除去する。
【００２７】
図３（Ｄ１）及び（Ｄ２）に示すように、上側クラッド層２３及びキャップ層５の上にＳｉＯ2パターン７を形成する。ＳｉＯ2パターン７は、図６の帯状部分６ａ及び６ｃに挟まれた細長い領域７を覆う。ＳｉＯ2パターン７をマスクとして、受光層３からキャップ層５までの積層構造をエッチングする。このエッチングは、例えばプラズマエッチングにより行う。プラズマエッチングを採用すると、エッチングの深さを厳密に制御できるとともに、パターンの側壁をほぼ垂直に形成することができる。
【００２８】
次に、ｎ型層２の一部をレジストパターン８で覆う。レジストパターン８は、図６の接続部分６ｂをｙ方向に延長した領域を覆う。ＳｉＯ2パターン７及びレジストパターン８をマスクとして、ｎ型層２をエッチングする。その後、レジストパターン８を除去する。
【００２９】
図４（Ｅ１）及び（Ｅ２）に示すように、ＳｉＯ2パターン７で覆われていない表面上に、半絶縁性のＩｎＰからなる側部保護膜２８を形成する。図４（Ｆ１）及び（Ｆ２）に示すように、ＳｉＯ2パターン７を除去する。
【００３０】
図５（Ｇ１）及び（Ｇ２）に示すように、基板の全面上に、半絶縁性のＩｎＰからなる上部保護膜３０を形成する。図１（Ａ）及び（Ｃ）に示すように、ＩｎＰ基板１の主表面上に形成された積層構造をパターニングする。このパターニングは、プラズマエッチングにより行われる。プラズマエッチングを採用すると、エッチングの深さを厳密に制御することができる。なお、プラズマエッチング後、化学的エッチングにより、表面のダメージ層を除去する。
【００３１】
図１（Ｃ）に示すように、側部保護膜２８よりも外側に露出したｎ型層２の表面の一部の領域上に、ｎ側電極４２を形成する。ｎ側電極４２は、例えばリフトオフ法により形成することができる。次に、図１（Ａ）に示すｐ側電極４０及びエアブリッジ４１を形成する。
【００３２】
次に、図７を参照して、ｐ側電極４０及びエアブリッジ４１の形成方法を説明する。
【００３３】
図７（Ａ）に示すように、ＩｎＰ基板１の主表面上に、図１（Ａ）の光検出部１０を含む積層構造３５が形成されている。この基板の表面上に、レジストパターン４６を形成する。レジストパターン４６には、ｐ側電極に対応した開口４６ａ及びパッドに対応した開口４６ｂが形成されている。基板の全面上に、ＡｕＺｎ／Ａｕ層４０ａ（ＡｕＺｎ層が基板側）を蒸着する。
【００３４】
ＡｕＺｎ／Ａｕ層４０ａの上にレジストパターン４７を形成する。レジストパターン４７には、開口４６ａと開口４６ｂとを接続する開口４７ａが形成されている。ＡｕＺｎ／Ａｕ層４０ａを電極として金メッキを行う。開口４７ａ内にＡｕ膜４１が形成される。レジストパターン４７上には金めっきされない。
【００３５】
図７（Ｂ）に示すように、レジストパターン４６及び４７を除去する。これにより、ｐ側電極４０、パッド４３、及びエアブリッジ４１が残る。
【００３６】
上記第１の実施例による半導体受光装置の動作時には、図１（Ａ）に示す光検出部１０のｐｉｎ接合に、外部回路から逆バイアスを印加する。導波路２０の入射端面に入射した光がコア２２に沿って伝搬し、光検出部１０の受光層３に入射する。受光層３内にキャリアが生成され、このキャリアが受光層３の厚さ方向に移動（ドリフト）する。電子がｎ型層２に到達し、正孔がｐ型層４に到達すると、外部回路で光電流が検出される。
【００３７】
上記第１の実施例による半導体受光装置においては、図１（Ａ）に示す光検出部１０の端面が、図２（Ｂ１）に示す工程で、フォトリソグラフィ技術により形成される。ｐｉｎ接合の大きさがへき開の精度に影響されないため、光検出部１０のｐｉｎ接合の面積が小さい場合でも、再現性よく光検出部を形成することができる。また、へき開面が導波路部分に位置するため、へき開位置のばらつきが、光検出部の特性に影響を及ぼさない。
【００３８】
また、第１の実施例では、図１（Ｃ）に示すように、ｐｉｎ接合の端面が高抵抗のＩｎＰからなる側部絶縁膜２８で覆われている。このため、ｐｉｎ接合の端面を流れるリーク電流を低減することができる。ここで側部絶縁膜２８が高抵抗であるとは、例えば図１（Ｃ）において、ｐ側電極４０とｎ側電極４２との間を流れる電流が受光層３に集中し、側部絶縁膜２８にほとんど流れない程度の高い抵抗値であることを意味する。少なくとも、側部絶縁膜２８の抵抗が、ｎ型層２及びｐ型層４の抵抗よりも高いことが必要である。
【００３９】
また、第１の実施例では、図１（Ａ）及び図１（Ｃ）に示すように、ｐ側電極４０の大きさが、ｐｉｎ接合の大きさにほぼ等しい。このため、不要な寄生容量の増大を防止し、寄生容量に起因する動作速度の低下を防止することができる。
【００４０】
次に、図８を参照して、第２の実施例による半導体受光装置について説明する。第１の実施例では、図１（Ａ）に示すように、上部保護膜３０の上面がほぼ平坦であったが、第２の実施例では、上部保護膜３０の上面に段差が設けられている。
【００４１】
図８は、第２の実施例による半導体受光装置の断面図を示す。光検出部１０の上方の上部保護膜３０が、導波路２０の上方の上部保護膜３０よりも薄くされ、両者の境界に段差３０ｂが形成されている。その他の構成は、図１（Ａ）に示す第１の実施例による半導体受光装置の構成と同様である。
【００４２】
上部保護膜３０の段差３０ｂは、図５（Ｇ１）に示す上部保護膜３０を堆積した後、導波路２０の上方をマスクして上部保護膜３０を部分的にエッチングすることにより形成することができる。段差３０ｂの高さの調節は、エッチングの時間を制御することにより行うことができる。また、エッチングを停止すべき深さに、エッチング停止層を配置してもよい。光検出部１０の上方の上部保護膜３０が薄いため、キャップ層５の上に配置される導電領域３０ｃを形成する際のＺｎの拡散時間を短くすることができる。また、プラズマエッチングによってキャップ層５までエッチングすると、Ｚｎの拡散工程が不要になる。
【００４３】
次に、図９を参照して、第３の実施例による半導体受光装置について説明する。図９（Ａ）、（Ｂ）、及び（Ｃ）は、それぞれ、第３の実施例による半導体受光装置の入射端面、入射光の光軸に沿った断面図、及び入射光の光軸に垂直な断面図（図９（Ｂ）の一点鎖線Ｃ９−Ｃ９における断面図）を示す。図９（Ｂ）は、図９（Ｃ）の一点鎖線Ｂ９−Ｂ９における断面図に相当する。
【００４４】
第１の実施例では、図１（Ａ）に示すように、ｎ型層２のｘ方向の幅が、その上の受光層３及びｐ型層４のｘ方向の幅と同一であった。第３の実施例では、図９（Ａ）〜（Ｃ）に示すように、ｎ型層２ａがパターニングされていない。すなわち、ｎ型層２ａがＩｎＰ基板１の全面を覆う。
【００４５】
光検出部１０は、下から順番にｎ型層２ａ、受光層３、ｐ型層４、及びキャップ層５が積層された積層構造を有し、第１の実施例の構造と同様である。第１の実施例の導波路２０の下側クラッド層２１は、図１（Ａ）に示すようにノンドープのＩｎＰで形成されていた。第３の実施例の場合は、ｎ型層２ａが導波路２０の下側クラッド層を兼ねる。
【００４６】
このような構造は、第１の実施例の図２（Ｂ１）のエッチング工程において、ｎ型層２の上面でエッチングを停止させることにより形成される。ＩｎＰのみのエッチングにはＨ3ＰＯ4とＨＣｌとの混合液を用い、ＩｎＧａＡｓのみのエッチングには、Ｈ2ＯとＨ3ＰＯ4とＨ2Ｏ2との混合液を用いることができる。第１の実施例の図３（Ｄ１）で示したｎ型層２のパターニング工程は不要である。
【００４７】
第１の実施例では、図１（Ａ）に示すコア２２と受光層３とを結合するために、下側クラッド層２１の厚さを厳密に制御する必要がある。第３の実施例では、ｎ型層２ａが下側クラッド層を兼ねるため、コア２２の高さを受光層３の高さに容易に整合させることができる。電極の取り出し方法については、後に、図１２及び図１３を参照して説明する。
【００４８】
次に、図１０を参照して、第４の実施例による半導体受光装置について説明する。図１０（Ａ）、（Ｂ）、及び（Ｃ）は、それぞれ、第３の実施例による半導体受光装置の入射端面を示す側面図、入射光の光軸に沿った断面図、及び入射光の光軸に垂直な断面図（図１０（Ｂ）の一点鎖線Ｃ１０−Ｃ１０における断面図）を示す。図１０（Ｂ）は、図１０（Ｃ）の一点鎖線Ｂ１０−Ｂ１０における断面図に相当する。
【００４９】
図１０に示す断面の構成は、第３の実施例の図９（Ｂ）に示す構成と同様である。図１０（Ａ）に示す側面、及び図１０（Ｃ）に示す断面において、ｎ型層２ｂが細くされている。
【００５０】
図１０（Ａ）に示すように、導波路２０の部分では、ｎ型層２ｂが、その上のコア２２とほぼ同一形状にパターニングされている。図１０（Ｃ）に示すように、光検出部１０の部分においては、ｎ型層２ｂが、その上の受光層３の両側に張り出している。ｎ型層２ｂのパターニングは、第１の実施例の図３（Ｄ１）及び（Ｄ２）に示すレジストパターン８で、コア２２の上方を覆うことにより行うことができる。
【００５１】
第４の実施例でも、ｎ型層２ｂが導波路２０の下側クラッドを兼ねるため、コア２０の高さを受光層３の高さに容易に整合させることができる。なお、第４の実施例では、第３の実施例に比べてｎ型層２ｂが狭い範囲内に配置される。このため、余分な浮遊容量の発生を抑制することができる。
【００５２】
次に、図１１を参照して、第５の実施例による半導体受光装置について説明する。第１の実施例では、図１（Ａ）に示すように、コア２２と受光層３との端面同士が接触していた。第５の実施例では、コアの上面が、受光層の下面に接触する。
【００５３】
図１１（Ａ）に示すように、ＩｎＰ基板１の主表面上に、ｘ方向に延在するｎ型層２ｃが形成され、その上にｎ型ＩｎＧａＡｓＰからなるコア２２ａが形成されている。コア２２ａは、光検出部１０のｎ型層２ｃ上まで延在している。光検出部１０の受光層３が、光検出部１０内まで延在したコア２２ａの上に形成されている。導波路２０内のｎ型層２ｃ及びコア２２ａは、光検出部１０から遠ざかるに従って徐々に薄くなっている。その他の構成は、図１（Ａ）に示す第１の実施例の場合と同様である。
【００５４】
次に、図１１（Ａ）に示す半導体受光装置の製造方法を、第１の実施例による半導体受光装置の製造方法と対比しながら説明する。第１の実施例の図２（Ａ）に示す成膜工程を行う前に、ＩｎＰ基板１の表面上に選択成長用のマスクパターンを形成する。
【００５５】
図１１（Ｂ）は、選択成長用のマスクパターン９の平面図を示す。図１１（Ａ）のコア２２ａが配置される領域の両側に、ＳｉＯ2からなるマスクパターン９が配置される。マスクパターン９は、受光部１０に相当する部分の両脇の幅の広い中央部９ａと、導波路２０に相当する部分の両脇の幅の狭い帯状部９ｂから構成される。
【００５６】
マスクパターン９をマスクとして、ＩｎＰ基板１上に、図２（Ａ）に示すｎ型層２からキャップ層５までを堆積する。なお、第５の実施例の場合には、ｎ型層２と受光層３との間にコア２２ａを堆積しておく。マスクパターン９を用いた選択成長を行うことにより、マスクパターン９に挟まれた領域の、ｘ方向に関する膜厚を変化させることができる。例えば、成長条件を適当に選択すると、ＩｎＰ層の厚さをほぼ均一にし、受光部におけるＩｎＧａＡｓＰ層の厚さを、導波路の出射端面における厚さの３〜６倍とすることができる。これら各層の選択成長後、マスクパターン９を除去する。その後の工程は、第１の実施例の場合と同様である。
【００５７】
導波路２０内のコア２２ａに沿って伝搬した光が、光検出部１０内のコア２２ａまで伝搬する。光検出部１０内のコア２２ａ内まで伝搬した光が、コア２２ａの上面から受光層３内に漏れることにより、受光層３内まで光を伝達させることができる。
【００５８】
次に、図１２を参照して、第６の実施例による半導体受光装置について説明する。第６の実施例は、ｐｉｎ接合のｎ型層とｐ型層とから取り出す電極構造に特徴を有する。
【００５９】
図１２（Ａ）は、光検出部１０を通り、入射光軸に垂直な平面における断面図を示し、図１２（Ｂ）は、図１２（Ａ）の一点鎖線Ｂ１２−Ｂ１２における断面図を示す。図１２（Ｂ）の一点鎖線Ａ１２−Ａ１２における断面図が図１２（Ａ）に相当する。電極取り出し部以外の構成は、図１（Ａ）及び（Ｃ）に示す第１の実施例の場合と同様である。図１２（Ａ）及び（Ｂ）に示す各構成部分には、図１（Ａ）及び（Ｃ）に示された対応する構成部分に付された参照符号と同一の参照符号が付されている。なお、第６の実施例の電極取り出し構造は、第３及び第４の実施例による半導体受光装置に適用することも可能である。
【００６０】
図１２（Ａ）に示すように、ｎ型層２が光検出部１０の両側に張り出している。この張り出し部分の上面に、ｎ側導電性支柱５０が接触している。ｎ側導電性支柱５０は、側部保護膜２８と上部保護膜３０を貫通して、上部保護膜３０の上面まで達する。キャップ層５に、ｐ側導電性支柱５１が接触している。ｐ側導電性支柱５１は、上部保護膜３０を貫通してその上面まで達する。ｎ側導電性支柱５０及びｐ側導電性支柱は、例えば金メッキや銀ペーストで形成される。なお、十分なオーミック接触を確保するために、支柱形成前にオーミックメタライズ処理を行ってもよい。
【００６１】
ｎ側電極５２が、ｎ側導電性支柱５０に接触し、ｐ側電極５３が、ｐ側導電性支柱５１に接触する。ｎ側電極５２及びｐ側電極５３は、上部保護膜３０の表面上に配置される。
【００６２】
図１２（Ｂ）に示すように、ｐ側電極５３は、ｙ方向に垂直な断面において光検出部１０の両側に伸びている。このような構成とすることにより、ｐｉｎ接合の面積が小さい場合でも、ｐ側電極５３を大きくすることができる。なお、光検出部１０の両側に延在した部分に配置されたｐ側電極５３の下方には、導電性の領域が配置されていない。このため、ｐ側電極５３の面積を大きくしても、寄生容量はほとんど増加しない。
【００６３】
ｐ側導電性支柱５１用のビアホールは、ＩｎＧａＡｓに対してＩｎＰを選択的にエッチングすることができるエッチャント、例えばＨ3ＰＯ4とＨＣｌとの混合液を用いて形成することができる。また、プラズマエッチングを用いることにより、エッチングされる厚さをより正確に制御することができる。ｎ側導電性支柱５０用のビアホールを形成するときは、ｎ型層２のほぼ上面までエッチングが進んだときに時間制御によりエッチングを停止する。導電性支柱５０及び５１は、金めっきや銀ペーストで形成される。
【００６４】
第６の実施例による半導体受光装置においては、ｎ側電極５２とｐ側電極５３とが、同一平面内に配置される。このため、コプレーナーストリップライン構造の基板上に、直接半導体受光装置を接続することができる。例えば、ｎ側電極５２の表面上にフリップチップ接続用の融材、例えばＡｕＳｎ半田層５４を設け、コプレーナーストリップライン構造の基板のパッドに、フリップチップボンディングすることができる。このとき、ｐ側電極５３は、コプレーナーストリップライン構造の基板のパッドに圧着することにより電気的接続が確保される。
【００６５】
また、第６の実施例では、図１２（Ｂ）に示すように、光検出部１０の図の左側のみならず、右側にも導波路２０ａが配置される。このように、ひとつの光検出部１０に２本の導波路２０及び２０ａが接続されている。２本の導波路に異なる光信号を入射させることにより、光ファイバカップラを用いることなく、ヘテロダイン検波システムを構成することが可能になる。また、波長の異なる光信号を入射させると、その差周波数に相当するビート信号を取り出すことができる。
【００６６】
次に、図１３を参照して、第７の実施例による半導体受光装置について説明する。第６の実施例による半導体受光装置は、コプレーナーストリップライン構造の基板に直接接続するのに適した構造であったが、第７の実施例による半導体受光装置は、マイクロストリップライン構造の基板に接続するのに適した構造を有する。
【００６７】
図１３（Ａ）は、光検出部１０を通り、入射光軸に垂直な平面における断面図を示し、図１３（Ｂ）は、図１３（Ａ）の一点鎖線Ｂ１３−Ｂ１３における断面図を示す。図１３（Ｂ）の一点鎖線Ａ１３−Ａ１３における断面図が図１３（Ａ）に相当する。電極取り出し部以外の構成は、図１（Ａ）及び（Ｃ）に示す第１の実施例の場合と同様である。図１３（Ａ）及び（Ｂ）に示す各構成部分には、図１（Ａ）及び（Ｃ）に示された対応する構成部分に付された参照符号と同一の参照符号が付されている。なお、第７の実施例による電極取り出し構造は、第３及び第４の実施例による半導体受光装置に適用することも可能である。
【００６８】
図１３（Ａ）に示すｐ側導電性支柱５１及びｐ側電極５３は、図１２（Ａ）に示す第６の実施例の構造と同様である。
【００６９】
図１３（Ａ）及び（Ｂ）に示すように、ｎ型層２の下面にｎ側導電性支柱６０が接触している。ｎ側導電性支柱６０は、ＩｎＰ基板１を貫通し、その下面まで達する。ｎ側電極６１が、ＩｎＰ基板１の下面上に形成され、ｎ側導電性支柱６０に接触する。
【００７０】
図１３（Ｃ）は、第７の実施例による半導体受光装置をマイクロストリップライン構造の基板に実装したときの概略断面図を示す。実装基板９０の表面上に、接地導電層９１が形成され、その一部の領域上に誘電体層９２が形成され、その上にマイクロストリップライン９３が形成されている。
【００７１】
接地導電層９１に、第７の実施例による半導体受光装置のｎ側電極６１が固着されている。ｐ側電極５３は、導電性ワイヤ９４により、マイクロストリップライン９３に接続される。第７の実施例のように、ｎ側電極６１をＩｎＰ基板１の下面上に形成することにより、マイクロストリップライン構造の基板に容易に実装することができる。
【００７２】
次に、図１４を参照して、第８の実施例による半導体受光装置について説明する。
【００７３】
図１４（Ａ）は、第６の実施例の図１２（Ａ）の断面図に対応する。第６の実施例では、光検出部１０の両側にｎ側導電性支柱５０が配置されていたが、第８の実施例では、一方の側にのみｎ側導電性支柱５０が配置されている。光検出部１０の他方の側には、ｐｉｎダイオード７０が配置されている。
【００７４】
ｐｉｎダイオード７０は、ｎ型層２、ｉ型層７２、ｐ型層７３、及びキャップ層７３を含んで構成される。ｐｉｎダイオード７０を構成するｎ型層２は、光検出部１０のｎ型層２と共通である。ｉ型層７１、ｐ型層７２、及びキャップ層７３は、それぞれ光検出部１０の受光層３、ｐ型層４、及びキャップ層５と同一の工程で堆積され、パターニングされる。
【００７５】
ｐ側電極７５が、ｐ側導電性支柱７４を介してキャップ層７３に接続されている。ｐ側導電性支柱７４及びｐ側電極７５は、それぞれ光検出部１０のｐ側導電性支柱５１及びｐ側電極５３の形成と同一工程で形成される。
【００７６】
図１４（Ｂ）は、第８の実施例による半導体受光装置、電源、及び負荷抵抗の等価回路図を示す。直流電源７９が、光検出部１０のｐｉｎ型フォトダイオードのカソードに正電圧を印加する。光検出部１０のｐｉｎ型フォトダイオードのアノードは、負荷７８を介して接地される。
【００７７】
直流電源７９の正電極と接地電極との間に、ｐｉｎダイオード７０が接続されている。ｐｉｎダイオード７０には、直流電源７９から逆バイアスが印加される。ｐｉｎダイオード７０は、光検出部１０のｐｉｎ型フォトダイオードと負荷抵抗７８からなる直列回路のバイパスコンデンサとして機能する。
【００７８】
第８の実施例では、バイパスコンデンサが、光検出部１０と同一の基板上にモノリシックに形成されている。バイパスコンデンサを外部に接続すると、配線の持つインダクタンス等のために、バイパスコンデンサとしての機能が低下する。第８の実施例の場合には、バイパスコンデンサを光検出部１０の近くに配置することができるため、配線を短くし、バイパスコンデンサとしての機能の低下を防止することができる。
【００７９】
バイパスコンデンサとしての機能を十分発揮させるためには、バイパスコンデンサのｐｉｎ接合の面積を、光検出部１０のｐｉｎ接合の面積よりも大きくすることが好ましい。
【００８０】
次に、図１５を参照して、第９の実施例による半導体受光装置について説明する。
【００８１】
図１５（Ａ）は、第８の実施例の図１４（Ａ）に対応する断面図を示す。第８の実施例では、ｎ側電極５２が、ｎ側導電性支柱５０を介してｎ型層２にオーミック接続されていたが、第８の実施例では、ｎ側電極５２がｐｉｎダイオード８０を介してｎ型層２に接続されている。その他の構成は、第８の実施例の場合と同様である。
【００８２】
ｐｉｎダイオード８０は、ｎ型層２、ｉ型層８１、ｐ型層８２、及びキャップ層８３を含んで構成される。ｐｉｎダイオード８０を構成するｎ型層２は、光検出部１０のｎ型層２と共通である。ｉ型層８１、ｐ型層８２、及びキャップ層８３は、それぞれ光検出部１０の受光層３、ｐ型層４、及びキャップ層５と同一の工程で堆積され、パターニングされる。導電性支柱８４が、ｎ側電極５２とキャップ層８３とを接続する。導電性支柱８４は、光検出部１０の導電性支柱５１と同一の工程で形成される。
【００８３】
図１５（Ｂ）は、第９の実施例による半導体受光装置、電源、及び負荷抵抗を含む等価回路を示す。直流電源７９の正極が、順方向接続されたｐｉｎダイオード８０を介して、光検出部１０のｐｉｎ型フォトダイオードのカソード、及びバイパスコンデンサとして機能するｐｉｎダイオード７０のカソードに接続されている。
【００８４】
第９の実施例では、導電性支柱５１、７４、及び８４が、同一工程で形成される。このため、第８の実施例の場合に比べて、工程数を削減することができる。
【００８５】
上記第８及び第９の実施例では、ｎ型層２をｎ型のＩｎＰで形成したが、ｎ型層２をｎ型のＩｎＡｌＡｓで形成してもよい。ｎ型層２をｎ型のＩｎＡｌＡｓで形成すると、ｎ型層２と受光層３との界面、及びｎ型層２と側部保護膜２８との界面に、２次元電子ガス層が形成される。このため、バイパスコンデンサ７０と光検出部１０とを接続する電流路、及び光検出部１０とｎ側電極５２とを接続する電流路のインダクタンス成分を減少させることができる。このため、インダクタンス成分に起因する特性の劣化を防止することができる。
【００８６】
次に、図１６を参照して、第１０の実施例による半導体受光装置について説明する。
【００８７】
図１６は、第１０の実施例による半導体受光装置の断面図を示し、第９の実施例の図１５（Ａ）の断面図に対応する。第９の実施例では、図１５（Ａ）に示すように、光検出部１０の受光層３、ｐｉｎダイオード７０のｉ型層７２、及びｐｉｎダイオード８０のｉ型層８１が相互に分離されていた。第１０の実施例では、これらの層が相互に連続し、ｉ型層３ａを形成している。その他の構成は、第９の実施例の場合と同様である。
【００８８】
第１０の実施例では、ｉ型層３ａとｎ型層２との界面に２次元電子ガス層が形成される。このため、第９の実施例の場合に比べて、２次元電子ガス層がより均一になり、インダクタンス成分をより減少させることができる。
【００８９】
次に、図１７を参照して、複数の半導体受光装置が形成された１枚のウエハを、各受光装置単位に分離する方法について説明する。
【００９０】
図１７（Ａ）の破線で示すように、導波路２０の部分でへき開して、受光装置単位に分離する。また、図１７(Ｂ)に示すように、切断する部分の導波路２０をエッチングして導波路２０の端面を露出させた後に、図の破線の位置でへき開してもよい。この場合、へき開する前に、導波路２０の端面を無反射コーティングすることが好ましい。図１７（Ａ）及び（Ｂ）のいずれの場合も、導波路２０の端面の位置するＩｎＰ基板１の端面は、へき開により形成される。
【００９１】
図１７（Ｃ）に示すように、導波路２０の端面が基板表面に対して斜めになるように、側面が斜めの溝をエッチングで形成し、その後、図の破線の位置でへき開してもよい。図１７（Ｄ）に示すように、基板法線方向に沿って見たとき、導波路２０の延在する方向と、導波路の出射端面とが斜めに交差するようにしてもよい。また、図１７（Ｅ）に示すように、チップを切り出した後、導波路２０の出射端面に切り欠きを設け、出射端面を斜めにしてもよい。
【００９２】
上記第１〜第１０の実施例では、光検出部１０をｐｉｎ型フォトダイオードで構成した場合を説明したが、ｐｎ型フォトダイオードで構成してもよい。ｐｎ型フォトダイオードで構成する場合には、ｐｎ接合部の空乏層が受光層として機能する。
【００９３】
また、上記実施例における導波路２０は、その入射端面近傍において単一モードの導波路とすることが好ましい。また、光検出部１０も、単一モードの光が導波され、吸収されるような構成とすることが好ましい。
【００９４】
また、上記実施例では、ＩｎＰ基板上に、ＩｎＧａＡｓ系のｐｉｎ型フォトダイオードを形成した半導体受光装置について説明したが、他のＩＩＩ−Ｖ族化合物半導体及び混晶を用いてもよい。
【００９５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００９６】
【発明の効果】
以上説明したように、本発明によると、光検出部の受光層と、その受光層に光を導波させる導波路が同一基板上に形成されている。このため、受光層の占める面積が小さくなっても、チップサイズを比較的大きくすることができ、製造の困難性を回避することができる。また、受光層の端面が半絶縁性の半導体部材で被覆されているため、受光層の端面を流れるリーク電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体受光装置の断面図及び側面図である。
【図２】本発明の第１の実施例による半導体受光装置の製造方法を説明するための、製造途中の装置の断面図（その１）である。
【図３】本発明の第１の実施例による半導体受光装置の製造方法を説明するための、製造途中の装置の断面図（その２）である。
【図４】本発明の第１の実施例による半導体受光装置の製造方法を説明するための、製造途中の装置の断面図（その３）である。
【図５】本発明の第１の実施例による半導体受光装置の製造方法を説明するための、製造途中の装置の断面図（その４）である。
【図６】図２に示すＳｉＯ2パターンの一例を示す平面図である。
【図７】図１に示すエアブリッジの作製方法を説明するための、エアブリッジ部分の断面図である。
【図８】第２の実施例による半導体受光装置の断面図である。
【図９】第３の実施例による半導体受光装置の断面図である。
【図１０】第４の実施例による半導体受光装置の断面図である。
【図１１】第５の実施例による半導体受光装置の断面図、及び製造途中で使用する選択成長用のマスクパターンの平面図である。
【図１２】第６の実施例による半導体受光装置の断面図である。
【図１３】第７の実施例による半導体受光装置の断面図である。
【図１４】第８の実施例による半導体受光装置の断面図である。
【図１５】第９の実施例による半導体受光装置の断面図である。
【図１６】第１０の実施例による半導体受光装置の断面図である。
【図１７】ウエハから受光装置単位に切り出す方法を説明するための基板の断面図及び平面図である。
【符号の説明】
１ ＩｎＰ基板
２ ｎ型層
３ 受光層
４ ｐ型層
５ キャップ層
６、７、９ ＳｉＯ2パターン
８ レジストパターン
１０ 光検出部
２０ 導波路
２１ 下側クラッド層
２２ コア
２３ 上側クラッド層
２５ 半導体部材
２８ 側部保護膜
３０ 上部保護膜
３０ａ 導電領域
４０ ｐ側電極
４１ エアブリッジ
４２ ｎ側電極
４６、４７ レジストパターン
５０ ｎ側導電性支柱
５１ ｐ側導電性支柱
５２ ｎ側電極
５３ ｐ側電極
５４ 融材層
６０、７４ ｎ側導電性支柱
６１、７５ ｎ側電極
７０、８０ ｐｉｎダイオード
７１、８１ ｉ型層
７２、８２ ｐ型層
７３、８３ キャップ層
７８ 負荷抵抗
７９ 直流電源
８４ 導電性支柱
９０ 実装基板
９１ 接地導電層
９２ 誘電体層
９３ マイクロストリップライン
９４ 導電性ワイヤ
【発明の属する技術分野】
本発明は、半導体受光装置に関し、特に受光層の端面から光が入射する半導体受光装置に関する。光通信の高速化に伴い、４０ＧＨｚ以上の情報伝達速度が要求されている。高速動作可能な受光素子として、ｐｉｎ型フォトダイオードが注目されている。
【０００２】
【従来の技術】
光通信で利用されている波長１．５５μｍの光を検出する材料として、ＩｎＧａＡｓが用いられる。ＩｎＧａＡｓ層に、その厚さ方向に沿って光を入射し、入射光のほぼ１００％を吸収するためには、ＩｎＧａＡｓ層の厚さを３μｍ以上とすることが好ましい。一方、光の吸収によって発生したキャリアが、このＩｎＧａＡｓ層内をその厚さ方向に移動し、外部回路で検出されるまでには、所定の時間が必要である。情報伝達速度が遅い場合には、ＩｎＧａＡｓ層内のキャリアの走行時間は大きな問題にならないが、情報伝達速度が３０ＧＨｚを超えると、このキャリア走行時間に律速され、情報伝達速度を速くすることが困難になる。
【０００３】
光をＩｎＧａＡｓ層の端面から入射させ、発生したキャリアをＩｎＧａＡｓ層の厚さ方向に走行させることにより、十分な光を吸収し、かつキャリアの走行時間を短くすることができ、上記問題を解決することができる。
【０００４】
【発明が解決しようとする課題】
一般的に、波長１．５５μｍ帯のｐｉｎ型フォトダイオードのｉ層（受光層）にはＩｎＧａＡｓ等が使用され、ｐ層及びｎ層にＩｎＰ等が使用される。このｐｉｎ型フォトダイオードの静電容量をＣ、負荷抵抗をＲとすると、１／（２πＣＲ）で規定される周波数により動作速度が制限される。従って、高速動作を実現するためには、静電容量Ｃを小さくすることが望ましい。
【０００５】
受光層を厚くすることにより静電容量Ｃを小さくすることができるが、受光層が厚くなると、厚さ方向に移動して界面に達するまでのキャリアの移動時間が長くなってしまう。受光層を厚くすることなく、静電容量Ｃを小さくするために、ｐｉｎ接合の面積を小さくすることが望まれる。
【０００６】
ところが、全面にｐｉｎ接合が形成されたウエハをへき開することにより、小さな面積のｐｉｎ接合を有するフォトダイオードを切り出すことは困難である。例えば、へき開位置のばらつきにより、ｐｉｎ型フォトダイオードの受光特性が変動してしまう。
【０００７】
本発明の目的は、高速動作に適し、かつ製造容易な構造の半導体受光装置を提供することである。
【０００８】
【課題を解決するための手段】
本発明の一観点によると、
主表面を有する基板と、
前記基板の主表面の一部の領域上に形成され、該主表面に平行な受光層を含み、該受光層は半導体で形成され、受けた光に応じてキャリアを生成する光検出部と、
前記基板の主表面のうち前記光検出部の前方の領域に形成され、前記受光層の端面に接触し、該主表面に平行な方向に光を導波させ、前記受光層に光を入射させる導波路と、
前記基板の主表面のうち前記光検出部の後方の領域に形成され、前記受光層の端面に接触し、前記導波路と同一の積層構造を有する第１の半導体部材と、
前記受光層の端面を含む前記光検出部の側方の側面を覆う絶縁性または高抵抗の第２の半導体部材と、
前記光検出部の受光層に、その厚さ方向に電流を流すための一対の電極であって、一方の電極は前記光検出部の上に配置されている前記電極と、
前記基板の主表面のうち、前記第１の半導体部材よりもさらに後方の領域に形成されたパッドと、
前記光検出部の上に配置されている前記電極と前記パッドとを接続する配線と
を有する半導体受光装置が提供される。
【０００９】
光検出部と導波路とが同一基板上に形成されているため、光検出部が小さくなっても、チップ全体をある程度大きく保つことができる。ウエハからチップを切り出す際には、導波路部が切られるのみで、光検出部が切られることはないので、素子特性の再現性を保つことができる。
【００１０】
【発明の実施の形態】
図１を参照して、本発明の第１の実施例による半導体受光装置の構造を説明する。図１（Ａ）は、第１の実施例による半導体受光装置の、入射光の光軸に沿った断面図を示す。図１（Ｂ）は、図１（Ａ）の矢印Ｂ１方向から見た側面図（入射端面）を示す。図１（Ｃ）は、図１（Ａ）の一点鎖線Ｃ１−Ｃ１における断面図を示す。なお、図１（Ｃ）の一点鎖線Ａ１−Ａ１における断面図が図１（Ａ）に相当する。説明の都合上、図１（Ａ）の横方向をｘ方向、図１（Ａ）の紙面に垂直な方向をｙ方向とする。
【００１１】
図１（Ａ）に示すように、半絶縁性のＩｎＰ基板１の主表面の一部の領域上に、ｎ型ＩｎＰからなるｎ型層２、ノンドープのＩｎＧａＡｓからなる受光層３、ｐ型ＩｎＰからなるｐ型層４、及びｐ型ＩｎＧａＡｓからなるキャップ層５がこの順番に積層されている。
【００１２】
ｎ型層２には、不純物として硫黄（Ｓ）がドープされており、その濃度は１×１０17〜１×１０19ｃｍ-3である。ｎ型層２の厚さは１〜２μｍである。受光層３の厚さは０．１〜０．５μｍである。ｐ型層４には、不純物として亜鉛（Ｚｎ）がドープされており、その濃度は１×１０17〜１×１０19ｃｍ-3である。ｐ型層４の厚さは１〜１．５μｍである。キャップ層５の厚さは０．０５μｍである。ｎ型層２、受光層３、及びｐ型層４からなるｐｉｎ型フォトダイオードが、光検出部１０を構成する。
【００１３】
ＩｎＰ基板１の表面のうち、光検出部１０に隣接する領域（図１（Ａ）においては光検出部１０の左側）上に、光検出部１０の端面に接触する導波路２０が形成されている。導波路２０は、下側クラッド層２１、コア２２、及び上側クラッド層２３がこの順番に積層された積層構造を有する。下側クラッド層２１及び上側クラッド層２３は、ノンドープのＩｎＰで形成され、コア２２は、ノンドープのＩｎＧａＡｓＰで形成される。
【００１４】
コア２２は、光検出部１０側の端面において、受光層３の端面に接触する。コア２２は、光検出部１０に近づくに従って、徐々に厚くされており、その光検出部側の端面における厚さは、受光層３の厚さ以上である。導波路２０の、光検出部１０とは反対側の端面は、ＩｎＰ基板１をへき開することにより形成される。
【００１５】
光検出部１０の、導波路２０とは反対側（図１（Ａ）においては右側）の端面に、導波路２０と同一の積層構造を有する半導体部材２５が接触している。ＩｎＰ基板１の主表面のうち、半導体部材２５よりもさらに右側の領域においては、ＩｎＰ基板１の主表面が露出している。
【００１６】
導波路２０、光検出部１０、及び半導体部材２５の上に、ＩｎＰからなる上部保護膜３０が形成されている。上部保護膜３０のうち、光検出部１０の上方の領域は、Ｚｎをドープされてｐ型導電性を付与された導電領域３０ａである。導電領域３０ａは、キャップ層５に電気的に接続されている。上部保護膜３０のうち、導電領域３０ａ以外の部分は、ノンドープの領域である。
【００１７】
導電領域３０ａの上面において、ＡｕＺｎ合金からなるｐ側電極４０が導電領域３０ａにオーミック接触する。ｐ側電極４０は、金（Ａｕ）からなるエアブリッジ４１により、ＩｎＰ基板１の主表面上のパッドに接続されている。
【００１８】
図１（Ｂ）に示すように、導波路２０の両側に、側部保護膜２８が形成されている。側部保護膜２８は、半絶縁性のＩｎＰで形成される。
【００１９】
図１（Ｃ）に示すように、ｎ型層２は、受光層３、ｐ型層４、及びキャップ層５からなる積層構造の両側に張り出すように配置されている。側部保護膜２８が、受光層３、ｐ型層４、及びキャップ層５の両側の側面に接触する。上部保護膜３０が、側部保護膜２８及びキャップ層５の上に形成されている。導電領域３０ａがキャップ層５に電気的に接続されている。導電領域３０ａの上にｐ側電極４０が形成されている。
【００２０】
ｎ型層２の表面のうち、側部保護膜２８が形成された領域よりもさらに外側の領域において、ｎ側電極４２がｎ型層２にオーミック接触する。ｎ側電極４２は、ＡｕＧｅ合金層とＡｕ層との２層構造を有する。
【００２１】
次に、図２〜図５を参照して、第１の実施例による半導体受光装置の製造方法を説明する。図２（Ａ）、図２（Ｂ１）、図３（Ｃ１）、図３（Ｄ１）、図４（Ｅ１）、図４（Ｆ１）、及び図５（Ｇ１）は、図１（Ａ）に示された断面図に対応し、図２（Ｂ２）、図３（Ｃ２）、図３（Ｄ２）、図４（Ｅ２）、図４（Ｆ２）、及び図５（Ｇ２）は、図１（Ｃ）に示された断面図に対応する。
【００２２】
図２（Ａ）に示すように、半絶縁性のＩｎＰ基板１の表面上に、ｎ型ＩｎＰからなるｎ型層２、ノンドープのＩｎＧａＡｓからなる受光層３、ｐ型ＩｎＰからなるｐ型層４、及びｐ型もしくはノンドープのＩｎＧａＡｓからなるキャップ層５を、有機金属化学気相成長（ＭＯ−ＣＶＤ）により成長させる。
【００２３】
図２（Ｂ１）及び（Ｂ２）に示すように、ＳｉＯ2パターン６をマスクとして、ｎ型層２からキャップ層５までの積層構造をエッチングする。この工程のエッチングは、化学エッチングにより行われる。ＩｎＰ、ＩｎＧａＡｓをエッチングするエッチャントとして、ＨＢｒとＨ2Ｏ2とＨ2Ｏとの混合液、ＨＣｌとＨ2Ｏとの混合液、Ｈ2ＳＯ4とＨ2Ｏ2とＨ2Ｏとの混合液等が知られている。
【００２４】
図６に、ＳｉＯ2パターン６の平面形状を示す。図６の一点鎖線Ｂ１−Ｂ１が図２（Ｂ１）の断面図に相当し、一点鎖線Ｂ２−Ｂ２が図２（Ｂ２）の断面図に相当する。ＳｉＯ2パターン６は、ｘ方向に延在する２本の並行な太い帯状部分６ａ、２本の帯状部分６ａのほぼ中央を相互に接続する接続部分６ｂ、及び帯状部分６ａの内側の縁を両側に延ばした仮想直線に沿って配置された細い帯状部分６ｃを有する。接続部分６ｂが、図１（Ａ）の光検出部１０に対応する。
【００２５】
図３（Ｃ１）及び（Ｃ２）に示すように、ＩｎＰ基板１の主表面上に、ＩｎＰからなる下側クラッド層２１、ＩｎＧａＡｓＰからなるコア２２、及びＩｎＰからなる上側クラッド層２３を、順次選択成長させる。ＳｉＯ2パターン６の上には、これらの層が成長しない。
【００２６】
図６に示すＳｉＯ2パターン６の接続部分６ｂから、ｘ方向に離れるに従って成長速度が遅くなる。このため、図３（Ｃ１）に示すように、コア２２は、光検出部１０に近づくに従って厚くなる。選択成長後、ＳｉＯ2パターン６を除去する。
【００２７】
図３（Ｄ１）及び（Ｄ２）に示すように、上側クラッド層２３及びキャップ層５の上にＳｉＯ2パターン７を形成する。ＳｉＯ2パターン７は、図６の帯状部分６ａ及び６ｃに挟まれた細長い領域７を覆う。ＳｉＯ2パターン７をマスクとして、受光層３からキャップ層５までの積層構造をエッチングする。このエッチングは、例えばプラズマエッチングにより行う。プラズマエッチングを採用すると、エッチングの深さを厳密に制御できるとともに、パターンの側壁をほぼ垂直に形成することができる。
【００２８】
次に、ｎ型層２の一部をレジストパターン８で覆う。レジストパターン８は、図６の接続部分６ｂをｙ方向に延長した領域を覆う。ＳｉＯ2パターン７及びレジストパターン８をマスクとして、ｎ型層２をエッチングする。その後、レジストパターン８を除去する。
【００２９】
図４（Ｅ１）及び（Ｅ２）に示すように、ＳｉＯ2パターン７で覆われていない表面上に、半絶縁性のＩｎＰからなる側部保護膜２８を形成する。図４（Ｆ１）及び（Ｆ２）に示すように、ＳｉＯ2パターン７を除去する。
【００３０】
図５（Ｇ１）及び（Ｇ２）に示すように、基板の全面上に、半絶縁性のＩｎＰからなる上部保護膜３０を形成する。図１（Ａ）及び（Ｃ）に示すように、ＩｎＰ基板１の主表面上に形成された積層構造をパターニングする。このパターニングは、プラズマエッチングにより行われる。プラズマエッチングを採用すると、エッチングの深さを厳密に制御することができる。なお、プラズマエッチング後、化学的エッチングにより、表面のダメージ層を除去する。
【００３１】
図１（Ｃ）に示すように、側部保護膜２８よりも外側に露出したｎ型層２の表面の一部の領域上に、ｎ側電極４２を形成する。ｎ側電極４２は、例えばリフトオフ法により形成することができる。次に、図１（Ａ）に示すｐ側電極４０及びエアブリッジ４１を形成する。
【００３２】
次に、図７を参照して、ｐ側電極４０及びエアブリッジ４１の形成方法を説明する。
【００３３】
図７（Ａ）に示すように、ＩｎＰ基板１の主表面上に、図１（Ａ）の光検出部１０を含む積層構造３５が形成されている。この基板の表面上に、レジストパターン４６を形成する。レジストパターン４６には、ｐ側電極に対応した開口４６ａ及びパッドに対応した開口４６ｂが形成されている。基板の全面上に、ＡｕＺｎ／Ａｕ層４０ａ（ＡｕＺｎ層が基板側）を蒸着する。
【００３４】
ＡｕＺｎ／Ａｕ層４０ａの上にレジストパターン４７を形成する。レジストパターン４７には、開口４６ａと開口４６ｂとを接続する開口４７ａが形成されている。ＡｕＺｎ／Ａｕ層４０ａを電極として金メッキを行う。開口４７ａ内にＡｕ膜４１が形成される。レジストパターン４７上には金めっきされない。
【００３５】
図７（Ｂ）に示すように、レジストパターン４６及び４７を除去する。これにより、ｐ側電極４０、パッド４３、及びエアブリッジ４１が残る。
【００３６】
上記第１の実施例による半導体受光装置の動作時には、図１（Ａ）に示す光検出部１０のｐｉｎ接合に、外部回路から逆バイアスを印加する。導波路２０の入射端面に入射した光がコア２２に沿って伝搬し、光検出部１０の受光層３に入射する。受光層３内にキャリアが生成され、このキャリアが受光層３の厚さ方向に移動（ドリフト）する。電子がｎ型層２に到達し、正孔がｐ型層４に到達すると、外部回路で光電流が検出される。
【００３７】
上記第１の実施例による半導体受光装置においては、図１（Ａ）に示す光検出部１０の端面が、図２（Ｂ１）に示す工程で、フォトリソグラフィ技術により形成される。ｐｉｎ接合の大きさがへき開の精度に影響されないため、光検出部１０のｐｉｎ接合の面積が小さい場合でも、再現性よく光検出部を形成することができる。また、へき開面が導波路部分に位置するため、へき開位置のばらつきが、光検出部の特性に影響を及ぼさない。
【００３８】
また、第１の実施例では、図１（Ｃ）に示すように、ｐｉｎ接合の端面が高抵抗のＩｎＰからなる側部絶縁膜２８で覆われている。このため、ｐｉｎ接合の端面を流れるリーク電流を低減することができる。ここで側部絶縁膜２８が高抵抗であるとは、例えば図１（Ｃ）において、ｐ側電極４０とｎ側電極４２との間を流れる電流が受光層３に集中し、側部絶縁膜２８にほとんど流れない程度の高い抵抗値であることを意味する。少なくとも、側部絶縁膜２８の抵抗が、ｎ型層２及びｐ型層４の抵抗よりも高いことが必要である。
【００３９】
また、第１の実施例では、図１（Ａ）及び図１（Ｃ）に示すように、ｐ側電極４０の大きさが、ｐｉｎ接合の大きさにほぼ等しい。このため、不要な寄生容量の増大を防止し、寄生容量に起因する動作速度の低下を防止することができる。
【００４０】
次に、図８を参照して、第２の実施例による半導体受光装置について説明する。第１の実施例では、図１（Ａ）に示すように、上部保護膜３０の上面がほぼ平坦であったが、第２の実施例では、上部保護膜３０の上面に段差が設けられている。
【００４１】
図８は、第２の実施例による半導体受光装置の断面図を示す。光検出部１０の上方の上部保護膜３０が、導波路２０の上方の上部保護膜３０よりも薄くされ、両者の境界に段差３０ｂが形成されている。その他の構成は、図１（Ａ）に示す第１の実施例による半導体受光装置の構成と同様である。
【００４２】
上部保護膜３０の段差３０ｂは、図５（Ｇ１）に示す上部保護膜３０を堆積した後、導波路２０の上方をマスクして上部保護膜３０を部分的にエッチングすることにより形成することができる。段差３０ｂの高さの調節は、エッチングの時間を制御することにより行うことができる。また、エッチングを停止すべき深さに、エッチング停止層を配置してもよい。光検出部１０の上方の上部保護膜３０が薄いため、キャップ層５の上に配置される導電領域３０ｃを形成する際のＺｎの拡散時間を短くすることができる。また、プラズマエッチングによってキャップ層５までエッチングすると、Ｚｎの拡散工程が不要になる。
【００４３】
次に、図９を参照して、第３の実施例による半導体受光装置について説明する。図９（Ａ）、（Ｂ）、及び（Ｃ）は、それぞれ、第３の実施例による半導体受光装置の入射端面、入射光の光軸に沿った断面図、及び入射光の光軸に垂直な断面図（図９（Ｂ）の一点鎖線Ｃ９−Ｃ９における断面図）を示す。図９（Ｂ）は、図９（Ｃ）の一点鎖線Ｂ９−Ｂ９における断面図に相当する。
【００４４】
第１の実施例では、図１（Ａ）に示すように、ｎ型層２のｘ方向の幅が、その上の受光層３及びｐ型層４のｘ方向の幅と同一であった。第３の実施例では、図９（Ａ）〜（Ｃ）に示すように、ｎ型層２ａがパターニングされていない。すなわち、ｎ型層２ａがＩｎＰ基板１の全面を覆う。
【００４５】
光検出部１０は、下から順番にｎ型層２ａ、受光層３、ｐ型層４、及びキャップ層５が積層された積層構造を有し、第１の実施例の構造と同様である。第１の実施例の導波路２０の下側クラッド層２１は、図１（Ａ）に示すようにノンドープのＩｎＰで形成されていた。第３の実施例の場合は、ｎ型層２ａが導波路２０の下側クラッド層を兼ねる。
【００４６】
このような構造は、第１の実施例の図２（Ｂ１）のエッチング工程において、ｎ型層２の上面でエッチングを停止させることにより形成される。ＩｎＰのみのエッチングにはＨ3ＰＯ4とＨＣｌとの混合液を用い、ＩｎＧａＡｓのみのエッチングには、Ｈ2ＯとＨ3ＰＯ4とＨ2Ｏ2との混合液を用いることができる。第１の実施例の図３（Ｄ１）で示したｎ型層２のパターニング工程は不要である。
【００４７】
第１の実施例では、図１（Ａ）に示すコア２２と受光層３とを結合するために、下側クラッド層２１の厚さを厳密に制御する必要がある。第３の実施例では、ｎ型層２ａが下側クラッド層を兼ねるため、コア２２の高さを受光層３の高さに容易に整合させることができる。電極の取り出し方法については、後に、図１２及び図１３を参照して説明する。
【００４８】
次に、図１０を参照して、第４の実施例による半導体受光装置について説明する。図１０（Ａ）、（Ｂ）、及び（Ｃ）は、それぞれ、第３の実施例による半導体受光装置の入射端面を示す側面図、入射光の光軸に沿った断面図、及び入射光の光軸に垂直な断面図（図１０（Ｂ）の一点鎖線Ｃ１０−Ｃ１０における断面図）を示す。図１０（Ｂ）は、図１０（Ｃ）の一点鎖線Ｂ１０−Ｂ１０における断面図に相当する。
【００４９】
図１０に示す断面の構成は、第３の実施例の図９（Ｂ）に示す構成と同様である。図１０（Ａ）に示す側面、及び図１０（Ｃ）に示す断面において、ｎ型層２ｂが細くされている。
【００５０】
図１０（Ａ）に示すように、導波路２０の部分では、ｎ型層２ｂが、その上のコア２２とほぼ同一形状にパターニングされている。図１０（Ｃ）に示すように、光検出部１０の部分においては、ｎ型層２ｂが、その上の受光層３の両側に張り出している。ｎ型層２ｂのパターニングは、第１の実施例の図３（Ｄ１）及び（Ｄ２）に示すレジストパターン８で、コア２２の上方を覆うことにより行うことができる。
【００５１】
第４の実施例でも、ｎ型層２ｂが導波路２０の下側クラッドを兼ねるため、コア２０の高さを受光層３の高さに容易に整合させることができる。なお、第４の実施例では、第３の実施例に比べてｎ型層２ｂが狭い範囲内に配置される。このため、余分な浮遊容量の発生を抑制することができる。
【００５２】
次に、図１１を参照して、第５の実施例による半導体受光装置について説明する。第１の実施例では、図１（Ａ）に示すように、コア２２と受光層３との端面同士が接触していた。第５の実施例では、コアの上面が、受光層の下面に接触する。
【００５３】
図１１（Ａ）に示すように、ＩｎＰ基板１の主表面上に、ｘ方向に延在するｎ型層２ｃが形成され、その上にｎ型ＩｎＧａＡｓＰからなるコア２２ａが形成されている。コア２２ａは、光検出部１０のｎ型層２ｃ上まで延在している。光検出部１０の受光層３が、光検出部１０内まで延在したコア２２ａの上に形成されている。導波路２０内のｎ型層２ｃ及びコア２２ａは、光検出部１０から遠ざかるに従って徐々に薄くなっている。その他の構成は、図１（Ａ）に示す第１の実施例の場合と同様である。
【００５４】
次に、図１１（Ａ）に示す半導体受光装置の製造方法を、第１の実施例による半導体受光装置の製造方法と対比しながら説明する。第１の実施例の図２（Ａ）に示す成膜工程を行う前に、ＩｎＰ基板１の表面上に選択成長用のマスクパターンを形成する。
【００５５】
図１１（Ｂ）は、選択成長用のマスクパターン９の平面図を示す。図１１（Ａ）のコア２２ａが配置される領域の両側に、ＳｉＯ2からなるマスクパターン９が配置される。マスクパターン９は、受光部１０に相当する部分の両脇の幅の広い中央部９ａと、導波路２０に相当する部分の両脇の幅の狭い帯状部９ｂから構成される。
【００５６】
マスクパターン９をマスクとして、ＩｎＰ基板１上に、図２（Ａ）に示すｎ型層２からキャップ層５までを堆積する。なお、第５の実施例の場合には、ｎ型層２と受光層３との間にコア２２ａを堆積しておく。マスクパターン９を用いた選択成長を行うことにより、マスクパターン９に挟まれた領域の、ｘ方向に関する膜厚を変化させることができる。例えば、成長条件を適当に選択すると、ＩｎＰ層の厚さをほぼ均一にし、受光部におけるＩｎＧａＡｓＰ層の厚さを、導波路の出射端面における厚さの３〜６倍とすることができる。これら各層の選択成長後、マスクパターン９を除去する。その後の工程は、第１の実施例の場合と同様である。
【００５７】
導波路２０内のコア２２ａに沿って伝搬した光が、光検出部１０内のコア２２ａまで伝搬する。光検出部１０内のコア２２ａ内まで伝搬した光が、コア２２ａの上面から受光層３内に漏れることにより、受光層３内まで光を伝達させることができる。
【００５８】
次に、図１２を参照して、第６の実施例による半導体受光装置について説明する。第６の実施例は、ｐｉｎ接合のｎ型層とｐ型層とから取り出す電極構造に特徴を有する。
【００５９】
図１２（Ａ）は、光検出部１０を通り、入射光軸に垂直な平面における断面図を示し、図１２（Ｂ）は、図１２（Ａ）の一点鎖線Ｂ１２−Ｂ１２における断面図を示す。図１２（Ｂ）の一点鎖線Ａ１２−Ａ１２における断面図が図１２（Ａ）に相当する。電極取り出し部以外の構成は、図１（Ａ）及び（Ｃ）に示す第１の実施例の場合と同様である。図１２（Ａ）及び（Ｂ）に示す各構成部分には、図１（Ａ）及び（Ｃ）に示された対応する構成部分に付された参照符号と同一の参照符号が付されている。なお、第６の実施例の電極取り出し構造は、第３及び第４の実施例による半導体受光装置に適用することも可能である。
【００６０】
図１２（Ａ）に示すように、ｎ型層２が光検出部１０の両側に張り出している。この張り出し部分の上面に、ｎ側導電性支柱５０が接触している。ｎ側導電性支柱５０は、側部保護膜２８と上部保護膜３０を貫通して、上部保護膜３０の上面まで達する。キャップ層５に、ｐ側導電性支柱５１が接触している。ｐ側導電性支柱５１は、上部保護膜３０を貫通してその上面まで達する。ｎ側導電性支柱５０及びｐ側導電性支柱は、例えば金メッキや銀ペーストで形成される。なお、十分なオーミック接触を確保するために、支柱形成前にオーミックメタライズ処理を行ってもよい。
【００６１】
ｎ側電極５２が、ｎ側導電性支柱５０に接触し、ｐ側電極５３が、ｐ側導電性支柱５１に接触する。ｎ側電極５２及びｐ側電極５３は、上部保護膜３０の表面上に配置される。
【００６２】
図１２（Ｂ）に示すように、ｐ側電極５３は、ｙ方向に垂直な断面において光検出部１０の両側に伸びている。このような構成とすることにより、ｐｉｎ接合の面積が小さい場合でも、ｐ側電極５３を大きくすることができる。なお、光検出部１０の両側に延在した部分に配置されたｐ側電極５３の下方には、導電性の領域が配置されていない。このため、ｐ側電極５３の面積を大きくしても、寄生容量はほとんど増加しない。
【００６３】
ｐ側導電性支柱５１用のビアホールは、ＩｎＧａＡｓに対してＩｎＰを選択的にエッチングすることができるエッチャント、例えばＨ3ＰＯ4とＨＣｌとの混合液を用いて形成することができる。また、プラズマエッチングを用いることにより、エッチングされる厚さをより正確に制御することができる。ｎ側導電性支柱５０用のビアホールを形成するときは、ｎ型層２のほぼ上面までエッチングが進んだときに時間制御によりエッチングを停止する。導電性支柱５０及び５１は、金めっきや銀ペーストで形成される。
【００６４】
第６の実施例による半導体受光装置においては、ｎ側電極５２とｐ側電極５３とが、同一平面内に配置される。このため、コプレーナーストリップライン構造の基板上に、直接半導体受光装置を接続することができる。例えば、ｎ側電極５２の表面上にフリップチップ接続用の融材、例えばＡｕＳｎ半田層５４を設け、コプレーナーストリップライン構造の基板のパッドに、フリップチップボンディングすることができる。このとき、ｐ側電極５３は、コプレーナーストリップライン構造の基板のパッドに圧着することにより電気的接続が確保される。
【００６５】
また、第６の実施例では、図１２（Ｂ）に示すように、光検出部１０の図の左側のみならず、右側にも導波路２０ａが配置される。このように、ひとつの光検出部１０に２本の導波路２０及び２０ａが接続されている。２本の導波路に異なる光信号を入射させることにより、光ファイバカップラを用いることなく、ヘテロダイン検波システムを構成することが可能になる。また、波長の異なる光信号を入射させると、その差周波数に相当するビート信号を取り出すことができる。
【００６６】
次に、図１３を参照して、第７の実施例による半導体受光装置について説明する。第６の実施例による半導体受光装置は、コプレーナーストリップライン構造の基板に直接接続するのに適した構造であったが、第７の実施例による半導体受光装置は、マイクロストリップライン構造の基板に接続するのに適した構造を有する。
【００６７】
図１３（Ａ）は、光検出部１０を通り、入射光軸に垂直な平面における断面図を示し、図１３（Ｂ）は、図１３（Ａ）の一点鎖線Ｂ１３−Ｂ１３における断面図を示す。図１３（Ｂ）の一点鎖線Ａ１３−Ａ１３における断面図が図１３（Ａ）に相当する。電極取り出し部以外の構成は、図１（Ａ）及び（Ｃ）に示す第１の実施例の場合と同様である。図１３（Ａ）及び（Ｂ）に示す各構成部分には、図１（Ａ）及び（Ｃ）に示された対応する構成部分に付された参照符号と同一の参照符号が付されている。なお、第７の実施例による電極取り出し構造は、第３及び第４の実施例による半導体受光装置に適用することも可能である。
【００６８】
図１３（Ａ）に示すｐ側導電性支柱５１及びｐ側電極５３は、図１２（Ａ）に示す第６の実施例の構造と同様である。
【００６９】
図１３（Ａ）及び（Ｂ）に示すように、ｎ型層２の下面にｎ側導電性支柱６０が接触している。ｎ側導電性支柱６０は、ＩｎＰ基板１を貫通し、その下面まで達する。ｎ側電極６１が、ＩｎＰ基板１の下面上に形成され、ｎ側導電性支柱６０に接触する。
【００７０】
図１３（Ｃ）は、第７の実施例による半導体受光装置をマイクロストリップライン構造の基板に実装したときの概略断面図を示す。実装基板９０の表面上に、接地導電層９１が形成され、その一部の領域上に誘電体層９２が形成され、その上にマイクロストリップライン９３が形成されている。
【００７１】
接地導電層９１に、第７の実施例による半導体受光装置のｎ側電極６１が固着されている。ｐ側電極５３は、導電性ワイヤ９４により、マイクロストリップライン９３に接続される。第７の実施例のように、ｎ側電極６１をＩｎＰ基板１の下面上に形成することにより、マイクロストリップライン構造の基板に容易に実装することができる。
【００７２】
次に、図１４を参照して、第８の実施例による半導体受光装置について説明する。
【００７３】
図１４（Ａ）は、第６の実施例の図１２（Ａ）の断面図に対応する。第６の実施例では、光検出部１０の両側にｎ側導電性支柱５０が配置されていたが、第８の実施例では、一方の側にのみｎ側導電性支柱５０が配置されている。光検出部１０の他方の側には、ｐｉｎダイオード７０が配置されている。
【００７４】
ｐｉｎダイオード７０は、ｎ型層２、ｉ型層７２、ｐ型層７３、及びキャップ層７３を含んで構成される。ｐｉｎダイオード７０を構成するｎ型層２は、光検出部１０のｎ型層２と共通である。ｉ型層７１、ｐ型層７２、及びキャップ層７３は、それぞれ光検出部１０の受光層３、ｐ型層４、及びキャップ層５と同一の工程で堆積され、パターニングされる。
【００７５】
ｐ側電極７５が、ｐ側導電性支柱７４を介してキャップ層７３に接続されている。ｐ側導電性支柱７４及びｐ側電極７５は、それぞれ光検出部１０のｐ側導電性支柱５１及びｐ側電極５３の形成と同一工程で形成される。
【００７６】
図１４（Ｂ）は、第８の実施例による半導体受光装置、電源、及び負荷抵抗の等価回路図を示す。直流電源７９が、光検出部１０のｐｉｎ型フォトダイオードのカソードに正電圧を印加する。光検出部１０のｐｉｎ型フォトダイオードのアノードは、負荷７８を介して接地される。
【００７７】
直流電源７９の正電極と接地電極との間に、ｐｉｎダイオード７０が接続されている。ｐｉｎダイオード７０には、直流電源７９から逆バイアスが印加される。ｐｉｎダイオード７０は、光検出部１０のｐｉｎ型フォトダイオードと負荷抵抗７８からなる直列回路のバイパスコンデンサとして機能する。
【００７８】
第８の実施例では、バイパスコンデンサが、光検出部１０と同一の基板上にモノリシックに形成されている。バイパスコンデンサを外部に接続すると、配線の持つインダクタンス等のために、バイパスコンデンサとしての機能が低下する。第８の実施例の場合には、バイパスコンデンサを光検出部１０の近くに配置することができるため、配線を短くし、バイパスコンデンサとしての機能の低下を防止することができる。
【００７９】
バイパスコンデンサとしての機能を十分発揮させるためには、バイパスコンデンサのｐｉｎ接合の面積を、光検出部１０のｐｉｎ接合の面積よりも大きくすることが好ましい。
【００８０】
次に、図１５を参照して、第９の実施例による半導体受光装置について説明する。
【００８１】
図１５（Ａ）は、第８の実施例の図１４（Ａ）に対応する断面図を示す。第８の実施例では、ｎ側電極５２が、ｎ側導電性支柱５０を介してｎ型層２にオーミック接続されていたが、第８の実施例では、ｎ側電極５２がｐｉｎダイオード８０を介してｎ型層２に接続されている。その他の構成は、第８の実施例の場合と同様である。
【００８２】
ｐｉｎダイオード８０は、ｎ型層２、ｉ型層８１、ｐ型層８２、及びキャップ層８３を含んで構成される。ｐｉｎダイオード８０を構成するｎ型層２は、光検出部１０のｎ型層２と共通である。ｉ型層８１、ｐ型層８２、及びキャップ層８３は、それぞれ光検出部１０の受光層３、ｐ型層４、及びキャップ層５と同一の工程で堆積され、パターニングされる。導電性支柱８４が、ｎ側電極５２とキャップ層８３とを接続する。導電性支柱８４は、光検出部１０の導電性支柱５１と同一の工程で形成される。
【００８３】
図１５（Ｂ）は、第９の実施例による半導体受光装置、電源、及び負荷抵抗を含む等価回路を示す。直流電源７９の正極が、順方向接続されたｐｉｎダイオード８０を介して、光検出部１０のｐｉｎ型フォトダイオードのカソード、及びバイパスコンデンサとして機能するｐｉｎダイオード７０のカソードに接続されている。
【００８４】
第９の実施例では、導電性支柱５１、７４、及び８４が、同一工程で形成される。このため、第８の実施例の場合に比べて、工程数を削減することができる。
【００８５】
上記第８及び第９の実施例では、ｎ型層２をｎ型のＩｎＰで形成したが、ｎ型層２をｎ型のＩｎＡｌＡｓで形成してもよい。ｎ型層２をｎ型のＩｎＡｌＡｓで形成すると、ｎ型層２と受光層３との界面、及びｎ型層２と側部保護膜２８との界面に、２次元電子ガス層が形成される。このため、バイパスコンデンサ７０と光検出部１０とを接続する電流路、及び光検出部１０とｎ側電極５２とを接続する電流路のインダクタンス成分を減少させることができる。このため、インダクタンス成分に起因する特性の劣化を防止することができる。
【００８６】
次に、図１６を参照して、第１０の実施例による半導体受光装置について説明する。
【００８７】
図１６は、第１０の実施例による半導体受光装置の断面図を示し、第９の実施例の図１５（Ａ）の断面図に対応する。第９の実施例では、図１５（Ａ）に示すように、光検出部１０の受光層３、ｐｉｎダイオード７０のｉ型層７２、及びｐｉｎダイオード８０のｉ型層８１が相互に分離されていた。第１０の実施例では、これらの層が相互に連続し、ｉ型層３ａを形成している。その他の構成は、第９の実施例の場合と同様である。
【００８８】
第１０の実施例では、ｉ型層３ａとｎ型層２との界面に２次元電子ガス層が形成される。このため、第９の実施例の場合に比べて、２次元電子ガス層がより均一になり、インダクタンス成分をより減少させることができる。
【００８９】
次に、図１７を参照して、複数の半導体受光装置が形成された１枚のウエハを、各受光装置単位に分離する方法について説明する。
【００９０】
図１７（Ａ）の破線で示すように、導波路２０の部分でへき開して、受光装置単位に分離する。また、図１７(Ｂ)に示すように、切断する部分の導波路２０をエッチングして導波路２０の端面を露出させた後に、図の破線の位置でへき開してもよい。この場合、へき開する前に、導波路２０の端面を無反射コーティングすることが好ましい。図１７（Ａ）及び（Ｂ）のいずれの場合も、導波路２０の端面の位置するＩｎＰ基板１の端面は、へき開により形成される。
【００９１】
図１７（Ｃ）に示すように、導波路２０の端面が基板表面に対して斜めになるように、側面が斜めの溝をエッチングで形成し、その後、図の破線の位置でへき開してもよい。図１７（Ｄ）に示すように、基板法線方向に沿って見たとき、導波路２０の延在する方向と、導波路の出射端面とが斜めに交差するようにしてもよい。また、図１７（Ｅ）に示すように、チップを切り出した後、導波路２０の出射端面に切り欠きを設け、出射端面を斜めにしてもよい。
【００９２】
上記第１〜第１０の実施例では、光検出部１０をｐｉｎ型フォトダイオードで構成した場合を説明したが、ｐｎ型フォトダイオードで構成してもよい。ｐｎ型フォトダイオードで構成する場合には、ｐｎ接合部の空乏層が受光層として機能する。
【００９３】
また、上記実施例における導波路２０は、その入射端面近傍において単一モードの導波路とすることが好ましい。また、光検出部１０も、単一モードの光が導波され、吸収されるような構成とすることが好ましい。
【００９４】
また、上記実施例では、ＩｎＰ基板上に、ＩｎＧａＡｓ系のｐｉｎ型フォトダイオードを形成した半導体受光装置について説明したが、他のＩＩＩ−Ｖ族化合物半導体及び混晶を用いてもよい。
【００９５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００９６】
【発明の効果】
以上説明したように、本発明によると、光検出部の受光層と、その受光層に光を導波させる導波路が同一基板上に形成されている。このため、受光層の占める面積が小さくなっても、チップサイズを比較的大きくすることができ、製造の困難性を回避することができる。また、受光層の端面が半絶縁性の半導体部材で被覆されているため、受光層の端面を流れるリーク電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体受光装置の断面図及び側面図である。
【図２】本発明の第１の実施例による半導体受光装置の製造方法を説明するための、製造途中の装置の断面図（その１）である。
【図３】本発明の第１の実施例による半導体受光装置の製造方法を説明するための、製造途中の装置の断面図（その２）である。
【図４】本発明の第１の実施例による半導体受光装置の製造方法を説明するための、製造途中の装置の断面図（その３）である。
【図５】本発明の第１の実施例による半導体受光装置の製造方法を説明するための、製造途中の装置の断面図（その４）である。
【図６】図２に示すＳｉＯ2パターンの一例を示す平面図である。
【図７】図１に示すエアブリッジの作製方法を説明するための、エアブリッジ部分の断面図である。
【図８】第２の実施例による半導体受光装置の断面図である。
【図９】第３の実施例による半導体受光装置の断面図である。
【図１０】第４の実施例による半導体受光装置の断面図である。
【図１１】第５の実施例による半導体受光装置の断面図、及び製造途中で使用する選択成長用のマスクパターンの平面図である。
【図１２】第６の実施例による半導体受光装置の断面図である。
【図１３】第７の実施例による半導体受光装置の断面図である。
【図１４】第８の実施例による半導体受光装置の断面図である。
【図１５】第９の実施例による半導体受光装置の断面図である。
【図１６】第１０の実施例による半導体受光装置の断面図である。
【図１７】ウエハから受光装置単位に切り出す方法を説明するための基板の断面図及び平面図である。
【符号の説明】
１ ＩｎＰ基板
２ ｎ型層
３ 受光層
４ ｐ型層
５ キャップ層
６、７、９ ＳｉＯ2パターン
８ レジストパターン
１０ 光検出部
２０ 導波路
２１ 下側クラッド層
２２ コア
２３ 上側クラッド層
２５ 半導体部材
２８ 側部保護膜
３０ 上部保護膜
３０ａ 導電領域
４０ ｐ側電極
４１ エアブリッジ
４２ ｎ側電極
４６、４７ レジストパターン
５０ ｎ側導電性支柱
５１ ｐ側導電性支柱
５２ ｎ側電極
５３ ｐ側電極
５４ 融材層
６０、７４ ｎ側導電性支柱
６１、７５ ｎ側電極
７０、８０ ｐｉｎダイオード
７１、８１ ｉ型層
７２、８２ ｐ型層
７３、８３ キャップ層
７８ 負荷抵抗
７９ 直流電源
８４ 導電性支柱
９０ 実装基板
９１ 接地導電層
９２ 誘電体層
９３ マイクロストリップライン
９４ 導電性ワイヤ
Claims (5)
- 主表面を有する基板と、
前記基板の主表面の一部の領域上に形成され、該主表面に平行な受光層を含み、該受光層は半導体で形成され、受けた光に応じてキャリアを生成する光検出部と、
前記基板の主表面のうち前記光検出部の前方の領域に形成され、前記受光層の端面に接触し、該主表面に平行な方向に光を導波させ、前記受光層に光を入射させる導波路と、
前記基板の主表面のうち前記光検出部の後方の領域に形成され、前記受光層の端面に接触し、前記導波路と同一の積層構造を有する第１の半導体部材と、
前記受光層の端面を含む前記光検出部の側方の側面を覆う絶縁性または高抵抗の第２の半導体部材と、
前記光検出部の受光層に、その厚さ方向に電流を流すための一対の電極であって、一方の電極は前記光検出部の上に配置されている前記電極と、
前記基板の主表面のうち、前記第１の半導体部材よりもさらに後方の領域に形成されたパッドと、
前記光検出部の上に配置されている前記電極と前記パッドとを接続する配線と
を有する半導体受光装置。 - 前記導波路の、前記光検出部とは反対側の端面が位置する前記基板の端面が、へき開された面である請求項１に記載の半導体受光装置。
- 前記光検出部が、前記基板の主表面上に形成された第１導電型の半導体からなる第１の層と、前記第１の層の上に形成された前記受光層と、前記受光層の上に形成され、前記第１導電型とは反対の第２導電型の半導体からなる第２の層とを含み、
前記導波路が、前記光検出部の第１の層と同一工程で堆積された下側クラッドと、該下側クラッドの上に形成されたコアと、該コアの上に形成された上側クラッドとを含む請求項１または２に記載の半導体受光装置。 - さらに、前記基板の主表面上に形成され、前記受光層を厚さ方向に流れる電流をバイパスするバイパスコンデンサを有する請求項１〜３のいずれかに記載の半導体受光装置。
- 前記光検出部が、前記基板の主表面上に形成された第１導電型の半導体からなる第１の層と、前記第１の層の上に形成された第１導電型の半導体からなる第２の層と、該第２の層の上に形成された前記受光層と、前記受光層の上に形成され、前記第１導電型とは反対の第２導電型の半導体からなる第３の層とを含み、
さらに、前記導波路が、前記光検出部の第１の層と同一工程で堆積された下側クラッド層と、前記第２の層と同一工程で堆積されたコアと、該コアの上に形成された上側クラッド層とを含む請求項１に記載の半導体受光装置。
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