KR101313232B1 - 도파로 절단면 형성 방법 및 이를 채용하는 포토닉스 소자 - Google Patents

도파로 절단면 형성 방법 및 이를 채용하는 포토닉스 소자 Download PDF

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Abstract

도파로 절단면 형성 방법 및 이를 채용하는 포토닉스 소자가 제공된다. 이 방법은 기판 상에 도파로들을 포함하는 적어도 하나의 광소자 다이를 형성하고, 기판의 하부면에 적어도 하나의 트렌치를 형성한 후, 기판을 쪼갬으로써 트렌치의 상부에서 도파로들의 절단면들을 형성하는 단계를 포함한다. 이때, 트렌치는 도파로들의 아래에서 도파로들을 가로지르는 방향으로 형성된다.

Description

도파로 절단면 형성 방법 및 이를 채용하는 포토닉스 소자{Method Of Forming Waveguide Facet And Photonics Device Embodying The Same}
본 발명은 포토닉스 기술에 관한 것으로, 보다 구체적으로는 도파로 절단면 형성 방법 및 이를 채용하는 포토닉스 소자에 관한 것이다.
본 발명은 지식경제부의 IT 원천기술개발의 일환으로 수행한 연구로부터 도출된 것이다. [과제관리번호: [2006-S-004-04], 과제명: [실리콘 기반 초고속 광인터커넥션 IC]].
현재, 컴퓨터 내부의 보드들(Board)간의 통신, 보드 내부의 칩들간의 통신 또는 반도체 칩 내부의 전자 소자들간의 통신은 주로 전기적인 방법을 이용하여 이루어진다. 하지만, 이러한 전기적 통신 방법의 경우, 알려진 것처럼, 저속, 고저항, 고열 및 기생 커패시턴스(parasitic capacitance) 등의 기술적 문제들이 발생할 수 있다. 한편, 광통신 기술은 이러한 기술적 문제들을 억제할 수 있기 때문에, 상술한 보드간, 칩간 또는 전자소자들간의 통신에 광통신 기술을 이용하려는 연구가 최근 활발히 진행되고 있으며 앞으로도 지속될 것으로 예상된다.
통상적인 실리콘 반도체 집적회로에서 상기 광통신 기술을 구현하기 위해서 는, 실리콘을 이용하여 광소자 및 광도파로를 구현하는 실리콘 포토닉스 기술이 요구된다. 이때, 외부 광신호의 입력/출력이 가능하도록 실리콘 광도파로를 구성하는 광접속 기술은 상기 실리콘 포토닉스 기술의 상용화를 위해 특히 요구되고 있으며, 통상적으로 광도파로의 절단면(facet)과 광섬유를 맞대는(butting) 방식으로 구현될 수 있다. 이때, 산란 또는 반사에 따른 광 손실을 줄일 수 있도록, 상기 광도파로의 절단면은 깨끗하게 형성되는 것이 요구되지만, 실리콘 웨이퍼를 사용하는 경우, 생산 수율이 크게 떨어지고 제조 비용이 증가하는 문제들이 있다.
보다 구체적으로, 화합물 반도체 기판의 경우, 상기 광도파로의 절단면은 기판의 두께를 줄이는 후면 연마 공정을 실시한 후, 기판 결정면을 따라 기판을 쪼개는 방법을 통해 형성될 수 있다. 하지만, 실리콘 웨이퍼는 물질의 강도가 크기 때문에, 이러한 후면 연마 공정(backside polishing step) 및 쪼개는 공정(cleaving step)이 용이하지 않다. 예를 들면, 후면 연마 공정은 사포(sand paper)를 이용하여 진행될 수 있지만, 이러한 연마 공정 동안, 많은 미세 홈들 또는 결정 결함들(crystalline defects)이 기판의 후면에 무작위적으로 형성될 수 있다. 이처럼 무작위적으로 형성되는 미세 홈들에 의해, 실리콘 기판은 의도된 결정면을 벗어나서 쪼개질 수 있다. 이러한 의도를 벗어난 쪼개짐의 예로는 광도파로가 아니라 광소자의 파손을 가져올 수 있으며, 이는 제품 수율의 감소로 이어진다. 발명자들의 실험에 따르면, 이러한 기술적 어려움은 에스오아이 웨이퍼를 사용하는 경우 더욱 심화되었으며, 쪼개기 공정의 성공율은 본질적으로 웨이퍼의 결정면이 (100) 과 (110)인가에 의존하지 않았다.
본 발명이 이루고자 하는 일 기술적 과제는 광도파로의 절단면을 깨끗하게 형성하는 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 높은 생산 수율을 제공할 수 있는 광도파로의 절단면 형성 방법을 제공하는 데 있다.
본 발명의 기술적 사상에 따른 일부 실시예들에 따르면, 기판의 하부면에 트렌치를 형성하는 단계를 포함하는 도파로 절단면 형성 방법이 제공된다. 이 방법은 기판 상에 도파로들을 포함하는 적어도 하나의 광소자 다이를 형성하고, 상기 기판의 하부면에 적어도 하나의 트렌치를 형성한 후, 상기 기판을 쪼갬(cleave)으로써, 상기 트렌치의 상부에서 상기 도파로들의 절단면들(facets)을 형성하는 단계를 포함한다. 이때, 상기 트렌치는 상기 도파로들의 아래에서 상기 도파로들을 가로지르는 방향으로 형성된다.
일 실시예에 따르면, 상기 기판은 단결정 구조를 갖는 물질로 형성될 수 있다. 또한, 상기 트렌치는 상기 기판에 역학적 취약성을 갖는 취약 영역을 정의하고, 상기 기판을 쪼개는 단계는 상기 취약 영역의 역학적 취약성(mechanical fragileness)을 이용하여 상기 절단면들이 형성되는 위치를 상기 트렌치의 상부로 한정시키도록 구성될 수 있다. 예를 들면, 상기 기판을 쪼개는 단계는 역학적인 방법을 사용하여 상기 취약 영역에 역학적 스트레스를 인가하는 단계를 포함할 수 있 다.
일 실시예에 따르면, 상기 기판은 단결정 실리콘 웨이퍼일 수 있다. 이에 더하여, 상기 기판은 상기 도파로보다 낮은 굴절률을 가지면서 상기 도파로들의 아래에 형성되는 하부막을 더 포함할 수 있다. 또한, 상기 도파로들은 실리콘일 수 있다.
다른 실시예에 따르면, 상기 기판 상에 도파로들을 포함하는 적어도 하나의 광소자 다이를 형성하는 단계는, 단결정 실리콘 웨이퍼, 산화막 및 실리콘층을 구비하는, 에스오아이 웨이퍼를 가공하는 단계를 포함할 수 있다. 이 경우, 상기 단결정 실리콘 웨이퍼는 상기 기판으로 사용되고, 상기 가공된 실리콘층은 상기 도파로들로 사용될 수 있다.
상기 적어도 하나의 광소자 다이는 경계 영역에 의해 공간적으로 분리되면서 상기 기판 상에 2차원적으로 배열되는 복수의 광소자 다이들을 포함할 수 있다. 이때, 상기 트렌치는 상기 광소자 다이들 사이의 경계 영역으로부터 수평적으로 이격된 상기 기판의 하부면에 형성될 수 있다. 또한, 상기 광소자 다이들은 복수의 노광 단계들을 포함하는 패턴 전사 공정을 이용하여 형성되되, 상기 경계 영역은 서로 다른 상기 노광 단계들이 적용되는 영역들 사이에 형성될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 적어도 하나의 트렌치를 형성하는 단계는 상기 기판의 하부면에 복수의 트렌치들을 형성하는 단계를 포함할 수 있으며, 상기 복수의 광소자 다이들 각각의 하부에는 하나 또는 두개의 트렌치들이 형성될 수 있다. 상기 광소자 다이들은 상기 기판의 일 측벽으로부터 소정의 거리에 위치하는 기준 다이를 포함하되, 상기 적어도 하나의 트렌치를 형성하는 단계는 상기 기준 다이 아래에 기준 트렌치를 형성한 후, 상기 기준 트렌치를 기준으로 상기 광소자 다이의 피치만큼 이격된 위치에 상기 트렌치를 형성하는 과정을 반복하는 단계를 포함할 수 있다.
본 발명의 다른 실시예들에 따르면, 상기 트렌치를 형성하기 전에, 상기 기판의 소정 영역에 기준 마크를 형성하는 단계를 더 포함할 수 있으며, 상기 트렌치는 상기 기준 마크를 기준점으로 사용하여 형성될 수 있다. 예를 들면, 상기 기준 마크는 상기 트렌치에 평행한 방향을 따라 상기 기판의 가장자리 영역를 잘라버림으로써 형성되는 상기 기판의 측벽일 수 있다.
본 발명의 기술적 사상에 따른 일부 실시예들에 따르면, 외부 광소자와의 광학적 연결에 사용되는, 연결 도파로를 구비하는 광소자를 포함하는 포토닉스 소자가 제공된다. 이때, 상기 연결 도파로는 상기 광소자의 가장자리에 형성되는 절단면을 갖고, 상기 연결 도파로의 절단면은 상술한 도파로 절단면 형성 방법에 대한 실시예들 중의 한가지를 사용하여 형성될 수 있다.
본 발명의 실시예들에 따르면, 기판의 하부면을 부분적으로 소잉하는 단계를 포함하는 광도파로 절단면 형성 방법이 제공된다. 상기 부분적으로 소잉된 영역에 의해, 기판은 의도된 위치(즉, 부분적으로 소잉된 영역에 인접하는 상기 기판의 일부 영역)에서 쪼개질 수 있다. 상기 광도파로는 그 하부의 상기 기판과 함께 쪼개지기 때문에, 이러한 기판 쪼갬의 방법은 상기 광도파로의 절단면을 깨끗하게 형 성하는 것을 가능하게 한다. 이에 더하여, 쪼개지는 기판의 부분이 의도된 영역으로 한정될 수 있기 때문에, 잘못된 쪼갬에 따른 제품 생산 수율에서의 감소는 예방될 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명의 일 실시예에 따른 도파로 절단면(waveguide facet) 형성 방법을 설명하기 위한 순서도이고, 도 2 내지 도 7은 이 실시예에 따른 도파로 절단면 형성 방법을 도시하는 사시도들이다. 도 8 내지 도 12는 이 실시예에 따른 도파로 형성 방법을 보다 상세하게 설명하기 위한 도면들이다. 구체적으로, 도 8, 도 10 및 도 12는 도 4 내지 도 6을 참조하여 설명되는 공정 단계에서 보여지는 기판의 하부면을 도시하는 사시도들이고, 도 9 및 도 11은 도 4 및 도 5를 도 4 내지 도 6을 참조하여 설명되는 공정 단계에서 보여지는 기판의 단면을 도시하는 단면도들이다.
도 1 및 도 2를 참조하면, 기판(W) 상에 광소자 다이들(D)을 형성한다(S1). 상기 광소자 다이들(D)(또는 다이들)은 상기 기판(W) 상에 2차원적으로 배열될 수 있다. 이때, 상기 "광소자 다이"의 용어는, 적어도, 아래에서 설명될 (1) 모양에서의 실질적 동일성 및 (2) 기능에서의 독립성을 갖는 영역을 의미한다.
(1) 모양에서의 실질적 동일성
상기 광소자 다이들(D)의 일부 또는 전부는, 서로, 실질적으로 동일한 모양을 갖도록 형성될 수 있다. 예를 들면, 상기 광소자 다이들(D) 중의 하나의 모양은 상기 광소자 다이들(D) 중의 적어도 다른 하나의 모양과, 병진, 회전 및 거울 이동 아래에서, 동일성을 가질 수 있다. 이때, 이러한 모양의 동일성을 갖는 광소자 다이들(D)은 둘 이상의 종류일 수 있다.
(2) 기능에서의 독립성
상기 광소자 다이들(D) 각각은 소정의 기능을 구현하도록 구성되는 광학적 요소들(optical elements)을 포함하는 독립된 영역일 수 있다. 즉, 상기 광소자 다이들(D) 각각은 서로 실질적으로 동일한 기능을 구현하도록 구성되되, 서로 유기적으로 연결되어 동작하는 것이 아니라 독립적으로 동작하도록 구성될 수 있다.
제조 방법에 있어서, 상기 광소자 다이들(D)은 포토리소그래피 단계 및 식각 단계를 포함하는 패터닝 공정을 사용하여 형성될 수 있다. 이 경우, 상기 광소자 다이들(D)의 위치 및 모양은 상기 포토리소그래피 공정에 의해 정의된다. 보다 구체적으로, 상기 기판(W)의 면적은 그 상부의 모든 광소자 다이들(D)이 한번의 노광 단계를 통해 형성되기 어려울 정도로 넓을 수 있다. 이에 따라, 상기 광소자 다이들(D)은 통상적으로 복수번의 노광 단계들(또는, 샷들(shots))을 포함하는 포토리소그래피 공정을 통해 형성될 수 있다. (이때, 상기 노광 단계들 각각은 상기 광소자 다이(D)를 구성하는 패턴들의 원형(prototype)을 상기 기판(W)의 소정영역에 국소적으로 전사시키도록 구성될 수 있다.)
한편, 상기 광소자 다이들(D)은 동일한 원형을 사용하여 형성되기 때문에, 상술한 모양에서의 실질적 동일성을 가질 수 있다. 또한, 상기 상기 광소자 다이들(D)은 서로 다른 노광 단계들을 통해 형성되기 때문에, 상술한 기능에서의 독립성을 가질 수 있다. 하지만, 변형된 실시예에 따르면, 한번의 샷 또는 노광 단계는 복수의 광소자 다이들을 정의하도록 실시될 수 있으며, 이러한 변형된 실시예에 대해 본 발명의 기술적 사상을 적용하는 것은 이 분야에서 통상의 지식을 가진 자에 의해 용이하게 달성될 수 있는 것이므로, 이에 대한 별도의 설명은 생략한다.
상술한 "광소자 다이"의 용어에 대한 설명은 본원 발명의 기술적 사상을 보 다 명확하게 설명하기 위해 제공되는 것으로, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 이 용어에 대한 다른 부수적인 의미는 반도체 집적 회로와 같은 기술 분야에서 사용되는 통상적인 "다이"의 용어의 그것에 기초하여 이해될 수 있다.
도 1 및 도 3을 참조하면, 상기 기판(W)의 소정 영역에 적어도 하나의 기준 마크(fiducial mark)를 형성한다(S2). 일 실시예에 따르면, 상기 기준 마크는, 상기 기판(W)의 소정 영역을 잘라냄(즉, 완전 소잉(full sawing))으로써 노출되는, 상기 기판(W)의 측벽들(이하, 제 1 및 제 2 기준측벽들(RS1, RS2))일 수 있다. 보다 구체적으로, 상기 제 1 및 제 2 기준측벽들(RS1, RS2)은 상기 광소자 다이들(D) 중 최외곽의 것들에 인접하는 상기 기판(W)의 일부 영역을 잘라냄으로써 형성될 수 있으며, 상기 제 1 및 제 2 기준측벽들(RS1, RS2)은 서로 직교하도록 형성될 수 있다.
도 1 및 도 4를 참조하면, 상기 기판(W)의 하부면을 부분 소잉(partially sawing)함으로써, 상기 광소자 다이들(D)의 제 1 영역들 아래에서 상기 기판(W)을 가로지르는 제 1 부분 소잉 영역들(PSX1)(또는 제 1 트렌치)을 형성한다(S3). 상기 제 1 부분 소잉 영역들(PSX1)은 도 8에 도시된 것처럼 상기 제 1 기준측벽(RS1)에 평행하게 형성될 수 있으며, 도 4 및 도 9에 도시된 것처럼, 상기 광소자 다이들(D) 각각마다 하나씩 형성될 수 있다.
이에 더하여, 상기 제 1 부분 소잉 영역들(PSX1)의 피치(pitch)(P)는 상기 광소자 다이(D)의 피치(P)와 실질적으로 동일할 수 있다. 상기 광소자 다이의 피 치(P)는 하나의 광소자 다이(D)의 폭과, 인접하는 두 광소자 다이들 사이에 형성되는, 스크라이브 레인(SL)의 폭의 합일 수 있다. 이에 따라, 상기 광소자 다이(D)와 그 하부의 상기 제 1 부분 소잉 영역(PSX1) 사이의 상대적 위치는 상기 광소자 다이들(D) 모두에서 실질적으로 동일할 수 있다. 이러한 상대적 위치에서의 동일성은, 도 1에 도시된 것처럼, 새로 형성되는 상기 제 1 부분 소잉 영역(PSX1)을 상기 제 1 기준측벽(RS1) 또는 앞서 형성된 제 1 부분 소잉 영역(PSX1)을 기준으로 형성하는 단계를 반복함으로써 구현될 수 있다.
도 1 및 도 5를 참조하면, 상기 기판(W)의 하부면을 부분 소잉함으로써, 상기 광소자 다이들(D)의 제 2 영역들 아래에서 상기 기판(W)을 가로지르는 제 2 부분 소잉 영역들(PSX2)(또는 제 2 트렌치)을 형성한다(S4). 상기 제 2 부분 소잉 영역들(PSX2)은 도 10에 도시된 것처럼 상기 제 1 기준측벽(RS1) 및 상기 제 1 부분 소잉 영역들(PSX1)에 평행하게 형성될 수 있으며, 도 5 및 도 11에 도시된 것처럼, 상기 광소자 다이들(D) 각각마다 하나씩 형성될 수 있다.
이에 더하여, 상기 제 2 부분 소잉 영역들(PSX2)의 피치(pitch)(P)는 상기 광소자 다이(D)의 피치(P)와 실질적으로 동일할 수 있다. 이에 따라, 상기 광소자 다이(D)와 그 하부의 상기 제 2 부분 소잉 영역(PSX1) 사이의 상대적 위치는 상기 광소자 다이들(D) 모두에서 실질적으로 동일할 수 있다. 이러한 상대적 위치에서의 동일성은, 도 1에 도시된 것처럼, 새로 형성되는 상기 제 2 부분 소잉 영역(PSX2)을 상기 제 1 기준측벽(RS1) 또는 앞서 형성된 제 2 부분 소잉 영역(PSX2)을 기준으로 형성하는 단계를 반복함으로써 구현될 수 있다.
도 1 및 도 6을 참조하면, 상기 기판(W)의 하부면을 완전 소잉(Full sawing)함으로써, 상기 제 1 및 제 2 부분 소잉 영역들(PSX1, PSX2) 그리고 상기 제 1 기준측벽(RS1)을 가로지르는 완전 소잉 라인들(FSL1)을 형성한다(S5). 상기 완전 소잉 라인들(FSL1)은 도 6 및 도 12에 도시된 것처럼 상기 광소자 다이들(D) 사이의 스크라이브 레인 영역(SL)에 형성될 수 있다.
일 실시예에 따르면, 상기 완전 소잉 라인들(FSL1)은 도 1에 도시된 것처럼 상기 제 2 기준측벽(RS2)을 기준점으로 상기 기판(W)을 완전 소잉하는 단계들을 반복함으로써 형성될 수 있다. 이에 따라, 상기 기판(W)은, 도 12에 도시된 것처럼, 상기 제 2 기준측벽(RS2)에 평행한 측벽들을 갖는 복수개의 조각 기판들로 분리될 수 있다. 상기 조각 기판들 각각은, 상기 완전 소잉 라인들(FSL1)을 가로지르는 방향으로 형성되는, 복수의 제 1 부분 소잉 영역들(PSX1) 및 복수의 제 2 부분 소잉 영역들(PSX2)을 포함할 수 있다.
도 1 및 도 7을 참조하면, 쪼개기(cleaving) 공정을 실시하여 상기 조각 기판들 각각을 복수의 조각 다이들로 분리한다(S6). 상기 조각 다이들은 상기 제 1 및 제 2 부분 소잉 영역들(PSX1, PSX2)을 경계로 분리될 수 있다. 이 경우, 상기 조각 다이들은 상기 스크라이브 레인 영역(Sl)으로부터 이격된 제 1 조각들(A) 및 상기 스크라이브 레인 영역(SL)에 인접하는 제 2 조각들(B)로 구분될 수 있다. 일 실시예에 따르면, 상기 제 1 조각들(A)은 포토닉스 소자를 구성하기 위해 사용될 수 있고, 상기 제 2 조각들(B)은 폐기될 수 있다.
일 실시예에 따르면, 상기 쪼개기 공정(S6)은 도 13 및 도 14에 도시된 것 처럼 상기 제 1 및 제 2 부분 소잉 영역들(PSX1, PSX2)에 역학적 스트레스를 인가하는 역학적 방법을 사용하여 실시될 수 있다. 이때, 상기 제 1 및 제 2 부분 소잉 영역들(PSX1, PSX2)은 상기 기판(W)에 국소적인 구조적 취약성을 만들기 때문에, 상기 역학적 스트레스에 의한 상기 기판(W)의 쪼개짐(break)은 상기 제 1 및 제 2 부분 소잉 영역들(PSX1, PSX2)에 인접하는 영역으로 국소화될 수 있다. 이처럼 쪼개지는 영역들이 상기 제 1 및 제 2 부분 소잉 영역들(PSX1, PSX2)으로 국소화될 경우, 상기 제 1 조각들(A)의 파손이 예방될 수 있을 뿐만 아니라, 상기 제 1 조각(A)의 측벽에 노출되는 도파로들은 깨끗한 절단면을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 기판(W) 및 상기 광소자 다이(D)는 에스오아이 웨이퍼를 이용하여 형성될 수 있다. 예를 들면, 도 16에 도시된 것처럼, 상기 에스오아이 웨이퍼는 단결정 실리콘 웨이퍼(W) 상에 차례로 형성된 하부 클래드층(LC), 도파로층(WG) 및 상부 클래드층(UC)을 포함할 수 있다. (이때, 도 16은 도 15의 점선 99에 의해 도시되는 영역을 개략적으로 도시하는 확대도이다.) 본 발명의 일부 실시예들에 따르면, 상기 단결정 실리콘 웨이퍼(W) 및 상기 도파로층(WG)은 각각 상기 기판(W) 및 상기 광소자 다이(D)를 구성하기 위해 사용될 수 있다. 하지만, 본 발명의 기술적 사상이 상기 에스오아이 웨이퍼를 사용하는 경우에 한정적으로 적용되는 것이 아님은 자명하다.
본 발명의 일부 실시예들에 따르면, 도 15에 도시된 것처럼, 상기 제 1 및 제 2 부분 소잉 영역들(PSX1, PSX2)의 깊이(d)는 상기 기판 두께(T)의 대략 절반일 수 있다. 예를 들면, 상기 기판(W)은 689μm의 두께를 갖는 단결정 실리콘 웨이퍼일 경우, 상기 제 1 및 제 2 부분 소잉 영역들(PSX1, PSX2)의 깊이(d)는 대략 200 내지 500μm일 수 있으며, 보다 한정적으로는, 대략 360 내지 400μm일 수 있다. 또한, 상기 제 1 및 제 2 부분 소잉 영역들(PSX1, PSX2)의 폭(L)은 10 내지 1000μm일 수 있다.
도 17은 본 발명의 다른 실시예에 따른 도파로 절단면 형성 방법을 설명하기 위한 순서도이고, 도 18 및 도 19는 이 실시예에 따른 도파로 절단면 형성 방법을 도시하는 사시도들이다. 도 1 내지 도 16을 참조하여 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 17 내지 도 19를 참조하면, 이 실시예에 따르면, 상기 기판(W)을 조각 기판들로 분리시키는 상기 완전 소잉 라인들(FSL) 대신, 상기 기판의 하부면을 부분적으로 소잉하는 제 3 부분 소잉 영역들(PSY)이 형성된다. 즉, 도 18 및 도 19에 도시된 것처럼, 상기 제 3 부분 소잉 영역들(PSY)은, 상기 광소자 다이들(D) 사이에서, 상기 제 1 및 제 2 부분 소잉 영역들(PSX1, PSX2)을 가로지르는 방향으로 형성될 수 있다. 또한, 상기 제 3 부분 소잉 영역들(PSY)은 도 17에 도시된 것처럼 상기 제 2 기준측벽(RS2)을 기준점으로 상기 기판(W)을 부분 소잉하는 단계들을 반복함으로써 형성될 수 있다.
도 20 및 도 21은 본 발명의 변형된 실시예들에 따른 도파로 절단면 형성 방법을 설명하기 위한 순서도들이다. 도 1 내지 도 19를 참조하여 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 20 및 도 21을 참조하면, 이들 실시예들은 별도의 기준 마크 형성 단계 없이 실시될 수 있다. 이 경우, 상기 제 1 및 제 2 부분 소잉 영역들(PSX1, PSX2)은 소정의 톱날 정렬 장치를 구비하는 소잉 장치를 사용하여 형성될 수 있다. 예를 들면, 상기 톱날 정렬 장치는 웨이퍼의 뒷면에 배치된 톱날과 웨이퍼의 상부면을 이미징하는 수광 장치(예를 들면, 이미지 센서)의 상대적 위치를 정의하도록 구성될 수 있다. 이러한 톱날 정렬 장치를 사용하면, 웨이퍼의 상부면을 실시간으로 관찰하면서, 상기 제 1 및 제 2 부분 소잉 영역들(PSX1, PSX2)을 형성하는 것이 가능하다.
한편, 도 21에 도시된 것처럼, 상기 제 1 및 제 2 부분 소잉 영역들(PSX1, PSX2)은 차례로 그리고 반복적으로 형성될 수 있다. 도 20을 참조하여 설명된 실시예는 상기 제 1 부분 소잉 영역들(PSX1) 모두를 형성한 후, 상기 제 2 부분 소잉 영역들(PSX2)이 형성된다는 점에서, 이 실시예와 구별될 수 있다.
도 22 내지 도 24는 본 발명의 기술적 사상에 따른 도파로 절단면 형성 방법들의 일 측면을 설명하기 위한 사시도들이다. 도 1 내지 도 21을 참조하여 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 22를 참조하면, 기판(W) 상에는 스크라이브 레인 영역(SL)에 의해 정의되는 복수의 다이들(D)이 배치되고, 상기 다이들(D) 각각은 적어도 하나의 입력 도파로(WG1), 적어도 하나의 출력 도파로(WG2) 및 이들 사이에 배치되는 광학 요소(OE)를 포함할 수 있다. 상기 광학 요소(OE)의 구조는 다양할 수 있으며, 본 발명의 기술적 사상은 상기 광학 요소(OE)의 종류에 구속될 필요가 없다는 점에서, 별도의 설명은 생략한다.
도 23에 도시된 것처럼, 상기 기판(W)의 하부면에는, 도 1 내지 도 21을 참조하여 설명된 실시예들에서의 방법을 통해 형성될 수 있는, 제 1 및 제 2 부분 소잉 영역들(PSX1, PSX2)이 형성될 수 있으며, 상기 다이들(D)은 도 24에 도시된 것처럼, 상기 제 1 및 제 2 부분 소잉 영역들(PSX1, PSX2)을 경계로 쪼개질 수 있다. 도시된 것처럼, 상기 제 1 및 제 2 부분 소잉 영역들(PSX1, PSX2)은 상기 스크라이브 레인 영역으로부터 이격되어, 상기 광소자 다이들(D)의 내부 영역 아래에 형성된다. 이때, 상기 광소자 다이(D)는 도 1을 참조하여 설명된 포토리소그래피 단계를 포함하는 패터닝 공정 또는 패턴 전사 공정을 통해 정의되는 경계선(즉, 상기 스크라이브 레인 영역(SL)의 외곽선)을 갖기 때문에, 상기 광소자 다이(D)의 내부 및 외부 영역은 상기 스크라이브 레인 영역(SL)에 의해 구분될 수 있다. 이처럼 최초 정의된 다이의 일부분을 자르도록 실시된다는 점에서, 본 발명의 기술적 사상에 따른 도파로의 절단면 형성 방법은 상기 스크라이브 레인 영역(SL)을 따라 실시되는 반도체 칩 분리를 위한 공정들과는 구별된다.
도 25는 본 발명의 일 실시예에 따른 포토닉스 소자를 도시하는 도면이다.
도 25를 참조하면, 본 발명의 일 실시예에 따른 포토닉스 소자(200)는 광학적으로 서로 연결된 복수의 광소자들(예를 들면, 제 1 및 제 2 광소자들(201, 202))을 포함할 수 있다. 이때, 상기 제 1 및 제 2 광소자들(201, 202) 중의 적어도 하나는 도 1 내지 도 24를 참조하여 설명된 광도파로 절단면 형성 방법들 중의 한가지를 사용하여 형성될 수 있다.
도 1 내지 도 24를 참조하여 설명된 광도파로 절단면 형성 방법이 채용된 광도파로들이 상기 포토닉스 소자를 구현하기 위해 사용된다는 점에서, 본 발명의 기술적 사상에 따른 도파로의 절단면 형성 방법은, 공정의 결과물들 모두가 제품으로 사용되지 않는, 반도체 장치의 불량 분석을 위한 웨이퍼 쪼갬 공정들과는 구별된다.
도 1은 본 발명의 일 실시예에 따른 도파로 절단면(waveguide facet) 형성 방법을 설명하기 위한 순서도이다.
도 2 내지 도 7은 이 실시예에 따른 도파로 절단면 형성 방법을 도시하는 사시도들이다.
도 8 내지 도 12는 이 실시예에 따른 도파로 형성 방법을 보다 상세하게 설명하기 위한 도면들이다.
도 13 내지 도 16은 본 발명의 기술적 사상에 따른 일 측면을 설명하기 위한 단도면들이다.
도 17은 본 발명의 다른 실시예에 따른 도파로 절단면 형성 방법을 설명하기 위한 순서도이다.
도 18 및 도 19는 이 실시예에 따른 도파로 절단면 형성 방법을 도시하는 사시도들이다.
도 20 및 도 21은 본 발명의 변형된 실시예들에 따른 도파로 절단면 형성 방법을 설명하기 위한 순서도들이다.
도 22 내지 도 24는 본 발명의 기술적 사상에 따른 도파로 절단면 형성 방법들의 다른 측면을 설명하기 위한 사시도들이다.
도 25는 본 발명의 일 실시예에 따른 포토닉스 소자를 도시하는 도면이다.

Claims (15)

  1. 기판 상에, 도파로들을 포함하는, 적어도 하나의 광소자 다이를 형성하는 단계;
    상기 기판의 하부면에 적어도 하나의 트렌치를 형성하는 단계; 및
    상기 기판을 쪼갬(cleave)으로써, 상기 트렌치의 상부에서 상기 도파로들의 절단면들(facets)을 형성하는 단계를 포함하되,
    상기 트렌치는 상기 도파로들의 아래에서 상기 도파로들을 가로지르는 방향으로 형성되는 것을 특징으로 하되,
    상기 기판은 단결정 실리콘 웨이퍼이고, 상기 도파로보다 낮은 굴절률을 가지면서 상기 도파로들의 아래에 형성되는 하부막을 더 포함하는 도파로 절단면 형성 방법.
  2. 청구항 1에 있어서,
    상기 기판은 단결정 구조를 갖는 물질로 형성되는 것을 특징으로 하는 도파로 절단면 형성 방법.
  3. 청구항 2에 있어서,
    상기 트렌치는 상기 기판에 역학적 취약성을 갖는 취약 영역을 정의하고, 상기 기판을 쪼개는 단계는 상기 취약 영역의 역학적 취약성(mechanical fragileness)을 이용하여 상기 절단면들이 형성되는 위치를 상기 트렌치의 상부로 한정시키는 것을 특징으로 하는 도파로 절단면 형성 방법.
  4. 청구항 3에 있어서,
    상기 기판을 쪼개는 단계는 역학적인 방법을 사용하여 상기 취약 영역에 역학적 스트레스를 인가하는 단계를 포함하는 것을 특징으로 하는 도파로 절단면 형성 방법.
  5. 삭제
  6. 삭제
  7. 청구항 1에 있어서,
    상기 도파로들은 실리콘인 것을 특징으로 하는 도파로 절단면 형성 방법.
  8. 청구항 1에 있어서,
    상기 기판 상에 도파로들을 포함하는 적어도 하나의 광소자 다이를 형성하는 단계는, 단결정 실리콘 웨이퍼, 산화막 및 실리콘층을 구비하는, 에스오아이 웨이퍼를 가공하는 단계를 포함하되, 상기 단결정 실리콘 웨이퍼는 상기 기판으로 사 용되고, 상기 가공된 실리콘층은 상기 도파로들로 사용되는 것을 특징으로 하는 도파로 절단면 형성 방법.
  9. 청구항 1에 있어서,
    상기 적어도 하나의 광소자 다이는 경계 영역에 의해 공간적으로 분리되면서 상기 기판 상에 2차원적으로 배열되는 복수의 광소자 다이들을 포함하되,
    상기 트렌치는 상기 광소자 다이들 사이의 경계 영역으로부터 수평적으로 이격된 상기 기판의 하부면에 형성되는 것을 특징으로 하는 도파로 절단면 형성 방법.
  10. 청구항 9에 있어서,
    상기 광소자 다이들은 복수의 노광 단계들을 포함하는 패턴 전사 공정을 이용하여 형성되되, 상기 경계 영역은 서로 다른 상기 노광 단계들이 적용되는 영역들 사이에 형성되는 것을 특징으로 도파로 절단면 형성 방법.
  11. 청구항 9에 있어서,
    상기 적어도 하나의 트렌치를 형성하는 단계는 상기 기판의 하부면에 복수의 트렌치들을 형성하는 단계를 포함하되,
    상기 복수의 광소자 다이들 각각의 하부에는 하나 또는 두개의 트렌치들이 형성되는 것을 특징으로 하는 도파로 절단면 형성 방법.
  12. 청구항 11에 있어서,
    상기 광소자 다이들은 상기 기판의 일 측벽으로부터 소정의 거리에 위치하는 기준 다이를 포함하되,
    상기 적어도 하나의 트렌치를 형성하는 단계는
    상기 기준 다이 아래에 기준 트렌치를 형성하는 단계; 및
    상기 기준 트렌치를 기준으로 상기 광소자 다이의 피치만큼 이격된 위치에 상기 트렌치를 형성하는 과정을 반복하는 단계를 포함하는 도파로 절단면 형성 방법.
  13. 청구항 1에 있어서,
    상기 트렌치를 형성하기 전에, 상기 기판의 소정 영역에 기준 마크를 형성하는 단계를 더 포함하되,
    상기 트렌치는 상기 기준 마크를 기준점으로 사용하여 형성되는 것을 특징으로 하는 도파로 절단면 형성 방법.
  14. 청구항 13에 있어서,
    상기 기준 마크는 상기 트렌치에 평행한 방향을 따라 상기 기판의 가장자리 영역를 잘라버림으로써 형성되는 상기 기판의 측벽인 것을 특징으로 하는 도파로 절단면 형성 방법.
  15. 삭제
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