JP4215178B2 - 画像捕獲回路 - Google Patents

Description

【発明の属する技術分野】
本発明は、一般的に、集積回路に関し、更に特定すれば、光活性素子(photoactive device)が発生する画像信号を処理する回路に関するものである。
【従来の技術】
高解像度の画像捕獲システムは、典型的に、電荷結合素子，フォトダイオードおよび光トランジスタのような半導体光活性検出素子のアレイを用いて画像を検出する。かかるアレイは小型でありしかも低電力で動作するので、デジタル・カメラやスキャナのような携帯機器における使用には理想的である。光活性検出素子は、アレイ上に投影される画像の画素を表す出力信号を発生する。画像は、カラー・フィルタまたは同等の構造を介して投影され、各光活性素子は光の三原色の１つに応答する。カラー・フィルタを通過した画素信号は、結合され画像の色を再生する。例えば、ＲＧＢシステムでは、各光活性素子は、赤色光，緑色光または青色光のいずれかに応答する。
画素信号は、直列に検出され、検出アレイの出力においてアナログ画素ストリームを形成する。高品位テレビジョン規格との互換性を確保するために、画素信号の検出および処理は、少なくとも２７．０メガヘルツの画素レートで行われる。検出ノイズを低減するために、画素ストリームは、特定のタイム・スロットの間でのみ検出される。所与の範囲の処理パラメータおよび動作条件に対する最良のノイズ制御が得られるのは、タイム・スロットが等しい幅を有する場合である。
従来技術のシステムでは、高画素レートを得るために、交互の検出増幅器において、ビデオ・ストリームの交互の画素を検出する。例えば、奇数画素を第１検出増幅器において検出し、偶数画素を第２検出増幅器において検出し、交互の検出増幅器から得られる出力信号を、単一のストリームに多重化し、更に処理を進める。画素信号を検出するための所望のタイム・スロットは、プログラミング・コードを、高周波数二進カウンタが発生するタイム・スロット・カウントと比較することによって選択する。二進カウンタを駆動するクロックは、サンプリング・レートと画素信号期間当たりのタイム・スロット数との積に等しい周波数で動作する。例えば、画素信号が２７．０メガヘルツで動作し、画素信号内に１６のタイム・スロットが望まれる場合、２７^* １６＝４３２メガヘルツで動作するクロックが必要となる。
【発明が解決しようとする課題】
従来技術の検出方式に伴う問題の１つは、交互の検出増幅器間の不整合は全て、固定パターン表示欠陥を発生する結果となり、これは識別または補正が困難または不可能であることである。更に、高周波数二進カウンタは、大量の電力を消費する。
したがって、発生するサンプリング・パルスのクロック周波数を低下することにより、固定パターン表示欠陥を低減し、しかも電力を削減する、改善された検出回路が必要とされている。
【発明の実施の形態】
図１は、画像捕獲素子２０および出力装置２２を含む、画像捕獲システム１０の一部分解等幅図である。画像捕獲システム１０は、画像１２を捕獲し、以下で更に詳細に述べるように、出力装置２２が認識可能なフォーマットのデジタル・データに変換する。
画像捕獲素子２０は、撮像集積回路２６を収容するパッケージ２４および集積回路２６をパッケージ２４内に封止する蓋２８を含む。蓋２８は透明部分３０を含み、画像１２を集積回路２６の領域３２上に投影する。この透明部分は、合焦レンズとして動作するように製造することができるが、代わりに、画像１２と領域３２との間に介挿される外部レンズ（図示せず）によって、合焦させることも可能である。領域３２は、電荷結合素子，フォトダイオードおよび画素センサとして機能する光トランジスタのような、光活性半導体素子のマトリクスとして組織化された光検出アレイを含む。各光活性素子は画素信号を生成し、その電圧は、当該素子上の光の強度および色に相関付けられている。更に、領域３２は、予め規定された順序で画素を選択し、導体３６上に画素信号のストリームを生成する回路も含む。
集積回路２６は、信号処理回路を内蔵する領域３４を含む。この信号処理回路は、アナログ画素ストリームを処理してデジタル出力データを生成し、ワイヤ・ボンド３７を通じてデジタル出力データをパッケージ２４のリード３９に結合する。図１では、図を簡略化するために、出力信号は単一のリード上に与えられるものとして表されているが、多くの用途では、出力信号は、バス上に与えられ、パッケージ２４の多数のリードに供給される。クロックおよびアドレス信号のような制御信号が、領域３４内の回路によって、導体またはバス３８上に与えられ、領域３２の検出アレイの電気的動作を制御する。
出力装置２２は、モニタとして示されているが、プリンタ，ディスク・ドライブのような記憶装置等のような、あらゆる数の素子とすることも可能である。ページャまたは携帯電話機のようなワイヤレス通信装置では、画像捕獲システム１０は変調信号を与え、画像を他の通信装置に同報通信する。したがって、出力装置２２は、キャリア信号を与える無線周波数発振器，出力データでキャリア信号を変調する変調器および変調キャリア信号を送信するアンテナを含むことができる。
図２は、領域３４の信号処理回路のブロック図である。図面では、同じ参照番号を有するエレメントは、同様の機能を与えるものとする。２７．０メガヘルツの画素レートで動作するアナログ画素ストリームＶ_PIXEL が、導体３６上で受信される。Ｖ_PIXEL は画素信号を含み、その振幅は、光検出アレイ内の対応する光活性素子上に投影される光の量を示す。カラー・システムでは、各素子への光は、典型的に、カラー・フィルタを通過し、画素信号は原色成分を表す。
相関二重サンプリング（ＣＤＳ：correlated double sampling）回路２０２は、特定の時点においてＶ_PIXEL をサンプルする検出回路である。その特定の時点については、以下で詳細に説明する。Ｖ_PIXEL は、シングル・エンド信号であり、ノイズ不感性(noise immunity)を高めダイナミック・レンジを広げるために、ＣＤＳ回路２０２によって、光強度を表す差動出力信号Ｖ_PP−Ｖ_PNに変換する。したがって、ＣＤＳ回路２０２はシングル・エンド／差動変換器として動作する。ＣＤＳ回路２０２は、典型的に電圧利得段を含み、光検出アレイ内の所与の形式の光活性素子に対して、ダイナミック・レンジを最適化する。例えば、殆どの光活性素子が生成する画素信号は、その最大光条件の下における振幅が約１ボルトである。最少Ｖ_DD＝２．８ボルトのバッテリ電源電圧で動作する携帯ワイヤレス通信装置に用いるための実施例では、ＣＤＳ回路２０２は、約１．５の電圧利得を与え、得られるピーク・ツー・ピーク・ダイナミック・レンジは１．５ボルトとなる。
タイミング発生器２１４は、外部ソースから基準クロック信号ＲＥＦＣＬＫを受信し、画像捕獲システム１０の動作を同期させる。タイミング発生器２１４は、周波数シンクロナイザを含み、電圧制御発振器（ＶＣＯ）を制御して、２７^* ８＝２１６．０メガヘルツで動作する高周波数クロック信号Ｖ_HFを与える。Ｖ_HFは、タイム・スロット・パルス・ポジショナ２１２を駆動し、Ｖ_PIXEL の期間を、ＣＤＳ回路２０２がＶ_PIXEL をサンプリングするタイム・スロットに分割する。Ｖ_HFを分周することによって、またはＲＥＦＣＬＫを基準とする第２ＶＣＯを用いることによって、２７．０メガヘルツで動作する画素クロック信号Ｖ_PCLKを導出する。Ｖ_PCLKは、導体３８上に与えられ、光活性素子にアドレスしＶ_PIXEL のレートを設定する。
タイム・スロット・パルス・ポジショナ２１２は、タイミング発生器２１４からＶ_HFを受信し、選択されたタイム・スロット内で検出クロックＶ_S1，Ｖ_S2を発生する。これらの検出クロックは、ＣＤＳ回路２０２が、以下に述べるように、Ｖ_PIXEL をサンプリングするために用いられる。
出力信号Ｖ_PP−Ｖ_PNは、プログラム可能利得増幅器（ＰＧＡ：programmable gain amplifier ）２０４の差動入力に印加される。ＰＧＡ２０４は、デジタル的にプログラム可能な利得段であり、その利得は、原色を示し二導体バス２２２上に与えられるデータによって制御される。画像１２の真の色を捕獲するために、Ｖ_PIXEL の原色成分は、各原色の光強度が等しい場合、等しい振幅を有さなければならない。即ち、白色光が領域３２上に投影される場合、赤色，緑色および青色が濾波された素子は、同じ振幅の画素信号を生成しなければならない。しかしながら、実際のシステムでは、光活性素子は、異なる色の光に対して異なる応答性を有する。加えて、カラー・フィルタは、異なる透明度を与えるので、所与の光強度に対して、異なる色は振幅が等しくない画素信号を生成する。
Ｖ_PIXEL に対してホワイト・バランス調節を行うために、Ｖ_PIXEL 内の各画素信号によって検出される色に応じて、ＰＧＡ２０４の利得を変動させる。例えば、赤色画素信号は１．０の利得で増幅し、緑色画素信号は１．３３３の利得で増幅し、青色画素信号は２．０の利得で増幅する。白色光が光検出アレイ上に投影される場合、デジタル出力信号Ｖ_DATAが白色光として表示されるように、得られる色依存画素信号の振幅を調節する。
オフセット調節回路２０６は、ＰＧＡ２０４からホワイト・バランスの調節を行った差動出力信号を受信し、光活性素子ならびにＣＤＳ回路２０２およびＰＧＡ２０４によって混入された電圧オフセットを補正する。このオフセットは、光活性素子における休止キャリア(quiescent carrier) 発生、ならびにＣＤＳ回路２０２およびＰＧＡ２０４におけるコンポーネントの不完全な整合によるオフセットによって発生する。オフセットは、当技術分野では完全に定着した技法を用いて、ゼロ光条件の下でオフセット調節回路２０６の出力信号を測定することによって判定する。
アナログ／デジタル変換器（ＡＤＣ）２０８は、差動入力においてオフセット調節済み信号を受信し、バス２０９上に代表的並列デジタル・ワードを生成する。ＡＤＣ２０８が生成するデジタル・ワードにおけるビット数と少なくとも同数の導体を有するようにバス２０９を構成することにより、高データ・レートが得られる。例えば、デジタル・ワードが８ビット幅である場合、バス２０９は８本の導体を含む、等とする。
デジタル信号処理回路（ＤＳＰ）２１０は、ＡＤＣ２０８からの並列デジタルワードを受信し、ガンマ補正，画像ノイズ濾波，画素クラスタ平均，カラー・ディープニング(color deepening) およびコントラスト補強，データ圧縮ならびに出力データ・フォーマット化のような、種々の処理のいずれかを実行する。また、ＤＳＰ２１０は、色参照テーブル（図示せず）も制御し、特定のプリンタまたはモニタ上に画像を表示するために、赤色画素、緑色画素および青色画素の混成を最適化する。ＤＳＰ２１０を動作させるソフトウエア命令は、リード・オンリ・メモリまたはランダム・アクセス・メモリのようなメモリ素子に格納される。図３は、増幅器３０２およびコンデンサ３１０ないし３２０を含むＣＤＳ回路２０２の回路構成図である。更に、ＣＤＳ回路２０２は、トランスミッション・ゲート，または最少の歪みでアナログ信号を転送可能な同様のアナログ・スイッチング素子として実施されるスイッチ３３０ないし３５３を含む。ＣＤＳ回路２０２は、サンプル・アンド・ホールド機能，および第１および第２時点においてＶ_PIXEL の大きさを検出し、サンプルの減算を行って差動出力信号Ｖ_PN−Ｖ_PPを生成する減算機能を実行する。多くの場合、増幅器３０２は、ダイナミック・レンジを最大にする電圧利得段を含む。例えば、Ｖ_PIXEL の最大振幅が１．０ボルトである一実施例では、ＣＤＳ回路２０２は１．５の利得を生成する。
典型的に、高利得ＣＤＳ増幅器は、Ｖ_PIXEL の期間に比較すると、長い静定時間および遅い速度を有する。検出のレートを高めるために、従来技術のシステムは並列増幅器を用いて交互の画素信号をサンプリングすることにより、一方の増幅器が画素信号を検出している間に、他方の増幅器を静定可能としている。しかしながら、かかる並列検出増幅器は、表示画像の歪みを招き、固定パターン欠陥を生ずる。本発明の検出回路はこの問題を克服するにあたって、交互の画素信号を交互のコンデンサを用いてサンプリングし、多数の検出増幅器の代わりに、単一の増幅器３０２によってこれらのサンプルを処理し、集積回路においては、コンデンサの方が増幅器よりも精度高く整合可能であるという事実を利用する。本発明は、１つの増幅器のみを用いて画素信号を検出することにより、電力消費削減およびダイ面積縮小を図り、従来技術を更に改善するものである。
ＣＤＳ回路２０２の動作の詳細は、図４のタイミング図を参照することによって理解することができる。図４は、光検出アレイにおける光活性素子を連続的に３回アクセスすることによって発生した３つの隣接する画素信号を含む画素ストリームＶ_PIXEL の典型的な波形を示す。最初の画素信号は、時間期間Ｔ₀ ，Ｔ₁ ，Ｔ₂ を含み、２番目の画素信号は時間期間Ｔ₃ ，Ｔ₄ を含み、３番目の画素信号は時間期間Ｔ₅ ，Ｔ₆ を含む。
時間期間Ｔ₀ は、光活性素子にアクセスしたときに、光検出アレイにおいて寄生容量を放電する際に発生する高いスイッチング・ノイズによって特徴付けられる。スイッチング・ノイズは相関ノイズ、即ち、各画素信号内に繰り返すノイズである。
時間期間Ｔ₁ のことを暗期間または基準期間と呼び、この間、Ｖ_PIXEL は主に低周波数のノイズを含むが、光強度に関する情報は含まない。相関ノイズおよび非相関ノイズ双方が存在する可能性があるが、通常振幅は小さい。時間期間Ｔ₁ の間のＶ_PIXEL のレベルは、低周波数ノイズを濾波するための基準として用いる。プログラム可能サンプリング信号Ｖ_S1は、暗期間の間にＶ_PIXEL をサンプリングし、暗信号即ち基準信号を生成するときを制御する。
時間期間Ｔ₂ は明期間として示され、この間、Ｖ_PIXEL の振幅は、光活性検出素子上に投影される光を示す。プログラム可能サンプリング信号Ｖ_S2が、明期間におけるＶ_PIXEL をサンプリングするときを制御する。第２および第３画素信号は、第１画素信号と同様の特徴を有し、第１画素信号の期間Ｔ₀ ないしＴ₂ に相当する時間期間に関して特徴付けることができる。即ち、時間期間Ｔ₀ ，Ｔ₁ は、第２画素信号のＴ₃ 、および第３画素信号のＴ₅ に対応し、一方時間期間Ｔ₂ はＴ₄ ，Ｔ₆ に対応する。
再度図３を参照し、スイッチ３３０，３３２を閉じ、他のスイッチを開き、一方Ｖ_S1を論理ハイにすることによって、時間期間Ｔ₀ またはＴ₁ において第１画素信号をサンプリングし、コンデンサ３１０を第１画素信号の暗レベル即ち基準レベルに充電する。更に、明期間（時間期間Ｔ₂ ）の間も、スイッチ３３８，３４０を閉じ、他のスイッチを開き、Ｖ_S2を論理ハイにすることによって、第１画素信号をサンプリングする。時間期間Ｔ₂ ，Ｔ₃ の間スイッチ３３３，３４１を閉じ、他のスイッチを開いて、増幅器３０２の非反転入力および反転入力における、サンプリングした暗レベルおよび明レベルを格納する。時間期間Ｔ₃ の間、増幅器３０２は減算／増幅モードで動作し、このモードでは、スイッチ３４７，３４８，３５０，３５３を閉じて、サンプリングした暗レベルと明レベルとの差に比例する差動アナログ出力信号Ｖ_PP−Ｖ_PNを生成する。
同様に、増幅した第１画素がＴ₃ の間に出力されている間、Ｔ₃ の間に１回スイッチ３３４，３３６を閉じつつＶ_S1を論理ハイにすることによって、第２画素をサンプリングし、コンデンサ３１２を充電して第２画素信号の基準レベルを確立し、再度期間Ｔ₄ において、スイッチ３４２，３４４を閉じつつＶ_S2を論理ハイにすることによって、第２画素を同様にサンプリングする。時間期間Ｔ₄ ，Ｔ₅ の間スイッチ３３７，３４５を閉じて、増幅器３０２の入力における、サンプリングされた暗レベルおよび明レベルを格納する。Ｔ₅ の間、スイッチ３４７，３４８，３５０，３５３を閉じることによって、増幅器３０２は減算／増幅モードで動作し、第２画素信号の暗レベルと明レベルとの間に差に比例するＶ_PP−Ｖ_PNを生成する。
増幅器３０２が減算／増幅モードで動作していない場合、スイッチ３４６，３４９，３５１，３５２を閉じて、コンデンサ３１８，３２０上の電荷を除去する。同様に、Ｔ₄ の間、スイッチ３３１，３３２，３３９，３４０を閉じてコンデンサ３１０，３１４を放電し、一方Ｔ₆ の間スイッチ３３５，３３６，３４３，３４４を閉じてコンデンサ３１２，３１６を放電する。
したがって、上述のように、コンデンサ３１０，３１４上の奇数画素信号の暗レベルおよび明レベル、ならびにコンデンサ３１２，３１６上の偶数画素信号の暗レベルおよび明レベルを交互にサンプリングし格納することによって、Ｖ_PIXEL を検出する。これらのサンプルは全て増幅器３０２を介して送出され、Ｖ_PIXEL の全画素信号のために、増幅器３０２を通る単一の信号経路を与える。これによって、従来技術において用いられていた並列増幅経路を回避し、表示画像の画質改善を図る。上述の検出方式は、追加のコンデンサ対を用い、各サイクルにおいて追加の画素信号の暗レベルおよび明レベルを連続的にサンプリングすることにより、Ｖ_PIXEL レート高めるように拡張可能であることは明らかである。
図５は、タイム・スロット・パルス・ポジショナ２１２の構成図であり、クロック駆動発振器(clocked oscillator)５２およびデコーダ５４，５６を含む。クロック駆動発振器５２は、９段のクロック駆動リング・オシレータとして構成され、相補クロックの立ち上がりエッジおよび立ち下がりエッジ双方において駆動され、バス５１，５３上に８ビットのデータを生成し、Ｖ_PIXEL をサンプリングするための１６個の可能なタイム・スロットＴ₁ ないしＴ₁₆を表す。９段クロック駆動リンク・オシレータは、Ｖ_HFに同期した８つのクロック駆動反転器(clocked inverter)と、１つの標準的なリップル通過反転器(ripple through inverter) とを含む。８つのクロック駆動反転器の出力は差動増幅器を駆動し、バス５１，５３上に、真の出力信号および相補出力信号をそれぞれ与える。各クロック駆動反転器の真の出力および相補出力は、一致するエッジを有するので、遷移グリッチによるノイズを発生することなく、Ｖ_S1，Ｖ_S2パルスを容易に１タイム・スロット以上に延長することが可能となる。
従来技術のカウンタは、クロック信号の１つのエッジで増分するので、１６のカウントを生成するには、１６個のクロック・パルスを必要とする。本発明は、クロック信号Ｖ_HFの立ち上がりエッジおよび立ち下がりエッジ双方で駆動するという利点があるので、１６のカウントを生成する場合、８つのクロック・パルスのみがあればよい。したがって、Ｖ_HFは、従来技術のシステムの半分の周波数で動作し、少ない電力で同様の機能性を与えることができる。特に、Ｖ_PIXEL が２７．０メガヘルツで動作する場合、Ｖ_HFは８^* ２７＝２１６メガヘルツで発生するが、一方従来技術において、これに相当する処理能力を得るためには、タイム・スロット・クロックを、１６^* ２７＝４３２メガヘルツで動作させる必要がある。
タイム・スロット・パルス・ポジショナ２１２の動作は、図６のタイミング図を参照することによって理解することができる。図６は、Ｖ_PIXEL の期間をタイム・スロットＴ₁ ないしＴ₁₆に分割した場合を示す。タイム・スロットＴ₁ ないしＴ₁₆は、サンプリング信号Ｖ_S1，Ｖ_S2を発生するための可能な時間を表す。尚、各タイム・スロットはＶ_HFの連続遷移エッジによって定義されるので、１６個のタイム・スロットはＶ_HFの８サイクルのみで発生されることを注記しておく。デコーダ５４は、８−ビット・バス５１上の８つのクロック駆動反転器からの８つの真の出力信号を受信し、更に８−ビット・バス５３上の８つの相補出力信号を受信する。連続する反転器対からの真の出力信号は、単一の二入力ＡＮＤ論理ゲート（図示せず）、または同等物によってデコードされ、デコーダ５４の８つの内部パルス、即ち、各タイム・スロットＴ₂ ，Ｔ₄ ，Ｔ₆ ，Ｔ₈ ，Ｔ₁₀，Ｔ₁₂，Ｔ₁₄，Ｔ₁₆の間に１パルスを生成する。同様に、隣接するクロック駆動反転器対からの相補出力信号をデコードし、８つのタイム・スロットＴ₁ ，Ｔ₃ ，Ｔ₅ ，Ｔ₇ ，Ｔ₉ ，Ｔ₁₁，Ｔ₁₃，Ｔ₁₅の各々の間内部パルスを生成する。
プログラミング・ワードＰＲＯＧ１が、１６導体バスを通じてデコーダ５４の入力に供給され、Ｖ_S1を発生するタイム・スロットを設定する。ＰＲＯＧ１の各ビットは、二入力ＡＮＤ論理ゲートとデコーダ５４の出力との間のスイッチを制御し、プログラムされたタイム・スロットの間、デコーダ５４の出力に切り替えてＶ_S1を生成するための内部パルスを選択する。例えば、図６に示すように、STAGE2およびSTAGE3と命名したされたクロック駆動発振器５２の連続するクロック駆動反転器の相補出力信号上で、特定の二入力ＡＮＤ論理ゲートがＡＮＤ演算を実行すると仮定する。図６に示すように、ＡＮＤ論理ゲートと出力との間のスイッチを制御するＰＲＯＧ１のビットが、タイム・スロットＴ₃ の間にＶ_S1を発生させる。
単一の論理ゲートによって、対をなすクロック駆動発振器５２の連続段をデコードすることにより、デコーダ５４は、従来技術のデコーダよりも高速に動作する。沢山の負荷をかけたノードを回避することにより、伝搬遅延を減少させる。加えて、Ｖ_S1，Ｖ_S2は、立ち上がり時間および立ち下がり時間が短いので、デコーダ５４は、一層狭く精度が高いＶ_S1パルスを生成し、必要であれば、可能なタイム・スロット数を増やすことも可能である。立ち上がり時間および立ち下がり時間が短いことのために、ＰＲＯＧ１をデコーダ５４の１回の切り換えより長く活性化させ、連続する内部パルスを出力に結合し、１タイム・スロット以上の長さを有するＶ_S1のパルスが生成可能となるという利点がある。
デコーダ５６も同様に動作し、１６ビットのプログラミング・ワードＰＲＯＧ２を受信して、Ｖ_S2を発生するタイム・スロットを制御する。一例として、STAGE2およびSTAGE3と命名したクロック駆動反転器の真の出力信号に対して、デコーダ５６内の所与のＡＮＤ論理ゲートがＡＮＤ演算を実行することを想定する。図６に示すように、所与のＡＮＤ論理ゲートと出力との間のスイッチを制御するＰＲＯＧ２のビットが、Ｖ_S2をタイム・スロットＴ₁₁の間に発生させる。
図７は、Ｖ_PIXEL の期間をタイム・スロットに分割する、クロック駆動発振器５２を更に詳細に示す構成図であり、リング・オシレータとして構成された８つのクロック駆動反転器７２を含むリング・オシレータの段を、図示のようにSTAGE1ないしSTAGE8で示す。リング・オシレータは、発振を維持のに必要な負フィードバックを与えるためには奇数個の反転器を必要とするので、標準的なリップル通過反転器７３またはその等価物を含ませて、９回目の反転を与える。１期間内のタイム・スロット数は、クロック駆動発振器５２において対応する数のクロック駆動反転器段を備えることによって、変化させることができる。
各クロック駆動反転器７２は、出力８１において出力信号を生成し、入力８０において前段からの入力信号を受信する。入力８０は、ｐ−チャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ７６およびｎ−チャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ７９の制御電極即ちゲート電極，ならびに前段の出力に結合されている。入力８２は、ＰＭＯＳトランジスタ７７およびＮＭＯＳトランジスタ７８に結合され、Ｖ_HFを受信する。入力８０における遷移の後、出力信号は、次の遷移までその現状態に留まり、各段の出力信号をＶ_HFに同期させる。
クロック駆動発振器５２の動作は、図６のタイミング図を参照することによって理解することができる。図６は、STAGE1ないしSTAGE4で示す、最初の４つのクロック駆動反転器７２の出力（ノード８１）における波形を示し、回路の動作を表している。ある段の出力がその論理状態を変化させると、次の段の出力は、Ｖ_HFの次の遷移時にその論理状態を変化させる。したがって、次のＶ_HFの遷移までの半サイクルの間、即ち１タイム・スロットの間、連続する段は同じ論理状態の出力を有する。例えば、STAGE1およびSTAGE2の出力は双方とも、タイム・スロットＴ₂ の間ハイであり、タイム・スロットＴ₁₀の間ローである。同様に、STAGE2およびSTAGE3の出力は双方とも、タイム・スロットＴ₃ の間ローであり、タイム・スロットＴ₁₁の間ハイであり、STAGE3およびSTAGE4の出力は双方とも、タイム・スロットＴ₄ の間ハイであり、タイム・スロットＴ₁₂の間ローである。
更に、クロック駆動発振器５２は、８つのシングル・エンド／差動変換器７４を含み、その入力は、クロック反転器７２の出力信号を受信し、バス５１，５３上に真の出力信号および相補出力信号をそれぞれ与える。バス５１，５３上の出力信号の遷移エッジは一致する。デコーダ５４，５６のノードにおいて、エッジが一致し、しかも負荷が軽いので、Ｖ_S1およびＶ_S2パルスは１タイム・スロット以上に容易に延長され、しかも遷移グリッチを生じない。このため、表示画像におけるノイズを最少に抑える時点においてＶ_PIXEL のサンプリングを行う柔軟性が得られる。
要約すれば、本発明は、相関二重サンプリングを用いて、異なるタイム・スロットにおいて第１画素信号を検出し、２つのコンデンサ上に暗（即ち、基準）信号および明信号を格納する検出回路を提供する。増幅器において、暗信号および明信号を増幅し、その差に比例する差動出力信号を生成する。第１画素信号からの暗サンプルおよび明サンプルを増幅している間、第２画素信号をサンプルし、２つの別のコンデンサ上に暗信号および明信号を生成する。これらの暗信号および明信号は、同じ増幅器において増幅され、第２画素信号の振幅を示す差動出力信号を生成する。同じ増幅器において交互にサンプルした画素信号を増幅することにより、増幅器の不整合による固定パターン表示アーチファクトは減少または解消する。クロック駆動発振器が発生するプログラム・タイム・スロットの間に画素信号をサンプリングすることにより、ノイズが減少する。クロック駆動発振器のクロック信号は、タイム・スロットの期間の２倍で動作するので、低い周波数での動作および電力削減が可能となる。
【図面の簡単な説明】
【図１】画像捕獲システムの等幅図。
【図２】信号処理回路のブロック図。
【図３】相関二重サンプリング回路の構成図。
【図４】相関二重サンプリング回路の信号のタイミング図。
【図５】タイム・スロット・パルス・ポジショナの構成図。
【図６】タイム・スロット・パルス・ポジショナのタイミング図。
【図７】クロック駆動発振器の構成図。
【符号の説明】
１０ 画像捕獲システム
１２ 画像
２０ 画像捕獲素子
２２ 出力装置
２４ パッケージ
２６ 撮像集積回路
２８ 蓋
３０ 透明部分
３７ ワイヤ・ボンド
３８ バス
３９ リード
５２ クロック駆動発振器
５４，５６ デコーダ
７２ クロック駆動反転器
７３ リップル通過反転器
７４ シングル・エンド／差動変換器
７６ ｐ−チャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ
７７ ＰＭＯＳトランジスタ
７８ ＮＭＯＳトランジスタ
７９ ｎ−チャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ
２０２ 相関二重サンプリング回路
２０４ プログラム可能利得増幅器
２０６ オフセット調節回路
２０８ アナログ／デジタル変換器（ＡＤＣ）
２１０ デジタル信号処理回路（ＤＳＰ）
２１２ タイム・スロット・パルス・ポジショナ
２１４ タイミング発生器
２２２ 二導体バス
３０２ 増幅器
３１０〜３２０ コンデンサ
３３０〜３５３ スイッチ

Claims (2)

1. 画像捕獲回路であって：
   画像からの光に応答し、端子において画素信号を生成する光活性素子；並びに
   信号処理回路であって：
   （１）第１および第２入力、並びに第１および第２出力を有する増幅器；
   （２）第１、第２、第３、第４、第５および第６コンデンサであって、前記第１コンデンサは前記増幅器の前記第１入力および前記第１出力の間に結合され、かつ前記第２コンデンサは前記増幅器の前記第２入力および前記第２出力の間に結合されているもの；および
   （３）前記光活性素子によって発生された信号を、第１時間期において前記第３コンデンサの電極に、かつ第２時間期において前記第５コンデンサの電極に切り替えるスイッチング回路であって、前記スイッチング回路は第３時間期において前記第３および第５コンデンサの電極を前記増幅器の前記第１および第２入力に結合して前記増幅器の前記第１および第２出力間に第１の値の検出信号を生成し、前記スイッチング回路はさらに前記信号を前記第３時間期において前記第４コンデンサの電極に、かつ第４時間期において前記第６コンデンサの電極に切り替え、前記スイッチング回路は前記第４および第６コンデンサの前記端子を前記増幅器の前記第１および第２入力に結合して第２の値の検出信号を生成するスイッチング回路；
   を具備することを特徴とする画像捕獲回路。
2. 検出回路であって：
   第１、第２、第３、第４、第５および第６コンデンサ；
   第１および第２入力、並びに、第１および第２出力を有し出力信号を提供する増幅器であって、前記第１コンデンサは前記第１入力および前記第１出力の間に結合され、かつ前記第２コンデンサは前記第２入力および前記第２出力の間に結合されている増幅器；および
   光活性素子によって生成される画素信号を第１サンプリング時間の間に前記第３コンデンサの端子に、かつ第２サンプリング時間の間に前記第５コンデンサの端子に切り替えるスイッチング回路であって、該スイッチング回路は前記第３および第５コンデンサの前記端子を前記増幅器の前記第１および第２入力に結合して第１の値の出力信号を生成し、前記スイッチング回路はさらに前記画素信号を第３サンプリング時間の間に前記第４コンデンサの端子に、かつ前記第４サンプリング時間の間に前記第６コンデンサの端子に切り替えるよう応答し、前記スイッチング回路は前記第４および第６コンデンサの前記端子を前記増幅器の前記第１および第２入力に結合して第２の値の出力信号を生成するスイッチング回路；
   を具備することを特徴とする検出回路。

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