KR100599015B1 - 화상캡쳐회로 - Google Patents

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KR100599015B1
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켄달 지. 무어
프레데릭 비. 샤피로
데보라 제이. 벡위스
마이클 더블유. 호델
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프리스케일 세미컨덕터, 인크.
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Abstract

감지 회로(sensing circuit)(202)는 두 개의 서로 다른 시간들에서 화소 스트림(VPIXEL)의 제1 화소 신호를 상관된 이중 샘플링(correlated double sampling)을 사용하여 샘플링함으로써 두 개의 축전기들(310, 314)에 어두운 신호와 밝은 신호를 생성한다. 어두운 신호와 밝은 신호는 증폭기(302)에서 증폭되어 그 차에 비례하는 차동 출력 신호 (VPP - VPN)를 생성한다. 제1 화소 신호의 샘플들이 증폭되는 동안, 제2 화소 신호는 이중 샘플링되어, 동일한 증폭기에서 증폭하기 위해 두 개의 다른 축전기들(312, 316)에 어두운 신호와 밝은 신호를 생성한다. 화소 신호의 기간은 클록 발진기(clocked oscillator)(52)에 의해 타임 슬롯들(time slots)(T1 - T16)로 나누어진다. 프로그래밍 신호들(PROG1, PROG2)은 샘플링 제어 펄스들(VS1, VS2)이 발생되는 타임 슬롯들을 제어한다.

Description

화상 캡쳐 회로
본 발명은 일반적으로 집적 회로들에 관한 것이며, 더 상세하게는 광활성 장치(photoactive device)에 의해 생성된 화상 신호(image signal)를 처리하는 회로에 관한 것이다.
고해상도 화상 캡쳐 시스템들은 일반적으로 전하 결합 장치들(charge-coupled device), 광다이오드(photodiode), 광트랜지스터들(optotransistor)과 같은 반도체 광활성 감지 장치(semiconductor photoactive sensing device)의 배열로 화상들을 감지한다. 이러한 배열들은 콤펙트하며, 낮은 전력에서 동작하기 때문에 디지털 카메라들이나 스캐너와 같은 휴대용 장비에 사용되기에 이상적이다. 광활성 감지 장치들은 그 배열들에 투사된 화상의 화소들을 표시하는 출력 신호들을 생성한다. 각 광활성 장치가 빛의 삼원색 중 하나에 응답하도록, 화상은 색 필터(color filters)이나 이와 유사한 구조물들을 통하여 투사된다. 색 필터링된 화소 신호들은 화상의 색들을 재생하기 위하여 조합된다. 예를 들면, RGB 시스템에서는, 각 광활성 감지 장치는 적, 녹, 청색의 빛에 응답한다.
화소 신호들은 감지 배열의 출력에 아날로그 화소 스트림을 형성하도록 직렬로(in a serial fashion) 감지된다. 고화질 텔레비전(high definition television)의 표준들과의 호환성을 보장하기 위하여, 화소 스트림은 적어도 27.0 MHz의 화소 레이트(pixel rate)로 감지되고 처리된다. 감지 잡음을 줄이기 위하여, 화소 스트림은 특정한 타임 슬롯(time slot) 동안에만 감지된다. 처리 매개변수들과 동작 조건들의 주어진 범위에 대한 최적의 잡음 제어는 타임 슬롯들이 동일한 폭들을 갖는 경우에 달성된다.
종래 시스템들은 교호(alternate) 감지 증폭기들에서 비디오 스트림의 교호 화소들을 감지함으로써 높은 화소 레이트들 달성한다. 예를 들면, 홀수 번호의 화소들은 첫번째 감지 증폭기에 감지되고, 짝수 번호의 화소들은 두번째 감지 증폭기에서 감지되고, 교호 감지 증폭기들의 얻어진 출력 신호들은 다음 처리를 위하여 단일의 스트림으로 다중화된다. 화소 신호를 감지하기 위해 요구되는 타임 슬롯은 고주파수 이진 계수기에 의해 발생되는 타임 슬롯 계수와 프로그래밍 코드를 비교하여 선택된다. 이진 계수기를 구동하는 클록은 화소 신호 기간당 샘플링 레이트와 타임 슬롯들의 수의 곱과 같은 주파수에서 동작한다. 예를 들면, 화소 신호가 27.0 MHz에서 동작하고, 화소 신호 내에 16개의 타임 슬롯들이 요구되는 경우, 27 * 16 = 432 MHz에서 동작하는 클록이 요구된다.
종래 감지 방법들의 문제점은 교호 감지 증폭기들 사이에 임의의 불일치(mismatch)가 있는 경우 확인 또는 교정이 어렵거나 불가능한 고정된 패턴 표시 결함들(fixed pattern display defects)을 낳게 된다는 점이다. 또한 고주파수 이진 계수기는 많은 전력을 소모한다.
따라서, 고정된 패턴 표시 결함들을 줄이고, 낮은 클록 주파수의 샘플링 펄스들을 생성함으로써 전력을 줄일 수 있는 개선된 감지 회로가 요구된다.
본 발명의 과제는 위와 같은 문제점을 해결하기 위한 것으로서 화상 감지 회로의 고정된 패턴 표시 결함을 줄이는 것이다.
본 발명의 다른 과제는 화상 감지 회로의 전력을 줄이는 것이다.
도 1은 화상 캡쳐 장치(image capturing device)(20)와 출력 장치(22)를 포함하는 화상 캡쳐 시스템(10)의 부분적으로 분해된 등거리 도면이다. 화상 캡쳐 시스템(10)은 화상(12)을 캡쳐하여 출력 장치(22)에 의해 인식할 수 있는 형식의 디지털 데이터로 변환하며, 이에 대해서는, 이하에서 더 상세히 설명한다.
화상 캡쳐 장치(20)는 화상 집적 회로(imaging integrated circuit:26)를 하우징하는 패키지(24)와 패키지(24) 내의 집적 회로(26)를 덮고 있는 뚜껑(28)을 포함한다. 뚜껑(28)은 집적 회로(26)의 영역(32) 위로 화상(12)을 투사하기 위해 투명부(30)를 포함한다. 투명부는 초점 렌즈들처럼 동작하도록 제조될 수 있으며, 또는 다른 방법으로는, 화상(12)과 영역(32) 사이에 삽입된 외부 렌즈들(도시하지 않음)를 이용해 초점을 맞출 수 있다. 영역(32)은 화소 감지기들로 기능하는 광다이오드들 또는 광트랜지스터들과 같은 전하 결합 장치와 광활성 반도체 장치들의 매트릭스로서 조직화된 배열된 광학 감지 배열을 포함한다. 각각의 광활성 장치는 그 전압이 장치에 들어오는 빛의 세기와 색에 상관되는 화소 신호를 생성한다. 영역(32)은 또한 컨덕터(36) 상에 화소 신호들의 스트림을 생성하기 위해 미리 정의된 순서로 화소들을 선택하기 위한 회로들을 더 포함한다.
집적 회로(26)는 아날로그 화소 스트림을 처리하여 와이어 본드(37)를 통해 패키지(24)의 도선(39)에 결합되는 디지털 출력 데이터를 생성하기 위해 신호 처리 회로를 포함하는 영역(34)을 포함한다. 도 1에서 도면을 간단히 하기 위해 출력 신호가 단일 도선 상에 제공되는 것처럼 나타나 있지만, 많은 응용 장치들에서 출력 데이터는 버스를 통해 패키지(20)의 복수의 도선들에 제공된다. 클록 및 어드레스 신호들과 같은 제어 신호들은 영역(32)의 감지 배열의 전기적 동작을 제어하기 위하여 영역(34)에서 회로에 의해 컨덕터 또는 버스(38) 상에 제공된다.
출력 장치(22)는 모니터인 것으로 도시되어 있지만, 프린터나, 디스크 드라이브와 같은 저장 장치 등일 수 있다. 호출기(pager)나 휴대용 전화와 같은 무선 통신 장치에서, 화상 캡쳐 시스템(10)은 화상을 다른 통신 장치로 전송하기 위한 변조 신호를 제공한다. 따라서, 출력 장치(22)는 캐리어 신호를 제공하기 위한 무선 주파수(radio frequency) 발진기, 캐리어 신호를 출력 데이터와 함께 변조하는 변조기 및 변조된 캐리어 신호를 송신하기 위한 안테나를 포함할 수 있다.
도 2는 영역(34)의 신호 처리 회로의 블록도이다. 도면에서, 동일한 참조 부호들을 갖는 구성 요소들은 유사한 기능을 제공한다. 27.0 MHz의 화소 레이트에서 동작하는 아날로그 화소 스트림 VPIXEL이 컨덕터(36)에 수신된다. VPIXEL은 그 진폭이 광학 감지 배열 내의 해당하는 광활성 장치에 투사되는 빛의 세기를 나타내는 화소 신호를 포함한다. 컬러 시스템에서, 화소 신호가 원색(primary color) 성분을 나타내도록 각 장치로의 빛은 일반적으로 색 필터를 통과한다.
상관된 이중 샘플링(CDS ; correlated double sampling) 회로(202)는 아래에서 상세히 설명할 특정한 시각에 VPIXEL을 샘플링하는 감지 회로이다. VPIXEL은 잡음 면역성(noise immunity)과 다이내믹 영역(dynamic range)을 증가시키기 위하여 CDS 회로(202)에 의해 빛의 세기를 나타내는 차동 출력 신호 VPP - VPN으로 변환된 싱글-엔디드(single-ended) 신호이다. 따라서, CDS 회로(202)는 싱글-엔디드 차동 신호 변환기(single-ended to differential converter)로서 동작한다. CDS 회로(202)는 일반적으로 광학 감지 배열 내의 광활성 장치의 주어진 형태에 대해 다이내믹 영역을 최적화하기 위한 전압 이득 단계를 포함한다. 예를 들면, 대부분의 광활성 장치들은 최대 광조사 조건들 하에서 진폭이 약 1V 인 화소 신호들을 생성한다. 전원 공급 장치의 최소 전압이 VDD = 2.8V인 전지로 동작하는 휴대용 무선 통신 장치에서 사용하기 위한 실시예에서, CDS 회로(202)는 1.5V의 피크-피크(peak-to-peak) 다이내믹 영역을 제공하기 위해 약 1.5의 전압 이득을 제공한다.
타이밍 발생기(timing generator)(214)는 화상 캡쳐 시스템(10)의 동작들을 동기화하기 위하여 외부 소스로부터 기준 클록 신호 REFCLK을 수신한다. 타이밍 발생기(214)는 27 * 8 = 216.0 MHz에서 동작하는 고주파수 클록 신호 VHF를 제공하기 위하여 전압 제어 발진기(VCO ; voltage controlled oscillator)를 제어하는 주파수 합성 장치를 포함한다. VHF는 CDS 회로(202)가 VPIXEL을 샘플링하는 동안 VPIXEL의 기간을 타임 슬롯들로 나누기 위하여 타임 슬롯 펄스 배치기(time slot pulse positioner)(212)에 클록을 제공한다. 27.0 MHz에서 동작하는 화소 클록 신호 VPCLK 는 VHF를 주파수 분할하거나 REFCLK로 참조되는 제2 VCO 기준을 사용함으로써 도출된다. VPCLK 는 광활성 장치들을 어드레싱하여 VPIXEL의 레이트를 설정하기 위하여 컨덕터(38)에 제공된다.
타임 슬롯 펄스 배치기(212)는 타이밍 발생기(214)로부터 VHF를 수신하고, 아래에서 설명될 바와 같이 VPIXEL'를 샘플링하기 위하여 CDS 회로(202)에 의해 사용되는 선택된 타임 슬롯 내에서 감지 클록 VS1과 VS1을 생성한다.
출력 신호 VPP - VPN이 프로그램 가능 이득 증폭기(PGA ; programmable gain amplifier)(204)의 차동 입력으로 인가된다. PGA(204)는 디지털 방식으로 프로그램가능 이득 단계이며, 이 이득은, 원색을 지시하며 2 컨덕터 버스(222)에 제공되는 데이터에 의해 제어된다. 화상(12)의 실제 색들을 캡쳐하기 위하여, VPIXEL의 원색 성분들은 각 원색의 빛 세기가 동일할 때 동일한 진폭들을 가져야 한다. 즉, 영역(32)으로 백색광이 투사될 때, 적, 녹, 청색으로 필터링된(filtered) 장치는 동일한 진폭의 화소 신호들을 생성해야 한다. 그렇지만, 실제 시스템들에서, 광활성 장치가 다른 색의 빛에 다르게 응답한다. 뿐만 아니라, 색 필터들은 다른 정도의 투명도를 제공하기 때문에, 주어진 빛의 세기에 대해서 다른 색들은 다른 진폭들을 갖는 화소 신호들을 생성한다.
VPIXEL에 대하여 백색 밸런스 조정(white balance adjustment)을 제공하기 위하여, PGA(204)의 이득은 VPIXEL의 각 화소 신호에 의해 감지되는 색에 따라 변한다. 예를 들면, 적색 화소 신호들은 1.0의 이득으로 증폭되고, 녹색 화소 신호들은 1.333의 이득으로 증폭되며, 청색 신호들은 2.0의 이득으로 증폭될 수 있다. 백색광이 광학 감지 배열에 투사되면, 결과적인 색 의존(color-dependent) 화소 신호는 디지털 출력 신호 VDATA가 백색으로 표시되도록 진폭이 조절된다.
오프셋 조절 회로(206)는 PGA(204)로부터 백색 밸런스 차동 출력 신호를 수신하고, 광활성 장치와 CDS 회로(202) 및 PGA(204)에 의해 전달된 전압 오프셋을 수정한다. 오프셋은 광활성 장치 내의 정지 캐리어 발생(quiescent carrier ganeration)에 의해 생성되며, 뿐만 아니라 CDS 회로(202)와 PGA(204) 내의 불완전한 성분 매칭으로부터 생기는 오프셋에 의해서도 만들어진다. 오프셋은 종래 기술에 따른 기술들을 사용하여 빛이 없는 조건들에서 오프셋 조절 회로(206)의 출력 신호를 측정함으로써 결정된다.
아날로그-디지털 변환기(ADC ; analog to digital converter)(208)는 버스(209)에 대표적인 병렬 디지털 워드를 생성하기 위하여 차동 입력에서 오프셋이 조절된 신호(offset adjusted signal)를 수신한다. 버스(209)가 적어도 ADC(208)에 의해 생성된 디지털 워드 내의 비트들만큼 많은 컨덕터들을 갖도록 구성함으로써 높은 데이터 레이트를 얻을 수 있다. 예를 들면, 디지털 워드가 8비트들로 이루어져 있다면, 버스(209)는 8개의 컨덕터들을 포함한다.
디지털 신호 처리 회로(DSP ; digital signal processing circuit)(210)는 ADC(208)로부터 병렬 디지털 워드를 수신하여, 감마 수정(gamma correction), 화상 잡음 여과(image noise filtering), 화소 클러스터 평균화, 색 심화와 대비 향상, 데이터 압축과 출력 데이터 포맷과 같은 여러 가지 동작들 중의 어떤 것을 수행한다. DSP(210)는 또한 특정한 프린터들 또는 모니터들에 화상들을 표시하기 위한 적, 녹, 청색 화소들의 혼합을 최적화하기 위하여 색 룩업 표(color lookup table)(도시하지 않음)를 제어한다. DSP(210)를 동작시키는 소프트웨어 명령들은 판독 전용(read-only) 또는 랜덤 액세스 메모리(random access memory)와 같은 기억 장치에 저장된다.
도 3은 증폭기(302)와 축전기들(capacitor)(310 - 320)를 포함하는 CDS 회로(202)의 개략도이다. CDS 회로(202)는 또한 전달 게이트(transmission gate)나 아날로그 신호들을 최소한으로 왜곡시키면서 전달할 수 있는 유사한 아날로그 스위칭 장치로서 구현된 스위치들(330 - 353)을 더 포함하고 있다. CDS 회로(202)는 샘플-앤-홀드(sample-and-hold) 기능을 수행하며, 제1 및 제2 시각들에서의 VPIXEL의 양을 감지하여 차동 출력 신호 VPN - VPP를 생성하도록 샘플들을 빼는 뺄셈 기능도 수행한다. 증폭기(302)는 종종 다이내믹 영역을 최대화하기 위하여 전압 이득 단계를 포함한다. 예를 들면, VPIXEL의 최대 진폭이 1.0V인 하나의 실시예에서는 CDS 회로(202)는 1.5의 이득을 산출한다.
일반적으로, 고이득 CDS 증폭기들은 VPIXEL의 기간과 비교해 볼 때 속도가 느리고 세팅 시간이 길다. 감지 레이트를 증가시키기 위하여, 종래 기술에 따른 시스템은 교호 화소 신호들을 샘플링하기 위하여 병렬 증폭기를 사용하여, 하나의 증폭기가 화소 신호를 감지하는 동안 다른 증폭기는 세팅될 수 있다. 그러나, 이와 같은 병렬 감지 증폭기는 표시되는 화상을 왜곡시키고, 고정된 패턴 결함들을 발생시킨다. 본 발명에 감지 회로는, 축전기가 집적 회로에서 증폭기에 비해 더 정확하게 매칭될 수 있다는 이점을 이용하기 위하여, 교호 화소 신호들을 교호 축전기들로 샘플링하고, 다중 감지 증폭기들을 통해서라기보다는 단일 증폭기(302)를 통해서 샘플들을 처리함으로써 이와 같은 문제점을 극복할 수 있다. 화소 신호들을 감지하기 위하여 하나의 증폭기만을 사용하여, 본 발명은 전력 소비를 줄일 수 있고, 다이(die) 영역을 줄임으로써 종래 기술을 개선한다.
CDS 회로(202)의 상세한 동작이 도 4의 타이밍도를 참고로 하여 설명될 것이다. 도 4는 광학 감지 배열 내의 세 개의 연속적으로 접근된 광활성 장치들에 의해 발생된 세 개의 연속적인 화소 신호들을 포함하는 화소 스트림 VPIXEL의 전형적인 파형을 보여준다. 첫번째 화소 신호는 시간 기간들 T0, T1와 T2를 포함하고, 두 번째 화소 신호들은 T3와 T4, 세번째 신호들은 T5와 T6를 포함한다.
시간 기간 T0는, 광활성 장치를 액세스하는 경우에 광학 감지 배열에서의 기생 용량(capacitances)을 방전시킬 때 발생되는 높은 스위칭 잡음에 의해 특징지어진다. 스위칭 잡음은 상관된 잡음, 즉 각 화소 신호 중에 반복되는 잡음이다.
시간 기간 T1은, VPIXEL이 주로 낮은 주파수의 잡음을 포함하지만 빛의 세기에 관한 정보는 없는 동안, 어두운 기간(dark period) 또는 기준 기간(reference period)이라고 한다. 상관된 잡음과 상관되지 않은 잡음 둘 모두가 나타날 수 있지만, 일반적으로 낮은 진폭들을 갖는다. 시간 기간 T1 동안의 VPIXEL의 수준은 낮은 주파수의 잡음을 여과하기 위한 기준으로 사용된다. 프로그램 가능 샘플링 신호 VS1은 어두운 신호 또는 기준 신호를 발생시키기 위하여, VPIXEL이 어두운 기간 동안 샘플링될 때를 제어한다.
시간 기간 T2는 밝은 기간(light period)으로서 지정되며, 그 동안에 VPIXEL의 진폭은 광활성 감지 장치 상에 투사된 빛을 나타낸다. 프로그램 가능 샘플링 신호 VS2는 VPIXEL이 밝은 기간 동안 샘플링될 때를 제어한다. 두번째와 세번째 화소 신호들은 첫번째 화소 신호와 유사한 특성들을 가지고 있으며, 첫번째 화소 신호의 기간들 T0 - T2에 비교가능한 시간 기간으로 특징지어 질 수 있다. 즉, 시간 기간들 T0와 T1은 두번째 화소 신호의 T3와 세번째 화소 신호의 T5에 대응하고, 시간 기간 T2는 T4와 T6에 대응한다.
다시 도 3을 참조하여 보면, 첫번째 화소 신호는 첫번째 화소 신호의 어두운 또는 기준 수준으로 축전기(310)를 충전시키기 위하여 VS1이 논리적으로 높은 동안 스위치들(330, 332)을 닫고 다른 스위치를 연 채로 T0 또는 T1의 시간 기간 동안 샘플링된다. 첫번째 화소 신호는 VS2가 논리적으로 높은 동안 스위치들(338, 340)을 닫고 다른 스위치들을 개방한 채로 밝은 기간들(시간 기간 T2) 동안 샘플링된다. 시간 기간들 T2와 T3 동안 샘플링된 어두운 수준과 밝은 수준을 증폭기(302)의 비반전 입력(non-inverting input)과 반전 입력(inverting input)에 각각 저장하기 위하여 스위치들(333, 341)은 닫히고 다른 스위치는 열린다. 시간 기간 T3 동안, 증폭기(302)는 샘플링된 어두운 수준과 밝은 수준 사이의 차이에 비례하는 차동 아날로그 출력 신호 VPP - VPN을 생성하기 위하여 스위치들(347, 348, 350, 353)이 닫힌 공제/증폭 모드(subtract/amplify mode)에서 동작한다.
증폭된 첫 번째 화소가 T3 동안 출력되는 한편, 먼저 T3 동안 두번째 화소 신호의 기준 수준을 정하도록 축전기(312)를 충전시키기 위하여 VS2가 논리적으로 높은 동안 스위치들(334, 336)를 닫고 다시 T4 동안 VS2가 논리적으로 높은 동안 스위치(342, 344)를 닫음으로써 두번째 화소 신호가 유사하게 샘플링된다. 시간 기간들 T4와 T5 동안 샘플링된 어두운 수준과 밝은 수준을 증폭기의 입력으로 저장하기 위하여 스위치들(337, 345)은 닫힌다. T5 동안, 두 번째 화소 신호의 어두운 수준과 밝은 수준 사이의 차이에 비례하는 VPP - VPN을 생성하기 위하여 증폭기(302)는 스위치들(347, 348, 350, 353)이 닫힌 공제/증폭 모드에서 동작한다.
증폭기(302)가 공제/증폭 모드에서 동작하지 않을 때, 스위치들(346, 349, 351, 352)은 닫히고 축전기(318, 320)의 전하는 제거된다. 유사하게, 스위치들(331, 332, 339, 340)은 T4 시간 동안 닫혀서 축전기들(310, 314)을 방전시키며, T6 시간 동안은 스위치들(335, 336, 343, 344)은 닫혀지고 축전기들(312, 316)를 방전시킨다.
따라서, VPIXEL은 위에서 설명한 바와 같이 교대로 샘플링되고 홀수 화소 신호들의 어두운 수준과 밝은 수준은 축전기들(310, 314)에 그리고 짝수 화소 신호의 어두운 수준과 밝은 수준은 축전기들(312, 316)에 저장하는 방식으로 감지된다. 이 샘플들 모두는 증폭기(302)를 통해서 라우트(route)되어, VPIXEL의 모든 화소 신호들에 대하여 증폭기(302)를 통과하는 하나의 신호 경로들을 제공한다. 따라서 표시된 화상의 품질을 개선하기 위하여 종래 기술에서 사용되던 병렬 증폭기 경로는 사용되지 않는다. 상술한 감지 방식은 각각의 사이클에서 추가적인 화소 신호들의 어두운 수준과 밝은 수준을 연속적으로 샘플링하기 위하여 추가로 축전기 쌍들을 사용함으로써 더 높은 VPIXEL 비에도 확장될 수 있음은 명백하다.
도 5는 클록 발진기(52)와 복호기들(54, 56)을 포함하는 타임 슬롯 펄스 배치기(212)의 개략도이다. 클록 발진기(52)는 상보적인 클록(complementary clock)의 상승 및 하강 에지들(edge) 둘 모두에 대해 클록되는 9단계 클록 환형 발진기(nine stage clocked ring oscillator)로 형성되어, VPIXEL을 샘플링하기 위한 16개의 가능한 타임 슬롯들 T1 - T16을 나타내도록 버스들(51, 53)상에 8비트의 데이터를 생성한다. 9단계 클록 환형 발진기는 VHF로 동기된 8개의 클록 반전기들(clocked inverter)과 반전기를 통과하는 1개의 표준 리플(ripple)을 포함한다. 8개의 클록 반전기들의 출력들은 차동 증폭기를 구동하여 실제 출력과 상보적인 출력 신호들을 각각 버스들(51, 53)에 제공한다. 각 클록 반전기의 실제 및 상보적인 출력들은 일치하는 에지들을 갖는데, 이는 VS1과 VS2 펄스들로 하여금 변환 전류 이상(transition glitches)으로부터 잡음을 발생시키지 않으면서 하나 이상의 타임 슬롯으로 쉽게 확장될 수 있도록 한다.
종래 기술에서는 클록의 증가하는 한쪽 에지만을 계수하기 때문에 16 카운트들을 생성하기 위해서는 16개의 클록 펄스들이 필요하다. 본 발명에서는 클록 신호 VHF의 상승 및 하강 에지들 모두가 클록이 되므로 16 카운트를 생성하기 위해서 8개의 펄스들만이 필요하게 된다. 따라서, VHF는 종래 기술에 따른 시스템들에 비해 반의 주파수에서 동작할 수 있으며 낮은 전력에서 유사한 기능성을 제공한다. 구체적으로는, VPIXEL이 27.0 MV에서 동작하는 경우 VHF는 8 * 27 = 216 MHz에서 동작하는 반면, 종래 기술의 동일 성능을 갖는 타임 슬롯 클록들은 16 * 27 = 432 MHz에서 동작하는 것이 필요하다.
타임 슬롯 펄스 배치기(212)의 동작에 대해 VPIXEL의 기간을 샘플링 신호 VS1과 VS2를 발생시키기 위하여 가능한 시간을 나타내는 타임 슬롯들 T1 - T16으로 나눈 것을 보여주는 도 6의 타이밍도를 참고로 하여 설명한다. VHF의 8 사이클만을 가지고 16개의 타임 슬롯이 생성되도록 하기 위하여 각 타임 슬롯은 VHF의 연속하는 변환 에지들에 의해 정의된다.
복호기(54)는 8개의 클록 반전기들로부터 8비트 버스(51)를 통해 8개의 실제 출력 신호들을 수신하고, 8비트 버스(53)를 통해 8개의 상보적인 출력 신호들을 수신한다. 반전기들의 연속된 쌍들로부터의 실제 출력 신호들은 단일 2-입력 AND 논리 게이트(도시하지 않음) 또는 그와 등가인 것을 통해 복호되어 복호기(54)의 8개의 내부 펄스들 또는 각 타임 슬롯들 T2, T4, T6, T8, T10, T12, T14, T16 동안 하나의 펄스들을 생성한다. 이와 유사하게 클록 반전기의 연속적인 쌍들로부터 나오는 상보적인 출력 신호들은 복호되어 각 타임 슬롯들 T1, T3, T5, T7, T9, T11, T13, T15 동안 내부 펄스를 생성한다.
프로그래밍 워드 PROG1이 16 컨덕터 버스를 통해 복호기(54)의 입력으로 제공되어 VS1이 생성되는 타임 슬롯을 설정한다. PROG1의 각 비트는 2-입력 AND 논리 게이트와 복호기(54)의 출력 사이의 스위치를 제어하여 복호기(54)의 출력을 스위칭하기 위한 내부 펄스를 선택하고 프로그램된 타임 슬롯 동안 VS1을 생성한다. 예를 들면, 특정한 2-입력 AND 논리 게이트가 도 6의 단계 2와 단계 3에 나타난 바와 같이 클록 발진기(52)의 연결된 클록 반전기들의 상보적인 출력 신호들에 대한 AND 동작을 수행한다고 가정해보자. AND 논리 게이트와 출력 사이의 스위치를 제어하는 PROG1의 비트는 도 6에 나타난 바와 같이 타임 슬롯 T3 동안 VS1이 발생되도록 한다.
클록 발진기(52)의 연속적인 단계를 단일 논리 게이트를 통하여 쌍을 지워 복호함으로써, 복호기(54)는 종래 기술의 복호기들에 비해 빠른 속도록 동작한다. 과부하가 걸리는 노드들을 피할 수 있으므로 전파 지연을 줄일 수 있다. 또한 VS1과 VS2가 더 짧은 상승 및 하강 시간을 갖기 때문에 복호기(54)는 더 좁고 더 정확한 VS1 펄스들을 생성할 수 있으며 필요한 경우에는 가능한 타임 슬롯의 수를 증가시킬 수 있다. 짧은 상승 및 하강 시간들은 그밖에도 다른 장점을 가지고 있는데, PROG1이 복호기(54)의 하나 이상의 스위치를 활성화시킬 수 있어서 연속적인 내부 펄스들을 출력에 연결할 수 있어 하나의 타임 슬롯 이상으로 확장되는 VS1 펄스를 생성할 수 있다.
복호기(56)도 유사하게 동작한다. 즉, 16 비트 프로그래밍 워드 PROG2를 수신하여 VS2가 발생되는 타임 슬롯 동안을 제어한다. 예를 들면, 복호기(56) 내의 주어진 AND 논리 게이트가 단계 2와 단계 3에서 나타난 것과 같이 클록 반전기의 실제 출력 신호들에 대하여 AND 동작을 수행한다고 가정해보자. 주어진 AND 논리 게이트와 출력 사이의 스위치를 제어하는 PROG2의 비트가 도 6에 나타난 바와 같이 T11의 타임 슬롯 동안 VS2가 발생되도록 한다.
도 7은 VPIXEL의 기간을 타임 슬롯들로 나누기 위한 클록 발진기(52)에 대한 상세를 보여주는 개략도이다. 클록 발진기(52)는 도면에 나타난 바와 같이 각 단계들이 단계 1에서 단계 8까지로 나타난 환형 발진기로 형성된 8개의 클록 반전기들(72)을 포함한다. 환형 발진기가 발진을 유지하기 위해 요구되는 음의(negative) 피드백을 제공하기 위하여 홀수 번의 변환을 요구하기 때문에 반전기(73)를 통과하는 표준 리플 또는 이의 등가물이 9번째 변환을 제공하기 위하여 포함되어 있다. 기간 내의 타임 슬롯들의 수는 클록 발진기(52) 내에 해당하는 수만큼의 클록 반전기 단계를 제공함으로써 변화될 수 있다.
각 클록 반전기(72)는 출력(81)에서 출력 신호를 생성하고 입력(80)에서 이전 단계로부터 입력 신호를 수신한다. 입력(80)은 p-채널 금속 산화막 반도체(PMOS ; p-channel metal oxide semiconductor) 트랜지스터(76), n-채널 금속 산화막 반도체 트랜지스터(79) 및 이전 단계의 출력의 제어 또는 게이트 전극들에 연결되어 있다. 입력(82)은 VHF를 수신하기 위하여 PMOS 트랜지스터(77)와 NMOS 트랜지스터(78)에 연결되어 있다. 입력(80)에서의 변환 후에, 출력 신호는 다음 변환이 각 단계의 출력 신호를 VHF에 동기화시키기 전까지 그 상태를 유지한다.
클록 발진기(52)의 동작을 도 6의 타이밍도를 참고로 하여 설명한다. 회로의 동작을 설명하기 위해 단계 1 내지 단계 4로 지칭된 첫번째 4개의 클록 반전기들(72)의 출력들 (노드 81)에서의 파형이 나타나 있다. 임의의 단계의 출력의 논리적 상태가 변화할 때 다음 단계의 출력이 VHF의 다음 변환에 대하여 상태가 변화한다. 따라서, 다음 VHF 변환 전의 1/2 사이클에 대하여, 또는 하나의 타임 슬롯에 대하여 연속적인 단계는 동일한 논리적 단계의 출력을 갖는다. 예를 들면, 단계 1과 단계 2의 출력들은 모두 타임 슬롯 T2 동안에는 높고, 타임 슬롯 T10 동안에는 낮다. 유사하게는, 단계 2 및 단계 3의 출력들은 타임 슬롯 T3 동안에 낮고 타임 슬롯 T11 동안에는 높고, 단계 3 및 단계 4의 출력들은 타임 슬롯 T4 동안에는 높고, 타임 슬롯 T12 동안에는 낮다.
클록 발진기(52)는 8개의 싱글-엔디드 차동 신호 변환기들(single-ended to differential converter: 74)을 포함하는데, 반전기(74)의 입력은 실제적이고 상보적인 출력 신호들을 버스들(51, 53)에 각각 제공하기 위하여 클록 반전기(72)의 출력 신호를 수신하며, 변환기(74)의 변환 에지들은 일치한다. 일치하는 에지들과 복호기들(54, 56)의 노드의 가벼운 부하는 VS1과 VS2 펄스가 변환 전류이상들(glitches) 없이 하나 이상의 타임 슬롯으로 쉽게 확장될 수 있도록 하며, 표시 화상 내의 잡음을 최소화할 수 있는 시점들의 VPIXEL을 샘플링하는 데에 유연성을 제공한다.
요약해서 말하면, 본 발명은 다른 타임 슬롯들의 제1 화소 신호를 감지하여 어두운(또는 기준) 신호와 밝은 신호를 두 개의 축전기에 저장하기 위하여 상관된 이중 샘플링을 이용하는 감지 회로를 제공한다. 어두운 신호와 밝은 신호는 증폭기 내에서 증폭되어 그 차이에 비례하는 차동 출력을 생성한다. 제1 화소 신호로부터의 어두운 샘플과 밝은 샘플이 증폭되는 한편, 제2 화소 신호가 두 개의 다른 축전기에 어두운 신호와 밝은 신호를 생성하기 위하여 샘플링된다. 이 어두운 신호와 밝은 신호는 동일한 증폭기 내에서 증폭되어 제2 화소 신호의 진폭을 나타내는 차동 출력 신호를 생성한다. 샘플링된 화소 신호들을 동일한 증폭기 내에서 교대로 증폭함으로써, 불일치된 증폭기들에 의한 고정된 패턴 표시 아티펙트들(artifacts)이 줄어들거나 없어질 수 있다. 클록 발진기에 의해 발생된 프로그램된 타임 슬롯 동안 화소 신호를 샘플링함으로써 잡음도 줄어들 수 있다. 클록 발진기에 대한 클록 신호는 타임 슬롯의 기간의 두번 동작하여 낮은 주파수와 저전력으로 동작이 가능하다.
본 발명은 일반적을로 집적 회로들에 관한 것이며, 더 상세하게는 광활성 장치에 의해 발생된 화상 신호를 처리하는 회로를 제공한다.
도 1은 화상 캡쳐 장치의 등각도이고,
도 2는 신호 처리 회로의 블록도이고,
도 3은 상관된 이중 샘플링 회로의 개략도이고,
도 4는 상관된 이중 샘플링 회로 신호의 타이밍도이고,
도 5는 타임 슬롯 펄스 배치기(time slot pulse positioner)의 개략도이고,
도 6은 타임 슬롯 펄스 배치기의 타이밍도이고,
도 7은 클록 발진기의 개략도이다.
* 도면의 주요부분에 대한 부호에 대한 설명 *
10 : 화상 캡쳐 시스템 22 : 출력 장치
26 : 집적 회로 30 : 투명부
202 : CDS 회로 206 : 오프셋 조절 회로
212 : 타임 슬롯 펄스 배치기 214 : 타이밍 발생기
330 - 353 : 스위치 310 - 320 : 축전기
52 : 클록 발진기 54, 56 : 복호기

Claims (5)

  1. 감지 회로(202)에 있어서,
    증폭기,
    제1 및 제2 축전기들(310, 314), 및
    제1 상태에서는 상기 제1 축전기의 전극으로, 제2 상태에서는 상기 제2 축전기의 전극으로 상기 감지 회로의 입력 단자를, 제어 신호(VS1)에 응답하여 스위칭하기 스위칭 회로를 포함하고,
    상기 스위칭 회로는 상기 감지 회로의 출력들에서 출력 신호(VPP - VPN)를 생성하기 위해, 제3 상태에서 상기 제1 및 제2 축전기들의 전극들을 상기 증폭기의 제1 및 제2 입력들에 결합시키는, 감지 회로.
  2. 감지 회로에 있어서,
    입력 신호(VPIXEL)의 복수의 타임 슬롯들(TS1 - TS16)을 클록 신호(VHF)에 응답하여 발생시키는 클록 발진기(52)로서, 상기 클록 발진기는 상기 복수의 타임 슬롯들 중 제1 타임 슬롯 동안 제1 제어 신호(VS1)를 제공하기 위한 제1 출력을 갖는, 상기 클록 발진기(52),
    제1 샘플링 신호를 생성하기 위해 상기 입력 신호의 제1 값을 상기 제1 제어 신호에 응답하여 저장하기 위한 제1 샘플링 회로, 및
    상기 제1 샘플링 신호를 수신하기 위해 결합된 제1 입력, 기준 신호를 수신하기 위해 결합된 제2 입력, 및 상기 제1 샘플링 신호와 상기 기준 신호 사이의 차를 나타내는 출력 신호(VPP - VPN)를 제공하기 위한 출력을 갖는 뺄셈 회로(302)를 포함하는, 감지 회로.
  3. 화상 캡쳐 회로에 있어서,
    단자(terminal)에 화소 신호를 화상으로부터의 빛에 응답하여 생성하기 위한 광활성 장치, 및
    신호 처리 회로를 포함하고,
    상기 신호 처리 회로는,
    (1) 증폭기,
    (2) 제1 및 제2 축전기들, 및
    (3) 상기 광활성 장치의 단자를 제1 시간 기간 동안에는 제1 축전기의 전극으로, 제2 시간 기간 동안에는 제2 축전기의 전극으로 제어 신호에 응답하여 스위칭하는 스위칭 회로를 포함하며,
    상기 스위칭 회로는 상기 증폭기의 제1 및 제2 출력들 양단에 출력 신호를 발생시키기 위해 제3 시간 기간 동안 상기 제1 및 제2 축전기들의 전극들을 상기 증폭기의 제1 및 제2 입력들에 결합시키는, 화상 캡쳐 회로.
  4. 화상 캡쳐 회로에 있어서,
    단자에 화소 신호를 화상으로부터의 빛에 응답하여 생성하기 위한 광할성 장치, 및
    신호 처리 회로를 포함하고,
    상기 신호 처리 회로는,
    (1) 제1 및 제2 입력들과 제1 및 제2 출력들을 갖는 증폭기(302),
    (2) 제1, 제2, 제3, 제4, 제5 및 제6 축전기들로서, 상기 제1 축전기(318)는 상기 증폭기(302)의 제1 입력과 제1 출력 사이에 결합되고, 상기 제2 축전기(320)는 상기 증폭기(302)의 제2 입력과 제2 출력 사이에 결합되는, 상기 제1, 제2, 제3, 제4, 제5 및 제6 축전기들, 및
    (3) 상기 광활성 장치에 의해 생성된 신호를, 제1 시간 기간 동안에는 상기 제3 축전기(310)의 전극으로, 제2 시간 기간 동안에는 상기 제5 축전기(314)의 전극으로 스위칭하는 스위칭 회로를 포함하고,
    상기 스위칭 회로는 상기 증폭기(302)의 제1 및 제2 출력들 양단에 출력 신호의 제1 값을 생성하기 위해, 상기 제3 및 제5 축전기들의 전극들을 제3 시간 기간 동안 상기 증폭기(302)의 제1 및 제2 입력들에 결합시키고,
    상기 스위칭 회로는 또한 상기 신호를, 상기 제3 시간 기간 동안에는 상기 제4 축전기(312)의 전극으로, 제4 시간 기간 동안에는 상기 제6 축전기(316)의 전극으로 스위칭하고,
    상기 스위칭 회로는 또한 상기 출력 신호의 제2 값을 생성하기 위해, 상기 제4 및 제6 축전기들의 단자들을 상기 증폭기(302)의 제1 및 제2 입력들에 결합시키는, 화상 캡쳐 회로.
  5. 감지 회로에 있어서,
    제1, 제2, 제3, 제4, 제5 및 제6 축전기들(318,320,310,312,314,316),
    제1 및 제2 입력들, 및 출력 신호를 제공하기 위한 제1 및 제2 출력을 갖는 증폭기(302)로서, 상기 제 1 축전기(318)는 상기 제 1 입력과 상기 제 1 출력 사이에 결합되고, 상기 제 2 축전기(320)는 상기 제 2 입력과 상기 제 2 출력 사이에 결합되는, 상기 증폭기(302),
    화소 신호를, 제1 샘플링 시간 동안에는 상기 제3 축전기(310)의 단자로, 제2 샘플링 시간 동안에는 상기 제4 축전기(314)의 단자로 스위칭하는 스위칭 회로를 포함하고,
    상기 스위칭 회로는 상기 출력 신호의 제1 값을 생성하기 위해, 상기 제3 및 제5 축전기들의 단자들을 상기 증폭기(302)의 제1 및 제2 입력들에 결합시키고,
    상기 스위칭 회로는 또한 상기 화소 신호를, 제3 샘플링 시간 동안에는 상기 제4 축전기(312)의 단자로, 제4 샘플링 시간 동안에는 상기 제6 축전기(316)의 단자로 스위칭하고,
    상기 스위칭 회로는 또한 상기 출력 신호의 제2 값을 생성하기 위해, 상기 제4 및 제6 축전기들의 단자들을 상기 증폭기(302)의 제1 및 제2 입력들에 결합시키는, 감지 회로.
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