JPH07107392A - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JPH07107392A JPH07107392A JP5245571A JP24557193A JPH07107392A JP H07107392 A JPH07107392 A JP H07107392A JP 5245571 A JP5245571 A JP 5245571A JP 24557193 A JP24557193 A JP 24557193A JP H07107392 A JPH07107392 A JP H07107392A
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Abstract
(57)【要約】
【目的】 撮像装置に搭載されるＣＣＤイメージセンサ
の周辺回路をワンチップ構成とする。 【構成】 映像信号Ｙ1(t)をサンプリングするサンプル
ホールド回路１１と、このサンプルホールド回路１１と
同一の回路構成を有し、同一タイミングで動作するリフ
ァレンス発生回路１２と、サンプルホールド回路１１か
ら出力される映像信号Ｙ3(t)及びリファレンス発生回路
１２から出力されるリファレンス電圧ＶDとを受ける差
動アンプ１３をワンチップ構成とする。
の周辺回路をワンチップ構成とする。 【構成】 映像信号Ｙ1(t)をサンプリングするサンプル
ホールド回路１１と、このサンプルホールド回路１１と
同一の回路構成を有し、同一タイミングで動作するリフ
ァレンス発生回路１２と、サンプルホールド回路１１か
ら出力される映像信号Ｙ3(t)及びリファレンス発生回路
１２から出力されるリファレンス電圧ＶDとを受ける差
動アンプ１３をワンチップ構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、イメージセンサの出力
を取り込んで種々の処理を施し、所定のフォーマットの
映像信号を出力する映像信号処理装置に関する。
を取り込んで種々の処理を施し、所定のフォーマットの
映像信号を出力する映像信号処理装置に関する。
【０００２】
【従来の技術】ＣＣＤイメージセンサが用いられるテレ
ビカメラの如き撮像装置においては、ＣＣＤを駆動する
ＣＣＤドライバ及びそのタイミング回路に加え、ＣＣＤ
の出力に対して種々の処理を施して所定の映像信号を得
る信号処理回路が設けられる。このような信号処理回路
は、主として、ＣＣＤの出力をサンプリングするサンプ
ルホールド回路、信号の平均レベルを一定に維持する自
動利得制御回路、映像の再生側での信号レベルに対する
発光輝度の非線形性に対応させるガンマ補正回路等によ
り構成される。
ビカメラの如き撮像装置においては、ＣＣＤを駆動する
ＣＣＤドライバ及びそのタイミング回路に加え、ＣＣＤ
の出力に対して種々の処理を施して所定の映像信号を得
る信号処理回路が設けられる。このような信号処理回路
は、主として、ＣＣＤの出力をサンプリングするサンプ
ルホールド回路、信号の平均レベルを一定に維持する自
動利得制御回路、映像の再生側での信号レベルに対する
発光輝度の非線形性に対応させるガンマ補正回路等によ
り構成される。
【０００３】図８は、従来の撮像装置の構成を示すブロ
ック図で、図９は、その動作を説明するタイミング図で
ある。フレーム転送方式のＣＣＤイメージセンサ１は、
撮像部Ｉ、蓄積部Ｓ、水平転送部Ｈ及び出力部Ｄより構
成される。撮像部Ｉは、垂直方向に連続し、互いに平行
に配列される複数のシフトレジスタからなり、これらの
シフトレジスタの各ビットが電極の作用によって電位的
に区画されて複数の受光画素が定義される。蓄積部Ｓ
は、撮像部Ｉの各シフトレジスタに連続する複数のシフ
トレジスタからなり、撮像部Ｉのシフトレジスタから情
報電荷を受け取って蓄積する。水平転送部Ｈは、各ビッ
トが蓄積部Ｓのシフトレジスタの出力端に対応付けられ
る単一のシフトレジスタからなり、蓄積部Ｓから受け取
った情報電荷を順次転送出力する。出力部Ｄは、水平転
送部Ｈの出力側に設けられ、水平転送部Ｈから出力され
る情報電荷を電圧値に変換して出力する。このＣＣＤイ
メージセンサ１の撮像部Ｉ、蓄積部Ｓ及び水平転送部Ｈ
には、それぞれ、Ｖドライバ２、Ｓドライバ３及びＨド
ライバ４が接続される。これらＶドライバ２、Ｓドライ
バ３及びＨドライバ４は、共通の基準クロックに従って
動作し、例えば、撮像部Ｉ及び蓄積部Ｓに対して４相の
転送クロックφV、φSをそれぞれ供給し、水平転送部Ｈ
に対して２相の転送クロックφHを供給する。これによ
り、ＣＣＤイメージセンサ１の撮像部Ｉに発生する情報
電荷が、１画面毎に撮像部Ｉから蓄積部Ｓへ転送された
後、蓄積部Ｓから１水平ライン単位で水平転送部Ｈを介
して出力部Ｄへ転送される。
ック図で、図９は、その動作を説明するタイミング図で
ある。フレーム転送方式のＣＣＤイメージセンサ１は、
撮像部Ｉ、蓄積部Ｓ、水平転送部Ｈ及び出力部Ｄより構
成される。撮像部Ｉは、垂直方向に連続し、互いに平行
に配列される複数のシフトレジスタからなり、これらの
シフトレジスタの各ビットが電極の作用によって電位的
に区画されて複数の受光画素が定義される。蓄積部Ｓ
は、撮像部Ｉの各シフトレジスタに連続する複数のシフ
トレジスタからなり、撮像部Ｉのシフトレジスタから情
報電荷を受け取って蓄積する。水平転送部Ｈは、各ビッ
トが蓄積部Ｓのシフトレジスタの出力端に対応付けられ
る単一のシフトレジスタからなり、蓄積部Ｓから受け取
った情報電荷を順次転送出力する。出力部Ｄは、水平転
送部Ｈの出力側に設けられ、水平転送部Ｈから出力され
る情報電荷を電圧値に変換して出力する。このＣＣＤイ
メージセンサ１の撮像部Ｉ、蓄積部Ｓ及び水平転送部Ｈ
には、それぞれ、Ｖドライバ２、Ｓドライバ３及びＨド
ライバ４が接続される。これらＶドライバ２、Ｓドライ
バ３及びＨドライバ４は、共通の基準クロックに従って
動作し、例えば、撮像部Ｉ及び蓄積部Ｓに対して４相の
転送クロックφV、φSをそれぞれ供給し、水平転送部Ｈ
に対して２相の転送クロックφHを供給する。これによ
り、ＣＣＤイメージセンサ１の撮像部Ｉに発生する情報
電荷が、１画面毎に撮像部Ｉから蓄積部Ｓへ転送された
後、蓄積部Ｓから１水平ライン単位で水平転送部Ｈを介
して出力部Ｄへ転送される。
【０００４】そして、ＣＣＤイメージセンサ１の出力部
Ｄから取り出されるＣＣＤ出力は、信号処理回路５にお
いて、サンプリング、増幅、ガンマ補正等の処理が施さ
れた後に、映像信号として外部機器へ出力される。カウ
ンタ及びデコーダよりなるタイミング制御回路６は、水
平同期信号Ｈ−ＳＹＣ及び垂直同期信号Ｖ−ＳＹＣを受
けて、Ｖドライバ２、Ｓドライバ３及びＨドライバ４を
所定のタイミングで起動させる。即ち、水平同期信号Ｈ
−ＳＹＣによりリセットされ、一定周期のクロックをカ
ウントして１水平走査周期で動作するＨカウンタの出力
に基づいてＳドライバ３及びＨドライバ４を起動する１
水平走査周期のタイミングパルスを生成する。そして、
垂直同期信号Ｖ−ＳＹＣによりリセットされ、水平同期
信号Ｈ−ＳＹＣをカウントして１垂直走査周期で動作す
るＶカウンタの出力に基づいてＶドライバ２及びＳドラ
イバ３を起動する１垂直走査周期のタイミングパルスを
生成する。これと同時に、信号処理回路５において必要
となるサンプリングパルス、クランプパルス等をＣＣＤ
イメージセンサ１の動作タイミングと一致するように作
成し、信号処理回路５に供給する。
Ｄから取り出されるＣＣＤ出力は、信号処理回路５にお
いて、サンプリング、増幅、ガンマ補正等の処理が施さ
れた後に、映像信号として外部機器へ出力される。カウ
ンタ及びデコーダよりなるタイミング制御回路６は、水
平同期信号Ｈ−ＳＹＣ及び垂直同期信号Ｖ−ＳＹＣを受
けて、Ｖドライバ２、Ｓドライバ３及びＨドライバ４を
所定のタイミングで起動させる。即ち、水平同期信号Ｈ
−ＳＹＣによりリセットされ、一定周期のクロックをカ
ウントして１水平走査周期で動作するＨカウンタの出力
に基づいてＳドライバ３及びＨドライバ４を起動する１
水平走査周期のタイミングパルスを生成する。そして、
垂直同期信号Ｖ−ＳＹＣによりリセットされ、水平同期
信号Ｈ−ＳＹＣをカウントして１垂直走査周期で動作す
るＶカウンタの出力に基づいてＶドライバ２及びＳドラ
イバ３を起動する１垂直走査周期のタイミングパルスを
生成する。これと同時に、信号処理回路５において必要
となるサンプリングパルス、クランプパルス等をＣＣＤ
イメージセンサ１の動作タイミングと一致するように作
成し、信号処理回路５に供給する。
【０００５】ところで、撮像部Ｉには、フレーム転送ク
ロックに加えて撮像部Ｉの情報電荷を撮像部Ｉ外に排出
する排出クロックがフレーム転送クロックよりも早いタ
イミングで与えられ、排出クロックからフレーム転送ク
ロックまでの期間にＣＣＤイメージセンサ１の露光期間
が設定される。即ち、常時光を受けるＣＣＤイメージセ
ンサ１において、撮像部Ｉに蓄積される情報電荷を排出
してリセットした後、所定の期間を経過して新たに蓄積
された情報電荷を転送出力するようにすることで、１画
面毎の露光期間を設定している。この露光期間の設定に
関しては、例えば、本出願人による特願平１−１５７３
６９号あるいは特願平１−１８３９７６号に開示されて
いる。
ロックに加えて撮像部Ｉの情報電荷を撮像部Ｉ外に排出
する排出クロックがフレーム転送クロックよりも早いタ
イミングで与えられ、排出クロックからフレーム転送ク
ロックまでの期間にＣＣＤイメージセンサ１の露光期間
が設定される。即ち、常時光を受けるＣＣＤイメージセ
ンサ１において、撮像部Ｉに蓄積される情報電荷を排出
してリセットした後、所定の期間を経過して新たに蓄積
された情報電荷を転送出力するようにすることで、１画
面毎の露光期間を設定している。この露光期間の設定に
関しては、例えば、本出願人による特願平１−１５７３
６９号あるいは特願平１−１８３９７６号に開示されて
いる。
【０００６】
【発明が解決しようとする課題】ＣＣＤイメージセンサ
１の出力部Ｄにおいては、水平転送部Ｈの転送動作に合
わせて情報電荷の蓄積及び排出が繰り返される。従っ
て、ＣＣＤイメージセンサ１から出力されるＣＣＤ出力
は、出力部Ｄの動作に応じた周期で基準レベルと信号レ
ベルとを交互に繰り返すことになる。そこで、信号処理
回路５では、信号レベル部分のみを取り込むようにサン
プリングが行われる。ところが、出力部Ｄやサンプルホ
ールド回路に生じるノイズの影響によって基準レベルが
不安定になる場合あり、サンプリングされる信号レベル
が基準レベルと信号レベルとの差で表される本来の映像
情報と必ずしも一致しないという問題を有している。
１の出力部Ｄにおいては、水平転送部Ｈの転送動作に合
わせて情報電荷の蓄積及び排出が繰り返される。従っ
て、ＣＣＤイメージセンサ１から出力されるＣＣＤ出力
は、出力部Ｄの動作に応じた周期で基準レベルと信号レ
ベルとを交互に繰り返すことになる。そこで、信号処理
回路５では、信号レベル部分のみを取り込むようにサン
プリングが行われる。ところが、出力部Ｄやサンプルホ
ールド回路に生じるノイズの影響によって基準レベルが
不安定になる場合あり、サンプリングされる信号レベル
が基準レベルと信号レベルとの差で表される本来の映像
情報と必ずしも一致しないという問題を有している。
【０００７】このような問題を解消するために、信号レ
ベルと基準レベルとをそれぞれサンプリングして互いの
レベルの差を取り出すように構成した、相関二重サンプ
リングと称される回路が、例えば、特公昭６２−５５３
４９号公報に提案されている。しかしながら、相関二重
サンプリングを実現する場合には、複数のサンプルホー
ルド回路や差動アンプを組み合わせる必要があり、回路
基板上に配置するには広い面積を必要とする。また、そ
れらの回路を集積回路として構成することも考えられる
が、バイポーラトランジスタ構成となる相関二重サンプ
リングのための回路は、ＭＯＳトランジスタ構成のＣＣ
Ｄイメージセンサ１の周辺回路とのワンチップ化が困難
であるため、周辺回路を構成する素子及び配線が増加す
ることになる。
ベルと基準レベルとをそれぞれサンプリングして互いの
レベルの差を取り出すように構成した、相関二重サンプ
リングと称される回路が、例えば、特公昭６２−５５３
４９号公報に提案されている。しかしながら、相関二重
サンプリングを実現する場合には、複数のサンプルホー
ルド回路や差動アンプを組み合わせる必要があり、回路
基板上に配置するには広い面積を必要とする。また、そ
れらの回路を集積回路として構成することも考えられる
が、バイポーラトランジスタ構成となる相関二重サンプ
リングのための回路は、ＭＯＳトランジスタ構成のＣＣ
Ｄイメージセンサ１の周辺回路とのワンチップ化が困難
であるため、周辺回路を構成する素子及び配線が増加す
ることになる。
【０００８】そこで本発明は、周辺回路の素子数を削減
して回路基板の面積の縮小と共に配線の簡略化を目的と
する。
して回路基板の面積の縮小と共に配線の簡略化を目的と
する。
【０００９】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、撮像素子から出力される映像情報をビット単位でサ
ンプリングして第１の映像信号を得るサンプルホールド
回路と、このサンプルホールド回路のサンプリング動作
に同期して一定の電圧を取り込んでリファレンス電圧を
発生するリファレンス発生回路と、このリファレンス発
生回路のリファレンス電圧に対する上記サンプルホール
ド回路のサンプリング出力の差に制御電圧に応じたゲイ
ンを与えて第２の映像信号を得るゲイン制御型の差動増
幅回路と、を単一半導体基板上に集積化したことにあ
る。
解決するために成されたもので、その特徴とするところ
は、撮像素子から出力される映像情報をビット単位でサ
ンプリングして第１の映像信号を得るサンプルホールド
回路と、このサンプルホールド回路のサンプリング動作
に同期して一定の電圧を取り込んでリファレンス電圧を
発生するリファレンス発生回路と、このリファレンス発
生回路のリファレンス電圧に対する上記サンプルホール
ド回路のサンプリング出力の差に制御電圧に応じたゲイ
ンを与えて第２の映像信号を得るゲイン制御型の差動増
幅回路と、を単一半導体基板上に集積化したことにあ
る。
【００１０】
【作用】本発明によれば、サンプルホールド回路及びそ
のサンプリング出力を受ける差動増幅回路が、タイミン
グ制御回路等と共にワンチップ構成により実現される。
従って、撮像素子の駆動系回路と出力信号の処理系回路
とが単一の集積回路素子により構成される。
のサンプリング出力を受ける差動増幅回路が、タイミン
グ制御回路等と共にワンチップ構成により実現される。
従って、撮像素子の駆動系回路と出力信号の処理系回路
とが単一の集積回路素子により構成される。
【００１１】
【実施例】図１は、本発明の信号処理装置の構成を示す
ブロック図である。サンプルホールド回路１１は、所定
のクロック周期で基準レベルと信号レベルとを繰り返す
映像信号Ｙ1(t)を受け、信号レベル部分をサンプリング
することで、その信号レベルを１クロック期間維持する
映像信号Ｙ2(t)を出力する。なお、この映像信号Ｙ1(t)
は、周知のＣＣＤイメージセンサにより与えられるもの
であり、図４と同様にしてＣＣＤイメージセンサ及びド
ライバが別途設けられる。リファレンス発生回路１２
は、サンプルホールド回路１１同一の回路構成を有して
おり、サンプルホールド回路１１と同一のタイミングで
一定の電圧を取り込み、リファレンス電圧ＶDを発生す
る。ゲイン制御型の差動アンプ１３は、サンプルホール
ド回路１１から出力される映像信号Ｙ2(t)と、リファレ
ンス発生回路１２から出力されるリファレンス電圧ＶD
とを取り込み、ゲイン制御用の電圧ＶCに応じたゲイン
を与えて映像信号Ｙ3(t)を出力する。ここで、ゲイン制
御電圧ＶCは、映像信号Ｙ3(t)を１垂直走査期間単位で
積分した積分値に基づいて設定されるものであり、その
積分値が大きくなるとゲインを小さくし、逆に小さくな
るとゲインを大きくするような値に設定される。即ち、
映像信号Ｙ3(t)の垂直走査期間毎の積分値に基づいてゲ
インを可変設定することにより、積分値を所定の範囲に
収めるようなフィードバック制御、いわゆる自動利得制
御（ＡＧＣ：AutomaticGain Control）が行われる。そ
して、差動アンプ１３から出力される映像信号Ｙ3(t)
は、さらにガンマ補正処理や基準レベルのクランプ処理
等が施された後に、デジタルデータに変換され、デジタ
ル信号処理回路に取り込まれる。
ブロック図である。サンプルホールド回路１１は、所定
のクロック周期で基準レベルと信号レベルとを繰り返す
映像信号Ｙ1(t)を受け、信号レベル部分をサンプリング
することで、その信号レベルを１クロック期間維持する
映像信号Ｙ2(t)を出力する。なお、この映像信号Ｙ1(t)
は、周知のＣＣＤイメージセンサにより与えられるもの
であり、図４と同様にしてＣＣＤイメージセンサ及びド
ライバが別途設けられる。リファレンス発生回路１２
は、サンプルホールド回路１１同一の回路構成を有して
おり、サンプルホールド回路１１と同一のタイミングで
一定の電圧を取り込み、リファレンス電圧ＶDを発生す
る。ゲイン制御型の差動アンプ１３は、サンプルホール
ド回路１１から出力される映像信号Ｙ2(t)と、リファレ
ンス発生回路１２から出力されるリファレンス電圧ＶD
とを取り込み、ゲイン制御用の電圧ＶCに応じたゲイン
を与えて映像信号Ｙ3(t)を出力する。ここで、ゲイン制
御電圧ＶCは、映像信号Ｙ3(t)を１垂直走査期間単位で
積分した積分値に基づいて設定されるものであり、その
積分値が大きくなるとゲインを小さくし、逆に小さくな
るとゲインを大きくするような値に設定される。即ち、
映像信号Ｙ3(t)の垂直走査期間毎の積分値に基づいてゲ
インを可変設定することにより、積分値を所定の範囲に
収めるようなフィードバック制御、いわゆる自動利得制
御（ＡＧＣ：AutomaticGain Control）が行われる。そ
して、差動アンプ１３から出力される映像信号Ｙ3(t)
は、さらにガンマ補正処理や基準レベルのクランプ処理
等が施された後に、デジタルデータに変換され、デジタ
ル信号処理回路に取り込まれる。
【００１２】デジタル信号処理回路は、映像信号Ｙ3(t)
に対応する映像データに対して、ライン補間、レベル補
正等の処理を施すと共に、映像データから各種の制御デ
ータを生成する。この制御データは、ＣＣＤイメージセ
ンサの露光期間の伸縮制御や差動アンプ１３によるＡＧ
Ｃに用いられる。例えば、映像データを１画面単位、即
ち、１垂直走査期間毎に積分し、その積分値をそれぞれ
の制御データとして出力するように構成される。そし
て、デジタル信号処理回路で所定の処理が完了した映像
データは、再びアナログ値に変換され、所定のテレビジ
ョンフォーマットに従う映像信号として外部機器へ出力
される。
に対応する映像データに対して、ライン補間、レベル補
正等の処理を施すと共に、映像データから各種の制御デ
ータを生成する。この制御データは、ＣＣＤイメージセ
ンサの露光期間の伸縮制御や差動アンプ１３によるＡＧ
Ｃに用いられる。例えば、映像データを１画面単位、即
ち、１垂直走査期間毎に積分し、その積分値をそれぞれ
の制御データとして出力するように構成される。そし
て、デジタル信号処理回路で所定の処理が完了した映像
データは、再びアナログ値に変換され、所定のテレビジ
ョンフォーマットに従う映像信号として外部機器へ出力
される。
【００１３】なお、サンプルホールド回路１１、リファ
レンス発生回路１２及び差動アンプ１３のアナログ回路
部分は、何れもＭＯＳトランジスタ回路により構成され
る。なお、これらの各部の回路構成については、後に詳
述する。タイミング制御回路１４は、外部から供給され
る基準クロックに基づいてＣＣＤイメージセンサの水平
走査及び垂直走査の各タイミングを決定するタイミング
パルスを発生すると同時に、上述した信号処理経路の各
部の動作をＣＣＤイメージセンサの動作と同期させるよ
うに各信号処理パルスを発生させる。例えば、ＣＣＤイ
メージセンサからの１ビット毎の出力タイミングに同期
するサンプリングパルスをサンプルホールド回路１１へ
供給することにより、各映像信号Ｙ1(t)に対する適正な
タイミングでの信号処理を可能にしている。また、デジ
タル信号処理回路から与えられる制御データに基づい
て、ＣＣＤイメージセンサを動作させるタイミングが決
定できるように構成され、これにより、ＣＣＤイメージ
センサの露光期間を被写体輝度に対応して変化させる自
動露光制御が実現される。
レンス発生回路１２及び差動アンプ１３のアナログ回路
部分は、何れもＭＯＳトランジスタ回路により構成され
る。なお、これらの各部の回路構成については、後に詳
述する。タイミング制御回路１４は、外部から供給され
る基準クロックに基づいてＣＣＤイメージセンサの水平
走査及び垂直走査の各タイミングを決定するタイミング
パルスを発生すると同時に、上述した信号処理経路の各
部の動作をＣＣＤイメージセンサの動作と同期させるよ
うに各信号処理パルスを発生させる。例えば、ＣＣＤイ
メージセンサからの１ビット毎の出力タイミングに同期
するサンプリングパルスをサンプルホールド回路１１へ
供給することにより、各映像信号Ｙ1(t)に対する適正な
タイミングでの信号処理を可能にしている。また、デジ
タル信号処理回路から与えられる制御データに基づい
て、ＣＣＤイメージセンサを動作させるタイミングが決
定できるように構成され、これにより、ＣＣＤイメージ
センサの露光期間を被写体輝度に対応して変化させる自
動露光制御が実現される。
【００１４】このタイミング制御回路１４は、カウンタ
及びデコーダからなり、ＭＯＳトランジスタ回路により
構成される上述のアナログ回路部分（サンプルホールド
回路１１、リファレンス発生回路１２、差動アンプ１
３）と共に単一の半導体基板に集積回路化される。この
ように、アナログ回路部分とデジタル回路部分とをワン
チップ構成により実現すれば、ＣＣＤイメージセンサの
周辺回路の配線の簡略化並びに素子数の削減が可能とな
る。
及びデコーダからなり、ＭＯＳトランジスタ回路により
構成される上述のアナログ回路部分（サンプルホールド
回路１１、リファレンス発生回路１２、差動アンプ１
３）と共に単一の半導体基板に集積回路化される。この
ように、アナログ回路部分とデジタル回路部分とをワン
チップ構成により実現すれば、ＣＣＤイメージセンサの
周辺回路の配線の簡略化並びに素子数の削減が可能とな
る。
【００１５】図２は、サンプルホールド回路１１、リフ
ァレンス発生回路１２及び差動アンプ１３の回路図で、
図３は、その動作を説明するタイミング図である。サン
プルホールド回路１１は、入力信号である映像信号Ｙ1
(t)が第１のバッファ２１を介して第１のコンデンサ２
２の一端に接続され、このコンデンサ２２の他端が第２
のバッファ２３に接続される。また、第２のバッファ２
３の入力側には、第１のサンプリングパルスＳＰ１に応
答して動作する第１のスイッチ２４を介して一定の電圧
ＶRが供給される。第２のバッファ２３の出力は、第２
のサンプリングパルスＳＰ２に応答して動作する第２の
スイッチ２５を介して他端が接地された第２のコンデン
サ２６に接続される。そして、このコンデンサ２６の電
圧の変動が映像信号Ｙ2(t)として取り出される。
ァレンス発生回路１２及び差動アンプ１３の回路図で、
図３は、その動作を説明するタイミング図である。サン
プルホールド回路１１は、入力信号である映像信号Ｙ1
(t)が第１のバッファ２１を介して第１のコンデンサ２
２の一端に接続され、このコンデンサ２２の他端が第２
のバッファ２３に接続される。また、第２のバッファ２
３の入力側には、第１のサンプリングパルスＳＰ１に応
答して動作する第１のスイッチ２４を介して一定の電圧
ＶRが供給される。第２のバッファ２３の出力は、第２
のサンプリングパルスＳＰ２に応答して動作する第２の
スイッチ２５を介して他端が接地された第２のコンデン
サ２６に接続される。そして、このコンデンサ２６の電
圧の変動が映像信号Ｙ2(t)として取り出される。
【００１６】第１のバッファ２１に入力される映像信号
Ｙ1(t)は、図３に示すように、基準レベルと信号レベル
とが一定のクロック周期で繰り返される。これは、ＣＣ
Ｄイメージセンサの出力部において、転送出力される情
報電荷の排出及び蓄積が繰り返されるためであり、情報
電荷が排出された後の出力部の電位が基準レベルとな
り、蓄積される情報電荷の量に応じた電位が信号レベル
を示している。そこで、映像信号Ｙ1(t)の基準レベルの
期間にタイミングが一致するサンプリングパルスＳＰ１
に応答して第１のスイッチ２４をオンさせると、映像信
号Ｙ1(t)の基準レベルが電圧ＶRに固定される。このた
め、映像信号Ｙ1(t)の基準レベルがノイズ等の影響で変
動したとしても、第２のバッファ２３には、基準レベル
の安定した映像信号Ｙ1(t)が取り込まれる。そして、映
像信号Ｙ1(t)の信号レベルの期間にタイミングが一致す
る第２のサンプリングパルスＳＰ２に応答して第２のス
イッチ２５をオンさせると、基準レベルと信号レベルと
の差に対応する電圧が第２のコンデンサ２６に取り込ま
れる。従って、基準レベルが電圧ＶRに固定された上
で、映像信号Ｙ1(t)の信号レベル部分のみが映像信号Ｙ
2(t)として出力される。
Ｙ1(t)は、図３に示すように、基準レベルと信号レベル
とが一定のクロック周期で繰り返される。これは、ＣＣ
Ｄイメージセンサの出力部において、転送出力される情
報電荷の排出及び蓄積が繰り返されるためであり、情報
電荷が排出された後の出力部の電位が基準レベルとな
り、蓄積される情報電荷の量に応じた電位が信号レベル
を示している。そこで、映像信号Ｙ1(t)の基準レベルの
期間にタイミングが一致するサンプリングパルスＳＰ１
に応答して第１のスイッチ２４をオンさせると、映像信
号Ｙ1(t)の基準レベルが電圧ＶRに固定される。このた
め、映像信号Ｙ1(t)の基準レベルがノイズ等の影響で変
動したとしても、第２のバッファ２３には、基準レベル
の安定した映像信号Ｙ1(t)が取り込まれる。そして、映
像信号Ｙ1(t)の信号レベルの期間にタイミングが一致す
る第２のサンプリングパルスＳＰ２に応答して第２のス
イッチ２５をオンさせると、基準レベルと信号レベルと
の差に対応する電圧が第２のコンデンサ２６に取り込ま
れる。従って、基準レベルが電圧ＶRに固定された上
で、映像信号Ｙ1(t)の信号レベル部分のみが映像信号Ｙ
2(t)として出力される。
【００１７】リファレンス発生回路１２は、サンプルホ
ールド回路１１と同一の回路構成を成しており、電源電
圧を抵抗分割して取り出される一定電圧が第１のバッフ
ァ３１を介して第１のコンデンサ３２の一端に接続され
る。このコンデンサ３２の他端は、第２のバッファ３３
に接続され、この第２のバッファ３３の入力側には、サ
ンプルホールド回路１１と共通の第１のサンプリングパ
ルスＳＰ１に応答して動作する第１のスイッチ３４を介
して一定の電圧ＶRが供給される。そして、第２のバッ
ファ３３の出力が、同じくサンプルホールド回路１１と
供給の第２のサンプリングパルスＳＰ２に応答して動作
する第２のスイッチ３５を介してリファレンス電圧ＶD
として取り出される。なお、出力側には、第２のスイッ
チ３５がオフする間に出力レベルを維持する第２のコン
デンサ３６が接続される。
ールド回路１１と同一の回路構成を成しており、電源電
圧を抵抗分割して取り出される一定電圧が第１のバッフ
ァ３１を介して第１のコンデンサ３２の一端に接続され
る。このコンデンサ３２の他端は、第２のバッファ３３
に接続され、この第２のバッファ３３の入力側には、サ
ンプルホールド回路１１と共通の第１のサンプリングパ
ルスＳＰ１に応答して動作する第１のスイッチ３４を介
して一定の電圧ＶRが供給される。そして、第２のバッ
ファ３３の出力が、同じくサンプルホールド回路１１と
供給の第２のサンプリングパルスＳＰ２に応答して動作
する第２のスイッチ３５を介してリファレンス電圧ＶD
として取り出される。なお、出力側には、第２のスイッ
チ３５がオフする間に出力レベルを維持する第２のコン
デンサ３６が接続される。
【００１８】このリファレンス電圧ＶDは、映像信号Ｙ3
(t)と同一の過程を経て生成されることから、映像信号
Ｙ3(t)に重畳するノイズと同等のノイズが重畳される。
従って、差動アンプ１３において映像信号Ｙ3(t)のノイ
ズを差動アンプ１３のノイズとにより打ち消すことがで
きる。差動アンプ１３は、映像信号Ｙ2(t)が第１のバッ
ファ４１を介して第１の抵抗４２に接続され、この抵抗
４２に、Ｎチャンネル型ＭＯＳトランジスタ４３のドレ
インが接続される。このＭＯＳトランジスタ４３のゲー
トには、ゲイン制御電圧ＶCが印加され、ソースは接地
される。また、リファレンス電圧ＶDが第２のバッファ
４４を介して第２の抵抗４５に接続され、この抵抗４５
にＮチャンネル型ＭＯＳトランジスタ４６のドレインが
接続される。このＭＯＳトランジスタ４６のゲートに
は、ＭＯＳトランジスタ４３と共通の制御電圧ＶCが印
加され、ソースは同様に接地される。このように並列に
設けられた２つのＭＯＳトランジスタ４３、４６のドレ
ンイは、それぞれＭＯＳトランジスタ構成の差動アンプ
４０の入力に接続される。差動アンプ４０は、ゲートが
互いに接続された２つのＰチャンネル型ＭＯＳトランジ
スタ４７、４８にソースに電源が接続され、そのゲート
がＭＯＳトランジスタ４７のドレインに接続されると共
に、ソースが接地された２つのＮチャンネル型ＭＯＳト
ランジスタ４９、５０がＭＯＳトランジスタ４７、４８
に直列に接続されて電流ミラー回路を構成している。そ
して、ＭＯＳトランジスタ４９、５０のゲートを２つの
入力とし、ＭＯＳトランジスタ４３、４６のドレイン側
の電位を受けてＭＯＳトランジスタ４８のドレイン側か
ら映像信号Ｙ3(t)を出力する。
(t)と同一の過程を経て生成されることから、映像信号
Ｙ3(t)に重畳するノイズと同等のノイズが重畳される。
従って、差動アンプ１３において映像信号Ｙ3(t)のノイ
ズを差動アンプ１３のノイズとにより打ち消すことがで
きる。差動アンプ１３は、映像信号Ｙ2(t)が第１のバッ
ファ４１を介して第１の抵抗４２に接続され、この抵抗
４２に、Ｎチャンネル型ＭＯＳトランジスタ４３のドレ
インが接続される。このＭＯＳトランジスタ４３のゲー
トには、ゲイン制御電圧ＶCが印加され、ソースは接地
される。また、リファレンス電圧ＶDが第２のバッファ
４４を介して第２の抵抗４５に接続され、この抵抗４５
にＮチャンネル型ＭＯＳトランジスタ４６のドレインが
接続される。このＭＯＳトランジスタ４６のゲートに
は、ＭＯＳトランジスタ４３と共通の制御電圧ＶCが印
加され、ソースは同様に接地される。このように並列に
設けられた２つのＭＯＳトランジスタ４３、４６のドレ
ンイは、それぞれＭＯＳトランジスタ構成の差動アンプ
４０の入力に接続される。差動アンプ４０は、ゲートが
互いに接続された２つのＰチャンネル型ＭＯＳトランジ
スタ４７、４８にソースに電源が接続され、そのゲート
がＭＯＳトランジスタ４７のドレインに接続されると共
に、ソースが接地された２つのＮチャンネル型ＭＯＳト
ランジスタ４９、５０がＭＯＳトランジスタ４７、４８
に直列に接続されて電流ミラー回路を構成している。そ
して、ＭＯＳトランジスタ４９、５０のゲートを２つの
入力とし、ＭＯＳトランジスタ４３、４６のドレイン側
の電位を受けてＭＯＳトランジスタ４８のドレイン側か
ら映像信号Ｙ3(t)を出力する。
【００１９】ここで、ＭＯＳトランジスタ４３、４６の
ゲートに印加される制御電圧ＶCが高くなると、ＭＯＳ
トランジスタ４３、４６がオンする傾向となり、オン抵
抗が低くなってドレイン側の電位が低下する。差動アン
プ４０の入力となるＭＯＳトランジスタ４３、４６のド
レイン側の各電位が低下すると、差動アンプ４０のＭＯ
Ｓトランジスタ４９、５０がオフする傾向となり、差動
アンプ４０のゲインが小さくなる。逆に制御電圧ＶC1が
低下すると、ＭＯＳトランジスタ４３、４６がオフする
傾向となり、オン抵抗が高くなってドレイン側の電位が
上昇し、差動アンプ４０のゲインが大きくなる。そこ
で、映像信号Ｙ3(t)の垂直走査期間毎の積分値から生成
されるゲイン制御電圧ＶCを得るようにすれば、出力す
る映像信号Ｙ3(t)の１画面の平均レベルを適正範囲に収
めるようなフィードバック制御がかけられることにな
る。
ゲートに印加される制御電圧ＶCが高くなると、ＭＯＳ
トランジスタ４３、４６がオンする傾向となり、オン抵
抗が低くなってドレイン側の電位が低下する。差動アン
プ４０の入力となるＭＯＳトランジスタ４３、４６のド
レイン側の各電位が低下すると、差動アンプ４０のＭＯ
Ｓトランジスタ４９、５０がオフする傾向となり、差動
アンプ４０のゲインが小さくなる。逆に制御電圧ＶC1が
低下すると、ＭＯＳトランジスタ４３、４６がオフする
傾向となり、オン抵抗が高くなってドレイン側の電位が
上昇し、差動アンプ４０のゲインが大きくなる。そこ
で、映像信号Ｙ3(t)の垂直走査期間毎の積分値から生成
されるゲイン制御電圧ＶCを得るようにすれば、出力す
る映像信号Ｙ3(t)の１画面の平均レベルを適正範囲に収
めるようなフィードバック制御がかけられることにな
る。
【００２０】以上のように、サンプルホールド回路１
１、リファレンス発生回路１２及び差動アンプ１３は、
何れもＭＯＳトランジスタ回路により構成されており、
カウント及びデコーダにより構成されるタイミング制御
回路と共に集積回路化することが可能である。
１、リファレンス発生回路１２及び差動アンプ１３は、
何れもＭＯＳトランジスタ回路により構成されており、
カウント及びデコーダにより構成されるタイミング制御
回路と共に集積回路化することが可能である。
【００２１】
【発明の効果】本発明によれば、撮像装置を構成する際
にＣＣＤイメージセンサの周辺回路をワンチップ構成と
することが可能となり、部品点数の削減による素子間の
配線の簡略化及び回路基板上の実装面積の縮小が望め
る。また、差動アンプに与えるリファレンス電圧をサン
プルホールド回路と同一の回路で得るようにしたこと
で、サンプリング動作により生じるノイズを差動アンプ
によりキャンセルすることができる。
にＣＣＤイメージセンサの周辺回路をワンチップ構成と
することが可能となり、部品点数の削減による素子間の
配線の簡略化及び回路基板上の実装面積の縮小が望め
る。また、差動アンプに与えるリファレンス電圧をサン
プルホールド回路と同一の回路で得るようにしたこと
で、サンプリング動作により生じるノイズを差動アンプ
によりキャンセルすることができる。
【図１】本発明の映像信号処理装置の構成を示すブロッ
ク図である。
ク図である。
【図２】サンプルホールド回路、リファレンス発生回路
及び差動アンプ各部の回路図である。
及び差動アンプ各部の回路図である。
【図３】サンプルホールド回路の動作タイミング図であ
る。
る。
【図４】固体撮像装置の構成を示すブロック図である。
【図５】固体撮像装置の動作タイミング図である。
１ ＣＣＤイメージセンサ ２ Ｖドライバ ３ Ｓドライバ ４ Ｈドライバ ５ 信号処理回路 ６ タイミング制御回路 １１ サンプルホールド回路 １２ リファレンス発生回路 １３ 差動アンプ １４ タイミング制御回路
Claims (2)
- 【請求項１】 撮像素子から出力される映像情報をビッ
ト単位でサンプリングして第１の映像信号を得るサンプ
ルホールド回路と、このサンプルホールド回路のサンプ
リング動作に同期して一定の電圧を取り込んでリファレ
ンス電圧を発生するリファレンス発生回路と、このリフ
ァレンス発生回路のリファレンス電圧に対する上記サン
プルホールド回路のサンプリング出力の差に制御電圧に
応じたゲインを与えて第２の映像信号を得るゲイン制御
型の差動増幅回路と、を単一半導体基板上に集積化して
なることを特徴とする映像信号処理装置。 - 【請求項２】 撮像素子から出力される映像情報をビッ
ト単位でサンプリングして第１の映像信号を得るサンプ
ルホールド回路と、このサンプルホールド回路のサンプ
リング動作に同期して一定の電圧を取り込んでリファレ
ンス電圧を発生するリファレンス発生回路と、このリフ
ァレンス発生回路のリファレンス電圧に対する上記サン
プルホールド回路のサンプリング出力の差に制御電圧に
応じたゲインを与えて第２の映像信号を得るゲイン制御
型の差動増幅回路と、をＭＯＳトランジスタ回路にて構
成し、上記撮像素子の水平走査及び垂直走査のタイミン
グ信号を発生するタイミング制御回路と共に単一半導体
基板上に集積化してなることを特徴とする映像信号処理
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5245571A JPH07107392A (ja) | 1993-09-30 | 1993-09-30 | 映像信号処理装置 |
| US08/312,095 US5515103A (en) | 1993-09-30 | 1994-09-26 | Image signal processing apparatus integrated on single semiconductor substrate |
| KR1019940024718A KR100213958B1 (ko) | 1993-09-30 | 1994-09-29 | 영상 신호 처리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5245571A JPH07107392A (ja) | 1993-09-30 | 1993-09-30 | 映像信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07107392A true JPH07107392A (ja) | 1995-04-21 |
Family
ID=17135705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5245571A Pending JPH07107392A (ja) | 1993-09-30 | 1993-09-30 | 映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107392A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100599015B1 (ko) * | 1997-09-03 | 2006-11-07 | 프리스케일 세미컨덕터, 인크. | 화상캡쳐회로 |
-
1993
- 1993-09-30 JP JP5245571A patent/JPH07107392A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100599015B1 (ko) * | 1997-09-03 | 2006-11-07 | 프리스케일 세미컨덕터, 인크. | 화상캡쳐회로 |
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