JP4157705B2 - 高性能電子基板の開口を埋める方法及び部材 - Google Patents

高性能電子基板の開口を埋める方法及び部材 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は一般に半導体の処理に関し、特に、高性能電子基板の開口を埋める方法及び構造に関する。
【0002】
【従来の技術】
回路ボードを構成する際、セラミック・モジュールなどのモジュールのはんだボール接続(solder ball connection)は、従来のpin-in-hole技術に比べて電気的性能メリットが大きい。pin-in-hole技術では、回路ボードの対応するホールに挿入される突起物またはピンを使ってモジュールを回路ボードに接続する。
【0003】
pin-in-hole接続は機械的条件により、回路ボードでかなり大きい表面積を占めるので、小型化に逆行する形になる。これに対してはんだボール接続では、ボード表面の対応するコンタクト・ポイントに接合されるモジュール上のはんだボールを使ってモジュールをボードに接続する。
【0004】
具体的には、高融点はんだボールがモジュールの背面に配置され、融点の低いはんだペースト・リフロー・プロセスでモジュールに接続される。次にモジュールが、融点の低いスクリーンドはんだペースト(screened solder paste)で回路ボードの表面に接続される。ボードへのモジュール接続はボードの表面上でのみ行われるので、接続ランドのドリル径及び空隙部分は小さくなり、配線面積が大きくなる。はんだボール接続には、シグナルネットの長さが短くなるのでシステムが高速になるというメリットがあり、バイアやランドの直径が小さくなるので配線がしやすくなるというメリットもある。
【0005】
但し、はんだボール接続技術は、従来のスルーホールやバイアに対して行われる場合には問題が生じる。このような接続を行う場合、はんだボールをボードに接続するために用いられる共晶スクリーンド・ペーストが、リフロー・プロセスの間にホールを通って目的の相互接続部分から流れ出る。これによりはんだ接合部に不具合が生じ、信頼性がなくなる。パッド・タイプのランドでモジュールをバイアに直接接続しようとする試みでは、はんだボールの接続前に、予めスルーホールをはんだで埋め、固体のランドを作成しようとした。しかしはんだは、ホールの中に引かれて、回路ボードの組み立て時に相互接続部分から離れてしまう。はんだのこの引き込みまたは"wicking"により、はんだの下が中空になる。これはクラッキングにつながるので、はんだ接合部は劣化し信頼性がなくなる。
【0006】
はんだボールをスルーホールに接続する問題のもう1つの解決方法は、"犬骨"型の終端を利用することである。ここで固体銅ランドが、メッキされたスルーホールまたはバイアからずれる。はんだ接合は固体銅ランドに対して行われ、固体銅ランドは回路ラインによってバイアまたはスルーホールに接続される。犬骨終端は優れたはんだ接合部を形成するが、配線しにくくなり、シグナル・ラインは長くなるので、パッドはんだボール接続技術でバイアにより得られるメリットは少なくなる。これに付随して、回路ラインが、回路ボードの表面のスペースまたは"有効面積"を占める。
【0007】
特定の高分子物質でバイアやスルーホールを埋める試みもなされているが、このような高分子物質は、バイアを完全に埋めることはなく、よって大きな空乏が生じる。またこの種の高分子物質では、溶剤を乾燥させるために処理時間が長くなる。更にこれらの高分子物質は、溶剤が除かれたとき縮む傾向があり、その結果、表面が平坦ではなくなり別の空乏が生じる。
【0008】
はんだボール接続をスルーホールに直接設けることによって、消費されるスペースを少なくし、シグナル・ラインを短くし、配線性を良くしながら、良好なはんだ接合部を得ることが求められる。
【0009】
【発明が解決しようとする課題】
本発明の第1の一般的な側面は、基板の少なくとも1つの開口を埋める方法を提供することである。
【0010】
【課題を解決するための手段】
この方法は、上面と下面を持つ基板を提供するステップ、上面から下面に延びる少なくとも1つの開口を基板に提供するステップ、第1層、第1層上の充填物質、及び少なくとも1つの開口のある充填物質上のマスクを持つ充填構造を提供するステップ、基板の上面に充填構造を配置するステップ、及び充填構造のマスクにある少なくとも1つの開口に充填物質を通して、基板の少なくとも1つの開口に押し込むステップを含む。
【0011】
本発明の第2の一般的な側面は、基板の少なくとも1つの開口を埋めるための構造を形成する方法を提供することである。この方法は、第1層を提供するステップ、第1層に充填物質を付着するステップ、及び充填物質上にマスクを形成するステップを含む。
【0012】
本発明の第3の一般的な側面は、半導体基板内の少なくとも1つの開口を埋めるための構造を提供することである。この構造は、第1層、第1層上の充填物質の層、及び充填物質の層上のマスクを含む。
【0013】
本発明の前述及び他のフィーチャが、本発明の特定の実施例に関する以下の詳細な説明から明らかとなろう。
【0014】
【発明の実施の形態】
本発明の特定の実施例について詳しく説明するが、特許請求の範囲に示した範囲から逸脱することなく様々な変更及び変形が可能なことは理解されよう。本発明の範囲は、組成物の数、その物質、形状、相対的配置などに限定されない。図は本発明を説明するためのものであるが、必ずしも実寸ではない。
【0015】
各図を参照する。図1乃至図3は、チップ・キャリア、回路ボードなど、基板内の開口やバイアを埋めるために用いられるキャリア構造10の形成を示す。特に図1は、充填物質の層14を持つ犠牲第1層12を示す。犠牲第1層12は、銅箔、アルミニウム、その他同様に用いられる金属、或いはポリイミド、高分子膜などの非金属を含む。犠牲第1層12の厚みは約12.7×10 -3 mm乃至約127×10 -3 mmの範囲である。
【0016】
充填物質14の層は、エポキシ、シアン酸塩エステル(cyanate ester)、ビスマレイミド(bismaleimide)、シアン酸塩エステル・エポキシ、ポリイミド、ベンゾシクロブテン(benzocyclobutenes)、ポリスルホン(polysulfones)、ポリエーテルケトン(polyetherketones)、及びその混合物などの有機物質を含む。充填物質14はまた、シリカ、アルミナ、窒化アルミニウム、窒化シリコン、炭化シリコン、窒化ボロン、ダイヤモンド粉、ガラス、銀、金、パラジウム、スズ、ビスマス、鉛、遷移液相粒子、銀メッキ銅、銀メッキ固体ガラス球、銀メッキ中空ガラス球、炭素、ニッケル、モリブデン及びプラチナなどの伝熱粒子や導電粒子が分散した物質でもよい。充填物質14は更に、Kuleszaらによる米国特許第6106891号に記載の物質から構成することもできる。充填物質14の層は、厚み約12.7×10 -3 mm乃至約127×10 -3 mmの範囲であり、ローラ・コーティング法やプリント・スクリーニング法などの従来のプロセスにより犠牲第1層12上に付着される。特に、充填物質14は約120℃乃至約140℃の範囲まで加熱され、充填物質14に用いられた溶剤が取り除かれ(これはコーティング・プロセスに役立つ)、充填物質14が一部前進するので、充填物質14が溶融し、犠牲第1層12に付着する。
【0017】
図2に示すように、ロール積層、真空積層、ホット・ロール積層(HRL)などの転写式の方法により充填物質の層14にフォイル層16が付着される。付着プロセスは、充填物質14の層の変形や変位を防ぐために、低温及び低圧で行われる。フォイル層16は約6.35×10 -3 mm乃至約50.80×10 -3 mmの範囲の厚みまで付着される。フォイル層16は銅やその他同様に用いられる物質を含む。
【0018】
図3に示すように、フォイル層16内にホールまたは開口18が形成され、それによりマスク19が形成される。フォイル層16内の開口18は、従来のフォトリソグラフィ減法エッチング法やその他の同様なプロセスにより形成することができる。充填物質14の部分が露出する開口18は、チップ・キャリア、回路ボードなどの基板22内に形成されるメッキされたスルーホールなどの開口またはバイア20の大きさ及び位置に凡そ対応する(図4参照)。基板22は、FR−4エポキシ、及び高温エポキシ、ポリイミド、シアン酸塩(トリアゼン)、フッ素樹脂、セラミック充填フッ素樹脂、ベンゾシクロブテン、ペルフルオロブテン(perfluorobutanes)、ポリフェニレンスルフィド(polyphenylenesulfide)、ポリスルホン、ポリエーテルイミド、ポリエーテルケトン、ポリフェニールキノキサリンン(polyphenylquinoxalines)、ポリベンゾオキサゾール(polybenzoxazoles)、ポリフェニール・ベンゾビスチアゾール(polyphenyl benzobisthiazoles)及びその組み合わせなどの高温樹脂をベースにした積層から形成することができる。フォイル層16の開口18は、フォトリソグラフィなどの従来の回路化法により形成される。例えば開口20は、従来からプリント回路ボードやチップ・キャリアに用いられているドリル、パンチ、レーザ技法などにより形成することができる。
【0019】
図4に示すように、キャリア構造10は反転されて基板22表面に配置され、マスク19は基板22に接触する。図に示す通り、マスク19の開口18は、基板22の開口20と完全に整合する必要はなく、全く同じ寸法である必要もない。マスク19の開口18により、充填物質14と基板22の開口20間のアクセスが約20%乃至約80%になれば、開口20は問題なく埋めることができる(後述)。
【0020】
105.45kg/cm 2 乃至492.10kg/cm 2 の範囲の圧力と約80℃乃至約200℃の範囲の温度を約20分乃至約90分印加し、充填物質14をマスク19の開口18に通して、基板22の開口20に押し込み、開口20に移動した充填物質14を硬化させる(図5)。犠牲第1層12、マスク19、及びその間の残りの充填物質14は、開口20内の充填物質14に剪断力をかけるなどの剥離方法により基板22表面から取り除かれる。剥離時、マスク19の開口18内にあり、犠牲第1層12に付着した充填物質14は破砕し、基板22表面に小さい塊24が残る(図6)。基板22表面は、アブレーション、機械的スクラビング、CMP(化学機械的研磨)などにより塊24が取り除かれて平坦化される(図7)。
【0021】
その後、銅などの導電物質の層が従来のメッキ方法により基板22表面にメッキされる(図8)。これにより充填開口20上にキャップ層が形成される。導電層26は次にパターン化され、電気接続のための配線層26が形成される。その後、絶縁誘電層または誘電ビルドアップ層28が配線層26に積層される。誘電ビルドアップ層28は他の回路層の積層を可能にする。
【0022】
まとめとして、本発明の構成に関して以下の事項を開示する。
【0023】
(1)基板の少なくとも1つの開口を埋める方法であって、
上面と下面を持つ基板を提供するステップと、
前記基板に、前記上面から前記下面に延びる少なくとも1つの開口を提供するステップと、
第1層、該第1層上の充填物質、及び該充填物質上の少なくとも1つの開口を持つマスクを含む充填構造を提供するステップと、
前記充填構造を前記基板の前記上面に配置するステップと、
前記充填物質を前記充填構造のマスクにある少なくとも1つの開口に通して前記基板の少なくとも1つの開口に押し込むステップと
を含む、方法。
(2)前記少なくとも1つの開口はメッキされたホールである、前記(1)記載の方法。
(3)前記充填構造は犠牲キャリア構造である、前記(1)記載の方法。
(4)前記マスクにある少なくとも1つの開口が、前記基板にある少なくとも1つの開口と凡そ整合するように前記充填構造を整合させるステップを含む、前記(1)記載の方法。
(5)前記充填物質を前記充填構造のマスクにある開口に通して、前記基板の少なくとも1つの開口に押し込んだ後、前記充填構造を前記基板の前記上面から取り除くステップを含む、前記(1)記載の方法。
(6)前記基板から前記充填構造を取り除くステップは、前記第1層、残りの充填物質、及び前記マスクを前記基板の上面から剥離させるステップを含む、前記(5)記載の方法。
(7)前記基板の上面から前記充填構造を取り除くステップの後に、前記基板の上面を平坦化するステップが続く、前記(5)記載の方法。
(8)前記第1層は、銅箔、アルミニウム、ポリイミド、及び高分子膜より成るグループから選択される物質を含む、前記(1)記載の方法。
(9)前記充填物質は、エポキシ、シアン酸塩エステル、ビスマレイミド、シアン酸塩エステル・エポキシ、ポリイミド、ベンゾシクロブテン、ポリスルホン、ポリエーテルケトン、及びその混合物より成るグループから選択される物質を含む、前記(1)記載の方法。
(10)前記充填物質は、シリカ、アルミナ、窒化アルミニウム、窒化シリコン、炭化シリコン、窒化ボロン、ダイヤモンド粉、ガラス、銅、銀、金、パラジウム、スズ、ビスマス、鉛、遷移液相粒子、銀メッキ銅、銀メッキ固体ガラス球、銀メッキ中空ガラス球、炭素、ニッケル、モリブデン、及びプラチナより成るグループから選択される粒子を含む、前記(9)記載の方法。
(11)前記マスクはフォイル層を含む、前記(1)記載の方法。
(12)前記フォイル層は銅を含む、前記(11)記載の方法。
(13)前記マスク内の開口はフォトリソグラフィ・プロセスにより形成される、前記(1)記載の方法。
(14)前記マスクの開口は前記充填物質へのアクセスを形成する、前記(1)記載の方法。
(15)前記マスクの開口は前記基板の開口と、前記充填物質と前記開口間のアクセスが少なくとも20%乃至80%で整合する、前記(1)記載の方法。
(16)前記マスクの厚みは約6.35×10 -3 mm乃至約50.80×10 -3 mmの範囲である、前記(1)記載の方法。
(17)前記充填物質を前記開口に押し込むステップは、前記構造及び前記基板に約80℃乃至約200℃の範囲の温度で、約105.45kg/cm 2 乃至492.10kg/cm 2 の範囲の圧力をかけるステップを含む、前記(1)記載の方法。
(18)基板の少なくとも1つの開口を埋めるための構造を形成する方法であって、
第1層を提供するステップと、
前記第1層に充填物質を付着するステップと、
前記充填物質上にマスクを形成するステップと
を含む、方法。
(19)前記開口はメッキされたホールである、前記(18)記載の方法。
(20)前記第1層は、銅箔、アルミニウム、ポリイミド、及び高分子膜より成るグループから選択される物質を含む、前記(18)記載の方法。
(21)前記充填物質は、エポキシ、シアン酸塩エステル、ビスマレイミド、シアン酸塩エステル・エポキシ、ポリイミド、ベンゾシクロブテン、ポリスルホン、ポリエーテルケトン、及びその混合物より成るグループから選択される物質を含む、前記(18)記載の方法。
(22)前記充填物質は、シリカ、アルミナ、窒化アルミニウム、窒化シリコン、炭化シリコン、窒化ボロン、ダイヤモンド粉、ガラス、銅、銀、金、パラジウム、スズ、ビスマス、鉛、遷移液相粒子、銀メッキ銅、銀メッキ固体ガラス球、銀メッキ中空ガラス球、炭素、ニッケル、モリブデン、及びプラチナより成るグループから選択される粒子を含む、前記(21)記載の方法。
(23)前記充填物質上にマスクを形成するステップは、
前記充填物質上にフォイル層を付着するステップと、
前記フォイル層内に少なくとも1つの開口を形成するステップと
を含む、前記(18)記載の方法。
(24)前記開口は前記基板の開口と少なくとも部分的に整合する、前記(23)記載の方法。
(25)前記開口は前記基板の開口と、前記充填物質と前記開口間のアクセスが少なくとも20%乃至80%で整合する、前記(23)記載の方法。
(26)前記マスクの厚みは約6.35×10 -3 mm乃至約50.80×10 -3 mmの範囲である、前記(23)記載の方法。
(27)半導体基板内の少なくとも1つの開口を埋めるための構造であって、
第1層と、
前記第1層上の充填物質の層と、
前記充填物質の層上のマスクと
を含む、構造。
(28)前記第1層は、銅箔、アルミニウム、ポリイミド、及び高分子膜より成るグループから選択される物質を含む、前記(27)記載の構造。
(29)前記充填物質は、エポキシ、シアン酸塩エステル、ビスマレイミド、シアン酸塩エステル・エポキシ、ポリイミド、ベンゾシクロブテン、ポリスルホン、ポリエーテルケトン、及びその混合物より成るグループから選択される物質を含む、前記(27)記載の構造。
(30)前記充填物質は、シリカ、アルミナ、窒化アルミニウム、窒化シリコン、炭化シリコン、窒化ボロン、ダイヤモンド粉、ガラス、銅、銀、金、パラジウム、スズ、ビスマス、鉛、遷移液相粒子、銀メッキ銅、銀メッキ固体ガラス球、銀メッキ中空ガラス球、炭素、ニッケル、モリブデン、及びプラチナより成るグループから選択される粒子を含む、前記(29)記載の構造。
(31)前記マスクは、前記基板の開口と少なくとも部分的に整合する少なくとも1つの開口を含む、前記(27)記載の構造。
(32)前記開口は前記基板の開口と整合し、前記充填物質と前記開口間のアクセスが少なくとも20%乃至80%になる、前記(27)記載の構造。
(33)前記マスクの厚みは約6.35×10 -3 mm乃至約50.80×10 -3 mmの範囲である、前記(27)記載の構造。
【図面の簡単な説明】
【図1】 本発明に従ったキャリア構造を示す図である。
【図2】 本発明に従ったフォイル層を持つ図1のキャリア構造を示す図である。
【図3】 本発明に従い、フォイル層内にマスクが形成された後の図2のキャリア構造を示す図である。
【図4】 本発明に従い、基板と係合した図3のキャリア構造を示す図である。
【図5】 本発明に従った基板の開口の充填後の図4のキャリア構造と基板を示す図である。
【図6】 本発明に従ったキャリア基板を取り除いた後の図5の基板を示す図である。
【図7】 本発明に従った平坦化後の図6の基板を示す図である。
【図8】 本発明に従った配線層と絶縁層を持つ図7の基板を示す図である。
【符号の説明】
10 キャリア構造
12 犠牲第1層
14 充填物質
16 フォイル層
18、20 開口
19 マスク
22 基板
24 塊
26 配線層
28 誘電ビルドアップ層

Claims (33)

  1. 基板の少なくとも1つの開口を埋める方法であって、
    上面と下面を持つ基板を提供するステップと、
    前記基板に、前記上面から前記下面に延びる少なくとも1つの開口を提供するステップと、
    第1層、該第1層上の充填物質、及び該充填物質上の少なくとも1つの開口を持つマスクを含む充填構造を提供するステップと、
    前記充填構造を前記基板の前記上面に配置するステップと、
    前記充填物質を前記充填構造のマスクにある少なくとも1つの開口に通して前記基板の少なくとも1つの開口に押し込むステップとを含み、
    前記マスクは、前記充填物質上に低温及び低圧で付着されることを特徴とする方法。
  2. 前記少なくとも1つの開口はメッキされたホールである、請求項1記載の方法。
  3. 前記充填構造は犠牲キャリア構造である、請求項1記載の方法。
  4. 前記マスクにある少なくとも1つの開口が、前記基板にある少なくとも1つの開口と凡そ整合するように前記充填構造を整合させるステップを含む、請求項1記載の方法。
  5. 前記充填物質を前記充填構造のマスクにある開口に通して、前記基板の少なくとも1つの開口に押し込んだ後、前記充填構造を前記基板の前記上面から取り除くステップを含む、請求項1記載の方法。
  6. 前記基板から前記充填構造を取り除くステップは、前記第1層、残りの充填物質、及び前記マスクを前記基板の上面から剥離させるステップを含む、請求項5記載の方法。
  7. 前記基板の上面から前記充填構造を取り除くステップの後に、前記基板の上面を平坦化するステップが続く、請求項5記載の方法。
  8. 前記第1層は、銅箔、アルミニウム、ポリイミド、及び高分子膜より成るグループから選択される物質を含む、請求項1記載の方法。
  9. 前記充填物質は、エポキシ、シアン酸塩エステル、ビスマレイミド、シアン酸塩エステル・エポキシ、ポリイミド、ベンゾシクロブテン、ポリスルホン、ポリエーテルケトン、及びその混合物より成るグループから選択される物質を含む、請求項1記載の方法。
  10. 前記充填物質は、シリカ、アルミナ、窒化アルミニウム、窒化シリコン、炭化シリコン、窒化ボロン、ダイヤモンド粉、ガラス、銅、銀、金、パラジウム、スズ、ビスマス、鉛、遷移液相粒子、銀メッキ銅、銀メッキ固体ガラス球、銀メッキ中空ガラス球、炭素、ニッケル、モリブデン、及びプラチナより成るグループから選択される粒子を含む、請求項9記載の方法。
  11. 前記マスクはフォイル層を含む、請求項1記載の方法。
  12. 前記フォイル層は銅を含む、請求項11記載の方法。
  13. 前記マスク内の開口はフォトリソグラフィ・プロセスにより形成される、請求項1記載の方法。
  14. 前記マスクの開口は前記充填物質へのアクセスを形成する、請求項1記載の方法。
  15. 前記マスクの開口は前記基板の開口と、前記充填物質と前記開口間のアクセスが少なくとも20%乃至80%で整合する、請求項1記載の方法。
  16. 前記マスクの厚みは6.35×10 -3 mm乃至50.80×10 -3 mmの範囲である、請求項1記載の方法。
  17. 前記充填物質を前記開口に押し込むステップは、前記構造及び前記基板に80℃乃至200℃の範囲の温度で、105.45kg/cm 2 乃至492.10kg/cm 2 の範囲の圧力をかけるステップを含む、請求項1記載の方法。
  18. 上面と下面を持つ基板を提供するステップと、前記基板に、前記上面から前記下面に延びる少なくとも1つの開口を提供するステップと、充填物質及びマスクを含む充填構造を提供するステップと、前記充填構造を前記基板の前記上面に配置するステップと、前記充填物質を前記充填構造のマスクにある少なくとも1つの開口に通して前記基板の少なくとも1つの開口に押し込むステップとを含む基板の少なくとも1つの開口を埋める方法において、基板の少なくとも1つの開口を埋めるための前記充填構造形成は、
    第1層を提供するステップと、
    前記第1層に充填物質を付着するステップと、
    前記充填物質上にマスクを形成するステップとを含み、
    前記マスクは、前記充填物質上に低温及び低圧で付着されることを特徴とする方法。
  19. 前記開口はメッキされたホールである、請求項18記載の方法。
  20. 前記第1層は、銅箔、アルミニウム、ポリイミド、及び高分子膜より成るグループから選択される物質を含む、請求項18記載の方法。
  21. 前記充填物質は、エポキシ、シアン酸塩エステル、ビスマレイミド、シアン酸塩エステル・エポキシ、ポリイミド、ベンゾシクロブテン、ポリスルホン、ポリエーテルケトン、及びその混合物より成るグループから選択される物質を含む、請求項18記載の方法。
  22. 前記充填物質は、シリカ、アルミナ、窒化アルミニウム、窒化シリコン、炭化シリコン、窒化ボロン、ダイヤモンド粉、ガラス、銅、銀、金、パラジウム、スズ、ビスマス、鉛、遷移液相粒子、銀メッキ銅、銀メッキ固体ガラス球、銀メッキ中空ガラス球、炭素、ニッケル、モリブデン、及びプラチナより成るグループから選択される粒子を含む、請求項21記載の方法。
  23. 前記充填物質上にマスクを形成するステップは、
    前記充填物質上にフォイル層を付着するステップと、
    前記フォイル層内に少なくとも1つの開口を形成するステップと
    を含む、請求項18記載の方法。
  24. 前記開口は前記基板の開口と少なくとも部分的に整合する、請求項23記載の方法。
  25. 前記開口は前記基板の開口と、前記充填物質と前記開口間のアクセスが少なくとも20%乃至80%で整合する、請求項23記載の方法。
  26. 前記マスクの厚みは6.35×10 -3 mm乃至50.80×10 -3 mmの範囲である、請求項23記載の方法。
  27. 上面と下面を持つ基板を提供するステップと、前記基板に、前記上面から前記下面に延びる少なくとも1つの開口を提供するステップと、充填物質及びマスクを含む充填構造を提供するステップと、前記充填構造を前記基板の前記上面に配置するステップと、前記充填物質を前記充填構造のマスクにある少なくとも1つの開口に通して前記基板の少なくとも1つの開口に押し込むステップとを含む基板の少なくとも1つの開口を埋める方法における、前記充填構造は、前記基板内の少なくとも1つの開口を埋めるための構造であって、
    第1層と、
    前記第1層上の充填物質の層と、
    前記充填物質の層上のマスクと
    を含み、
    前記マスクは、前記充填物質上に低温及び低圧で付着されることを特徴とする、構造。
  28. 前記第1層は、銅箔、アルミニウム、ポリイミド、及び高分子膜より成るグループから選択される物質を含む、請求項27記載の構造。
  29. 前記充填物質は、エポキシ、シアン酸塩エステル、ビスマレイミド、シアン酸塩エステル・エポキシ、ポリイミド、ベンゾシクロブテン、ポリスルホン、ポリエーテルケトン、及びその混合物より成るグループから選択される物質を含む、請求項27記載の構造。
  30. 前記充填物質は、シリカ、アルミナ、窒化アルミニウム、窒化シリコン、炭化シリコン、窒化ボロン、ダイヤモンド粉、ガラス、銅、銀、金、パラジウム、スズ、ビスマス、鉛、遷移液相粒子、銀メッキ銅、銀メッキ固体ガラス球、銀メッキ中空ガラス球、炭素、ニッケル、モリブデン、及びプラチナより成るグループから選択される粒子を含む、請求項29記載の構造。
  31. 前記マスクは、前記基板の開口と少なくとも部分的に整合する少なくとも1つの開口を含む、請求項27記載の構造。
  32. 前記開口は前記基板の開口と整合し、前記充填物質と前記開口間のアクセスが少なくとも20%乃至80%になる、請求項27記載の構造。
  33. 前記マスクの厚みは6.35×10 -3 mm乃至50.80×10 -3 mmの範囲である、請求項27記載の構造。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7147141B2 (en) * 2002-11-13 2006-12-12 Intel Corporation Preconditioning via plug material for a via-in-pad ball grid array package
JP4891235B2 (ja) * 2005-06-01 2012-03-07 パナソニック株式会社 回路基板とその製造方法及びこれを用いた電子部品
US20080099537A1 (en) * 2006-10-31 2008-05-01 Raytheon Company Method for sealing vias in a substrate
TWI338562B (en) * 2007-12-27 2011-03-01 Unimicron Technology Corp Circuit board and process thereof
US8247066B2 (en) * 2009-05-06 2012-08-21 Xerox Corporation Teflon fuser member containing fluorinated nano diamonds
US8192817B2 (en) * 2009-05-06 2012-06-05 Xerox Corporation VITON fuser member containing fluorinated nano diamonds
US8232137B2 (en) * 2009-12-10 2012-07-31 Intersil Americas Inc. Heat conduction for chip stacks and 3-D circuits
US8824706B2 (en) 2011-08-30 2014-09-02 Qualcomm Mems Technologies, Inc. Piezoelectric microphone fabricated on glass
US8724832B2 (en) 2011-08-30 2014-05-13 Qualcomm Mems Technologies, Inc. Piezoelectric microphone fabricated on glass
US8811636B2 (en) 2011-11-29 2014-08-19 Qualcomm Mems Technologies, Inc. Microspeaker with piezoelectric, metal and dielectric membrane
US20130229777A1 (en) * 2012-03-01 2013-09-05 Infineon Technologies Ag Chip arrangements and methods for forming a chip arrangement
US9673131B2 (en) * 2013-04-09 2017-06-06 Intel Corporation Integrated circuit package assemblies including a glass solder mask layer
CN106206543A (zh) * 2016-08-04 2016-12-07 上海交通大学 基于纳米氮化铝/聚酰亚胺复合材料转接板及其制备方法
CN110508957B (zh) * 2019-09-09 2021-04-02 南昌航空大学 一种双层板结构的钎焊和瞬时液态扩散焊分步复合连接方法
CN113517224A (zh) * 2021-07-09 2021-10-19 广东工业大学 一种通孔、盲孔互连结构成型工艺
CN117769163B (zh) * 2023-12-26 2024-05-31 江苏富乐华半导体科技股份有限公司 一种铝薄膜电路基板制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4862323A (en) 1984-04-12 1989-08-29 Olin Corporation Chip carrier
US5483421A (en) 1992-03-09 1996-01-09 International Business Machines Corporation IC chip attachment
JP2601128B2 (ja) 1992-05-06 1997-04-16 松下電器産業株式会社 回路形成用基板の製造方法および回路形成用基板
US5766670A (en) 1993-11-17 1998-06-16 Ibm Via fill compositions for direct attach of devices and methods for applying same
US5567982A (en) * 1994-09-30 1996-10-22 Bartelink; Dirk J. Air-dielectric transmission lines for integrated circuits
US5487218A (en) 1994-11-21 1996-01-30 International Business Machines Corporation Method for making printed circuit boards with selectivity filled plated through holes
US5822856A (en) 1996-06-28 1998-10-20 International Business Machines Corporation Manufacturing circuit board assemblies having filled vias
US5920123A (en) 1997-01-24 1999-07-06 Micron Technology, Inc. Multichip module assembly having via contacts and method of making the same
US6037096A (en) * 1998-05-26 2000-03-14 International Business Machines Corporation Film composition and method for a planar surface atop a plated through hole
US6365974B1 (en) * 1999-03-23 2002-04-02 Texas Instruments Incorporated Flex circuit substrate for an integrated circuit package
KR100301818B1 (ko) * 1999-06-29 2001-11-01 김영환 셀프 얼라인 포토리소그래피 및 그를 이용한 반도체 소자 제조방법
US6452117B2 (en) * 1999-08-26 2002-09-17 International Business Machines Corporation Method for filling high aspect ratio via holes in electronic substrates and the resulting holes

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