JP2002305367A - 高性能電子基板の開口を埋める方法及び部材 - Google Patents

高性能電子基板の開口を埋める方法及び部材

Info

Publication number
JP2002305367A
JP2002305367A JP2002002614A JP2002002614A JP2002305367A JP 2002305367 A JP2002305367 A JP 2002305367A JP 2002002614 A JP2002002614 A JP 2002002614A JP 2002002614 A JP2002002614 A JP 2002002614A JP 2002305367 A JP2002305367 A JP 2002305367A
Authority
JP
Japan
Prior art keywords
opening
substrate
mask
layer
filling
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002002614A
Other languages
English (en)
Other versions
JP4157705B2 (ja
Inventor
S Faakuhaa Donald
ドナルド・エス・ファークハー
I Papathomas Constantinos
コンスタンチノス・アイ・パパトーマス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2002305367A publication Critical patent/JP2002305367A/ja
Application granted granted Critical
Publication of JP4157705B2 publication Critical patent/JP4157705B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49883—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials the conductive materials containing organic materials or pastes, e.g. for thick films
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0094—Filling or covering plated through-holes or blind plated vias, e.g. for masking or for mechanical reinforcement
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/0959—Plated through-holes or plated blind vias filled with insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0147—Carriers and holders
    • H05K2203/0152—Temporary metallic carrier, e.g. for transferring material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0147—Carriers and holders
    • H05K2203/0156—Temporary polymeric carrier or foil, e.g. for processing or transferring
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/0278—Flat pressure, e.g. for connecting terminals with anisotropic conductive adhesive
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0338—Transferring metal or conductive material other than a circuit pattern, e.g. bump, solder, printed component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0548—Masks
    • H05K2203/0554—Metal used as mask for etching vias, e.g. by laser ablation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)

Abstract

(57)【要約】 【課題】 半導体基板の少なくとも１つの開口を埋める
方法を提供すること。 【解決手段】 基板表面に犠牲キャリア構造を置くこと
によって、半導体基板の少なくとも１つの開口を埋め
る。犠牲キャリア構造は、第１層、第１層上の充填物
質、及び少なくとも１つの開口を持つ充填物質上のマス
クを含む。開口は、基板の開口と少なくとも部分的には
整合する。充填物質は加熱と加圧により開口に押し込ま
れ、犠牲キャリア構造が取り除かれる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体の処理
に関し、特に、高性能電子基板の開口を埋める方法及び
構造に関する。
【０００２】
【従来の技術】回路ボードを構成する際、セラミック・
モジュールなどのモジュールのはんだボール接続（sold
er ball connection）は、従来のpin-in-holｅ技術に比
べて電気的性能メリットが大きい。pin-in-hole技術で
は、回路ボードの対応するホールに挿入される突起物ま
たはピンを使ってモジュールを回路ボードに接続する。
【０００３】pin-in-hole接続は機械的条件により、回
路ボードでかなり大きい表面積を占めるので、小型化に
逆行する形になる。これに対してはんだボール接続で
は、ボード表面の対応するコンタクト・ポイントに接合
されるモジュール上のはんだボールを使ってモジュール
をボードに接続する。
【０００４】具体的には、高融点はんだボールがモジュ
ールの背面に配置され、融点の低いはんだペースト・リ
フロー・プロセスでモジュールに接続される。次にモジ
ュールが、融点の低いスクリーンドはんだペースト（sc
reened solder paste）で回路ボードの表面に接続され
る。ボードへのモジュール接続はボードの表面上でのみ
行われるので、接続ランドのドリル径及び空隙部分は小
さくなり、配線面積が大きくなる。はんだボール接続に
は、シグナルネットの長さが短くなるのでシステムが高
速になるというメリットがあり、バイアやランドの直径
が小さくなるので配線がしやすくなるというメリットも
ある。
【０００５】但し、はんだボール接続技術は、従来のス
ルーホールやバイアに対して行われる場合には問題が生
じる。このような接続を行う場合、はんだボールをボー
ドに接続するために用いられる共晶スクリーンド・ペー
ストが、リフロー・プロセスの間にホールを通って目的
の相互接続部分から流れ出る。これによりはんだ接合部
に不具合が生じ、信頼性がなくなる。パッド・タイプの
ランドでモジュールをバイアに直接接続しようとする試
みでは、はんだボールの接続前に、予めスルーホールを
はんだで埋め、固体のランドを作成しようとした。しか
しはんだは、ホールの中に引かれて、回路ボードの組み
立て時に相互接続部分から離れてしまう。はんだのこの
引き込みまたは"wicking"により、はんだの下が中空に
なる。これはクラッキングにつながるので、はんだ接合
部は劣化し信頼性がなくなる。
【０００６】はんだボールをスルーホールに接続する問
題のもう１つの解決方法は、"犬骨"型の終端を利用する
ことである。ここで固体銅ランドが、メッキされたスル
ーホールまたはバイアからずれる。はんだ接合は固体銅
ランドに対して行われ、固体銅ランドは回路ラインによ
ってバイアまたはスルーホールに接続される。犬骨終端
は優れたはんだ接合部を形成するが、配線しにくくな
り、シグナル・ラインは長くなるので、パッドはんだボ
ール接続技術でバイアにより得られるメリットは少なく
なる。これに付随して、回路ラインが、回路ボードの表
面のスペースまたは"有効面積"を占める。
【０００７】特定の高分子物質でバイアやスルーホール
を埋める試みもなされているが、このような高分子物質
は、バイアを完全に埋めることはなく、よって大きな空
乏が生じる。またこの種の高分子物質では、溶剤を乾燥
させるために処理時間が長くなる。更にこれらの高分子
物質は、溶剤が除かれたとき縮む傾向があり、その結
果、表面が平坦ではなくなり別の空乏が生じる。
【０００８】はんだボール接続をスルーホールに直接設
けることによって、消費されるスペースを少なくし、シ
グナル・ラインを短くし、配線性を良くしながら、良好
なはんだ接合部を得ることが求められる。
【０００９】
【発明が解決しようとする課題】本発明の第１の一般的
な側面は、基板の少なくとも１つの開口を埋める方法を
提供することである。
【００１０】
【課題を解決するための手段】この方法は、上面と下面
を持つ基板を提供するステップ、上面から下面に延びる
少なくとも１つの開口を基板に提供するステップ、第１
層、第１層上の充填物質、及び少なくとも１つの開口の
ある充填物質上のマスクを持つ充填構造を提供するステ
ップ、基板の上面に充填構造を配置するステップ、及び
充填構造のマスクにある少なくとも１つの開口に充填物
質を通して、基板の少なくとも１つの開口に押し込むス
テップを含む。
【００１１】本発明の第２の一般的な側面は、基板の少
なくとも１つの開口を埋めるための構造を形成する方法
を提供することである。この方法は、第１層を提供する
ステップ、第１層に充填物質を付着するステップ、及び
充填物質上にマスクを形成するステップを含む。
【００１２】本発明の第３の一般的な側面は、半導体基
板内の少なくとも１つの開口を埋めるための構造を提供
することである。この構造は、第１層、第１層上の充填
物質の層、及び充填物質の層上のマスクを含む。
【００１３】本発明の前述及び他のフィーチャが、本発
明の特定の実施例に関する以下の詳細な説明から明らか
となろう。
【００１４】
【発明の実施の形態】本発明の特定の実施例について詳
しく説明するが、特許請求の範囲に示した範囲から逸脱
することなく様々な変更及び変形が可能なことは理解さ
れよう。本発明の範囲は、組成物の数、その物質、形
状、相対的配置などに限定されない。図は本発明を説明
するためのものであるが、必ずしも実寸ではない。
【００１５】各図を参照する。図１乃至図３は、チップ
・キャリア、回路ボードなど、基板内の開口やバイアを
埋めるために用いられるキャリア構造１０の形成を示
す。特に図１は、充填物質の層１４を持つ犠牲第１層１
２を示す。犠牲第１層１２は、銅箔、アルミニウム、そ
の他同様に用いられる金属、或いはポリイミド、高分子
膜などの非金属を含む。犠牲第１層１２の厚みは約０．
５ミル乃至約５．０ミルの範囲である。
【００１６】充填物質１４の層は、エポキシ、シアン酸
塩エステル（cyanate ester）、ビスマレイミド（bisma
leimide）、シアン酸塩エステル・エポキシ、ポリイミ
ド、ベンゾシクロブテン（benzocyclobutenes）、ポリ
スルホン（polysulfones）、ポリエーテルケトン（poly
etherketones）、及びその混合物などの有機物質を含
む。充填物質１４はまた、シリカ、アルミナ、窒化アル
ミニウム、窒化シリコン、炭化シリコン、窒化ボロン、
ダイヤモンド粉、ガラス、銀、金、パラジウム、スズ、
ビスマス、鉛、遷移液相粒子、銀メッキ銅、銀メッキ固
体ガラス球、銀メッキ中空ガラス球、炭素、ニッケル、
モリブデン及びプラチナなどの伝熱粒子や導電粒子が分
散した物質でもよい。充填物質１４は更に、Kuleszaら
による米国特許第６１０６８９１号に記載の物質から構
成することもできる。充填物質１４の層は、厚み約０．
５ミル乃至約５．０ミルの範囲であり、ローラ・コーテ
ィング法やプリント・スクリーニング法などの従来のプ
ロセスにより犠牲第１層１２上に付着される。特に、充
填物質１４は約１２０℃乃至約１４０℃の範囲まで加熱
され、充填物質１４に用いられた溶剤が取り除かれ（こ
れはコーティング・プロセスに役立つ）、充填物質１４
が一部前進するので、充填物質１４が溶融し、犠牲第１
層１２に付着する。
【００１７】図２に示すように、ロール積層、真空積
層、ホット・ロール積層（ＨＲＬ）などの転写式の方法
により充填物質の層１４にフォイル層１６が付着され
る。付着プロセスは、充填物質１４の層の変形や変位を
防ぐために、低温及び低圧で行われる。フォイル層１６
は約０．２５ミル乃至約２．０ミルの範囲の厚みまで付
着される。フォイル層１６は銅やその他同様に用いられ
る物質を含む。
【００１８】図３に示すように、フォイル層１６内にホ
ールまたは開口１８が形成され、それによりマスク１９
が形成される。フォイル層１６内の開口１８は、従来の
フォトリソグラフィ減法エッチング法やその他の同様な
プロセスにより形成することができる。充填物質１４の
部分が露出する開口１８は、チップ・キャリア、回路ボ
ードなどの基板２２内に形成されるメッキされたスルー
ホールなどの開口またはバイア２０の大きさ及び位置に
凡そ対応する（図４参照）。基板２２は、ＦＲ−４エポ
キシ、及び高温エポキシ、ポリイミド、シアン酸塩（ト
リアゼン）、フッ素樹脂、セラミック充填フッ素樹脂、
ベンゾシクロブテン、ペルフルオロブテン（perfluorob
utanes）、ポリフェニレンスルフィド（polyphenylenes
ulfide）、ポリスルホン、ポリエーテルイミド、ポリエ
ーテルケトン、ポリフェニールキノキサリンン（polyph
enylquinoxalines）、ポリベンゾオキサゾール（polybe
nzoxazoles）、ポリフェニール・ベンゾビスチアゾール
（polyphenyl benzobisthiazoles）及びその組み合わせ
などの高温樹脂をベースにした積層から形成することが
できる。フォイル層１６の開口１８は、フォトリソグラ
フィなどの従来の回路化法により形成される。例えば開
口２０は、従来からプリント回路ボードやチップ・キャ
リアに用いられているドリル、パンチ、レーザ技法など
により形成することができる。
【００１９】図４に示すように、キャリア構造１０は反
転されて基板２２表面に配置され、マスク１９は基板２
２に接触する。図に示す通り、マスク１９の開口１８
は、基板２２の開口２０と完全に整合する必要はなく、
全く同じ寸法である必要もない。マスク１９の開口１８
により、充填物質１４と基板２２の開口２０間のアクセ
スが約２０％乃至約８０％になれば、開口２０は問題な
く埋めることができる（後述）。
【００２０】約１５０ｐｓｉ乃至約７００ｐｓｉの範囲
の圧力と約８０℃乃至約２００℃の範囲の温度を約２０
分乃至約９０分印加し、充填物質１４をマスク１９の開
口１８に通して、基板２２の開口２０に押し込み、開口
２０に移動した充填物質１４を硬化させる（図５）。犠
牲第１層１２、マスク１９、及びその間の残りの充填物
質１４は、開口２０内の充填物質１４に剪断力をかける
などの剥離方法により基板２２表面から取り除かれる。
剥離時、マスク１９の開口１８内にあり、犠牲第１層１
２に付着した充填物質１４は破砕し、基板２２表面に小
さい塊２４が残る（図６）。基板２２表面は、アブレー
ション、機械的スクラビング、ＣＭＰ（化学機械的研
磨）などにより塊２４が取り除かれて平坦化される（図
７）。
【００２１】その後、銅などの導電物質の層が従来のメ
ッキ方法により基板２２表面にメッキされる（図８）。
これにより充填開口２０上にキャップ層が形成される。
導電層２６は次にパターン化され、電気接続のための配
線層２６が形成される。その後、絶縁誘電層または誘電
ビルドアップ層２８が配線層２６に積層される。誘電ビ
ルドアップ層２８は他の回路層の積層を可能にする。
【００２２】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２３】（１）基板の少なくとも１つの開口を埋め
る方法であって、上面と下面を持つ基板を提供するステ
ップと、前記基板に、前記上面から前記下面に延びる少
なくとも１つの開口を提供するステップと、第１層、該
第１層上の充填物質、及び該充填物質上の少なくとも１
つの開口を持つマスクを含む充填構造を提供するステッ
プと、前記充填構造を前記基板の前記上面に配置するス
テップと、前記充填物質を前記充填構造のマスクにある
少なくとも１つの開口に通して前記基板の少なくとも１
つの開口に押し込むステップとを含む、方法。 （２）前記少なくとも１つの開口はメッキされたホール
である、前記（１）記載の方法。 （３）前記充填構造は犠牲キャリア構造である、前記
（１）記載の方法。 （４）前記マスクにある少なくとも１つの開口が、前記
基板にある少なくとも１つの開口と凡そ整合するように
前記充填構造を整合させるステップを含む、前記（１）
記載の方法。 （５）前記充填物質を前記充填構造のマスクにある開口
に通して、前記基板の少なくとも１つの開口に押し込ん
だ後、前記充填構造を前記基板の前記上面から取り除く
ステップを含む、前記（１）記載の方法。 （６）前記基板から前記充填構造を取り除くステップ
は、前記第１層、残りの充填物質、及び前記マスクを前
記基板の上面から剥離させるステップを含む、前記
（５）記載の方法。 （７）前記基板の上面から前記充填構造を取り除くステ
ップの後に、前記基板の上面を平坦化するステップが続
く、前記（５）記載の方法。 （８）前記第１層は、銅箔、アルミニウム、ポリイミ
ド、及び高分子膜より成るグループから選択される物質
を含む、前記（１）記載の方法。 （９）前記充填物質は、エポキシ、シアン酸塩エステ
ル、ビスマレイミド、シアン酸塩エステル・エポキシ、
ポリイミド、ベンゾシクロブテン、ポリスルホン、ポリ
エーテルケトン、及びその混合物より成るグループから
選択される物質を含む、前記（１）記載の方法。 （１０）前記充填物質は、シリカ、アルミナ、窒化アル
ミニウム、窒化シリコン、炭化シリコン、窒化ボロン、
ダイヤモンド粉、ガラス、銅、銀、金、パラジウム、ス
ズ、ビスマス、鉛、遷移液相粒子、銀メッキ銅、銀メッ
キ固体ガラス球、銀メッキ中空ガラス球、炭素、ニッケ
ル、モリブデン、及びプラチナより成るグループから選
択される粒子を含む、前記（９）記載の方法。 （１１）前記マスクはフォイル層を含む、前記（１）記
載の方法。 （１２）前記フォイル層は銅を含む、前記（１１）記載
の方法。 （１３）前記マスク内の開口はフォトリソグラフィ・プ
ロセスにより形成される、前記（１）記載の方法。 （１４）前記マスクの開口は前記充填物質へのアクセス
を形成する、前記（１）記載の方法。 （１５）前記マスクの開口は前記基板の開口と、前記充
填物質と前記開口間のアクセスが少なくとも２０％乃至
８０％で整合する、前記（１）記載の方法。 （１６）前記マスクの厚みは約０．２５ミル乃至約２．
０ミルの範囲である、前記（１）記載の方法。 （１７）前記充填物質を前記開口に押し込むステップ
は、前記構造及び前記基板に約８０℃乃至約２００℃の
範囲の温度で、約１５０ｐｓｉ乃至約７００ｐｓｉの範
囲の圧力をかけるステップを含む、前記（１）記載の方
法。 （１８）基板の少なくとも１つの開口を埋めるための構
造を形成する方法であって、第１層を提供するステップ
と、前記第１層に充填物質を付着するステップと、前記
充填物質上にマスクを形成するステップとを含む、方
法。 （１９）前記開口はメッキされたホールである、前記
（１８）記載の方法。 （２０）前記第１層は、銅箔、アルミニウム、ポリイミ
ド、及び高分子膜より成るグループから選択される物質
を含む、前記（１８）記載の方法。 （２１）前記充填物質は、エポキシ、シアン酸塩エステ
ル、ビスマレイミド、シアン酸塩エステル・エポキシ、
ポリイミド、ベンゾシクロブテン、ポリスルホン、ポリ
エーテルケトン、及びその混合物より成るグループから
選択される物質を含む、前記（１８）記載の方法。 （２２）前記充填物質は、シリカ、アルミナ、窒化アル
ミニウム、窒化シリコン、炭化シリコン、窒化ボロン、
ダイヤモンド粉、ガラス、銅、銀、金、パラジウム、ス
ズ、ビスマス、鉛、遷移液相粒子、銀メッキ銅、銀メッ
キ固体ガラス球、銀メッキ中空ガラス球、炭素、ニッケ
ル、モリブデン、及びプラチナより成るグループから選
択される粒子を含む、前記（２１）記載の方法。 （２３）前記充填物質上にマスクを形成するステップ
は、前記充填物質上にフォイル層を付着するステップ
と、前記フォイル層内に少なくとも１つの開口を形成す
るステップとを含む、前記（１８）記載の方法。 （２４）前記開口は前記基板の開口と少なくとも部分的
に整合する、前記（２３）記載の方法。 （２５）前記開口は前記基板の開口と、前記充填物質と
前記開口間のアクセスが少なくとも２０％乃至８０％で
整合する、前記（２３）記載の方法。 （２６）前記マスクの厚みは約０．２５ミル乃至約２．
０ミルの範囲である、前記（２３）記載の方法。 （２７）半導体基板内の少なくとも１つの開口を埋める
ための構造であって、第１層と、前記第１層上の充填物
質の層と、前記充填物質の層上のマスクとを含む、構
造。 （２８）前記第１層は、銅箔、アルミニウム、ポリイミ
ド、及び高分子膜より成るグループから選択される物質
を含む、前記（２７）記載の構造。 （２９）前記充填物質は、エポキシ、シアン酸塩エステ
ル、ビスマレイミド、シアン酸塩エステル・エポキシ、
ポリイミド、ベンゾシクロブテン、ポリスルホン、ポリ
エーテルケトン、及びその混合物より成るグループから
選択される物質を含む、前記（２７）記載の構造。 （３０）前記充填物質は、シリカ、アルミナ、窒化アル
ミニウム、窒化シリコン、炭化シリコン、窒化ボロン、
ダイヤモンド粉、ガラス、銅、銀、金、パラジウム、ス
ズ、ビスマス、鉛、遷移液相粒子、銀メッキ銅、銀メッ
キ固体ガラス球、銀メッキ中空ガラス球、炭素、ニッケ
ル、モリブデン、及びプラチナより成るグループから選
択される粒子を含む、前記（２９）記載の構造。 （３１）前記マスクは、前記基板の開口と少なくとも部
分的に整合する少なくとも１つの開口を含む、前記（２
７）記載の構造。 （３２）前記開口は前記基板の開口と整合し、前記充填
物質と前記開口間のアクセスが少なくとも２０％乃至８
０％になる、前記（２７）記載の構造。 （３３）前記マスクの厚みは約０．２５ミル乃至約２．
０ミルの範囲である、前記（２７）記載の構造。
【図面の簡単な説明】
【図１】本発明に従ったキャリア構造を示す図である。
【図２】本発明に従ったフォイル層を持つ図１のキャリ
ア構造を示す図である。
【図３】本発明に従い、フォイル層内にマスクが形成さ
れた後の図２のキャリア構造を示す図である。
【図４】本発明に従い、基板と係合した図３のキャリア
構造を示す図である。
【図５】本発明に従った基板の開口の充填後の図４のキ
ャリア構造と基板を示す図である。
【図６】本発明に従ったキャリア基板を取り除いた後の
図５の基板を示す図である。
【図７】本発明に従った平坦化後の図６の基板を示す図
である。
【図８】本発明に従った配線層と絶縁層を持つ図７の基
板を示す図である。
【符号の説明】
１０ キャリア構造 １２ 犠牲第１層 １４ 充填物質 １６ フォイル層 １８、２０ 開口 １９ マスク ２２ 基板 ２４ 塊 ２６ 配線層 ２８ 誘電ビルドアップ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドナルド・エス・ファークハー アメリカ合衆国13760、ニューヨーク州エ ンディコット、ロドマン・ロード 1106 (72)発明者 コンスタンチノス・アイ・パパトーマス アメリカ合衆国13760、ニューヨーク州エ ンディコット、コベントリー・ロード 75 Ｆターム(参考） 5E314 AA25 AA32 AA34 AA36 AA42 BB06 CC17 DD06 EE09 FF05 FF08 GG17 5E317 AA24 BB02 CC31 CD23 CD27 GG14

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】基板の少なくとも１つの開口を埋める方法
    であって、 上面と下面を持つ基板を提供するステップと、 前記基板に、前記上面から前記下面に延びる少なくとも
    １つの開口を提供するステップと、 第１層、該第１層上の充填物質、及び該充填物質上の少
    なくとも１つの開口を持つマスクを含む充填構造を提供
    するステップと、 前記充填構造を前記基板の前記上面に配置するステップ
    と、 前記充填物質を前記充填構造のマスクにある少なくとも
    １つの開口に通して前記基板の少なくとも１つの開口に
    押し込むステップとを含む、方法。
  2. 【請求項２】前記少なくとも１つの開口はメッキされた
    ホールである、請求項１記載の方法。
  3. 【請求項３】前記充填構造は犠牲キャリア構造である、
    請求項１記載の方法。
  4. 【請求項４】前記マスクにある少なくとも１つの開口
    が、前記基板にある少なくとも１つの開口と凡そ整合す
    るように前記充填構造を整合させるステップを含む、請
    求項１記載の方法。
  5. 【請求項５】前記充填物質を前記充填構造のマスクにあ
    る開口に通して、前記基板の少なくとも１つの開口に押
    し込んだ後、前記充填構造を前記基板の前記上面から取
    り除くステップを含む、請求項１記載の方法。
  6. 【請求項６】前記基板から前記充填構造を取り除くステ
    ップは、前記第１層、残りの充填物質、及び前記マスク
    を前記基板の上面から剥離させるステップを含む、請求
    項５記載の方法。
  7. 【請求項７】前記基板の上面から前記充填構造を取り除
    くステップの後に、前記基板の上面を平坦化するステッ
    プが続く、請求項５記載の方法。
  8. 【請求項８】前記第１層は、銅箔、アルミニウム、ポリ
    イミド、及び高分子膜より成るグループから選択される
    物質を含む、請求項１記載の方法。
  9. 【請求項９】前記充填物質は、エポキシ、シアン酸塩エ
    ステル、ビスマレイミド、シアン酸塩エステル・エポキ
    シ、ポリイミド、ベンゾシクロブテン、ポリスルホン、
    ポリエーテルケトン、及びその混合物より成るグループ
    から選択される物質を含む、請求項１記載の方法。
  10. 【請求項１０】前記充填物質は、シリカ、アルミナ、窒
    化アルミニウム、窒化シリコン、炭化シリコン、窒化ボ
    ロン、ダイヤモンド粉、ガラス、銅、銀、金、パラジウ
    ム、スズ、ビスマス、鉛、遷移液相粒子、銀メッキ銅、
    銀メッキ固体ガラス球、銀メッキ中空ガラス球、炭素、
    ニッケル、モリブデン、及びプラチナより成るグループ
    から選択される粒子を含む、請求項９記載の方法。
  11. 【請求項１１】前記マスクはフォイル層を含む、請求項
    １記載の方法。
  12. 【請求項１２】前記フォイル層は銅を含む、請求項１１
    記載の方法。
  13. 【請求項１３】前記マスク内の開口はフォトリソグラフ
    ィ・プロセスにより形成される、請求項１記載の方法。
  14. 【請求項１４】前記マスクの開口は前記充填物質へのア
    クセスを形成する、請求項１記載の方法。
  15. 【請求項１５】前記マスクの開口は前記基板の開口と、
    前記充填物質と前記開口間のアクセスが少なくとも２０
    ％乃至８０％で整合する、請求項１記載の方法。
  16. 【請求項１６】前記マスクの厚みは約０．２５ミル乃至
    約２．０ミルの範囲である、請求項１記載の方法。
  17. 【請求項１７】前記充填物質を前記開口に押し込むステ
    ップは、前記構造及び前記基板に約８０℃乃至約２００
    ℃の範囲の温度で、約１５０ｐｓｉ乃至約７００ｐｓｉ
    の範囲の圧力をかけるステップを含む、請求項１記載の
    方法。
  18. 【請求項１８】基板の少なくとも１つの開口を埋めるた
    めの構造を形成する方法であって、 第１層を提供するステップと、 前記第１層に充填物質を付着するステップと、 前記充填物質上にマスクを形成するステップとを含む、
    方法。
  19. 【請求項１９】前記開口はメッキされたホールである、
    請求項１８記載の方法。
  20. 【請求項２０】前記第１層は、銅箔、アルミニウム、ポ
    リイミド、及び高分子膜より成るグループから選択され
    る物質を含む、請求項１８記載の方法。
  21. 【請求項２１】前記充填物質は、エポキシ、シアン酸塩
    エステル、ビスマレイミド、シアン酸塩エステル・エポ
    キシ、ポリイミド、ベンゾシクロブテン、ポリスルホ
    ン、ポリエーテルケトン、及びその混合物より成るグル
    ープから選択される物質を含む、請求項１８記載の方
    法。
  22. 【請求項２２】前記充填物質は、シリカ、アルミナ、窒
    化アルミニウム、窒化シリコン、炭化シリコン、窒化ボ
    ロン、ダイヤモンド粉、ガラス、銅、銀、金、パラジウ
    ム、スズ、ビスマス、鉛、遷移液相粒子、銀メッキ銅、
    銀メッキ固体ガラス球、銀メッキ中空ガラス球、炭素、
    ニッケル、モリブデン、及びプラチナより成るグループ
    から選択される粒子を含む、請求項２１記載の方法。
  23. 【請求項２３】前記充填物質上にマスクを形成するステ
    ップは、 前記充填物質上にフォイル層を付着するステップと、 前記フォイル層内に少なくとも１つの開口を形成するス
    テップとを含む、請求項１８記載の方法。
  24. 【請求項２４】前記開口は前記基板の開口と少なくとも
    部分的に整合する、請求項２３記載の方法。
  25. 【請求項２５】前記開口は前記基板の開口と、前記充填
    物質と前記開口間のアクセスが少なくとも２０％乃至８
    ０％で整合する、請求項２３記載の方法。
  26. 【請求項２６】前記マスクの厚みは約０．２５ミル乃至
    約２．０ミルの範囲である、請求項２３記載の方法。
  27. 【請求項２７】半導体基板内の少なくとも１つの開口を
    埋めるための構造であって、 第１層と、 前記第１層上の充填物質の層と、 前記充填物質の層上のマスクとを含む、構造。
  28. 【請求項２８】前記第１層は、銅箔、アルミニウム、ポ
    リイミド、及び高分子膜より成るグループから選択され
    る物質を含む、請求項２７記載の構造。
  29. 【請求項２９】前記充填物質は、エポキシ、シアン酸塩
    エステル、ビスマレイミド、シアン酸塩エステル・エポ
    キシ、ポリイミド、ベンゾシクロブテン、ポリスルホ
    ン、ポリエーテルケトン、及びその混合物より成るグル
    ープから選択される物質を含む、請求項２７記載の構
    造。
  30. 【請求項３０】前記充填物質は、シリカ、アルミナ、窒
    化アルミニウム、窒化シリコン、炭化シリコン、窒化ボ
    ロン、ダイヤモンド粉、ガラス、銅、銀、金、パラジウ
    ム、スズ、ビスマス、鉛、遷移液相粒子、銀メッキ銅、
    銀メッキ固体ガラス球、銀メッキ中空ガラス球、炭素、
    ニッケル、モリブデン、及びプラチナより成るグループ
    から選択される粒子を含む、請求項２９記載の構造。
  31. 【請求項３１】前記マスクは、前記基板の開口と少なく
    とも部分的に整合する少なくとも１つの開口を含む、請
    求項２７記載の構造。
  32. 【請求項３２】前記開口は前記基板の開口と整合し、前
    記充填物質と前記開口間のアクセスが少なくとも２０％
    乃至８０％になる、請求項２７記載の構造。
  33. 【請求項３３】前記マスクの厚みは約０．２５ミル乃至
    約２．０ミルの範囲である、請求項２７記載の構造。
JP2002002614A 2001-01-17 2002-01-09 高性能電子基板の開口を埋める方法及び部材 Expired - Fee Related JP4157705B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/764,047 US6429527B1 (en) 2001-01-17 2001-01-17 Method and article for filling apertures in a high performance electronic substrate
US09/764047 2001-01-17

Publications (2)

Publication Number Publication Date
JP2002305367A true JP2002305367A (ja) 2002-10-18
JP4157705B2 JP4157705B2 (ja) 2008-10-01

Family

ID=25069543

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002002614A Expired - Fee Related JP4157705B2 (ja) 2001-01-17 2002-01-09 高性能電子基板の開口を埋める方法及び部材

Country Status (3)

Country Link
US (2) US6429527B1 (ja)
JP (1) JP4157705B2 (ja)
TW (1) TW512419B (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7147141B2 (en) * 2002-11-13 2006-12-12 Intel Corporation Preconditioning via plug material for a via-in-pad ball grid array package
WO2006129354A1 (ja) * 2005-06-01 2006-12-07 Matsushita Electric Industrial Co., Ltd. 回路基板とその製造方法及びこれを用いた電子部品
US20080099537A1 (en) * 2006-10-31 2008-05-01 Raytheon Company Method for sealing vias in a substrate
TWI338562B (en) * 2007-12-27 2011-03-01 Unimicron Technology Corp Circuit board and process thereof
US8247066B2 (en) * 2009-05-06 2012-08-21 Xerox Corporation Teflon fuser member containing fluorinated nano diamonds
US8192817B2 (en) * 2009-05-06 2012-06-05 Xerox Corporation VITON fuser member containing fluorinated nano diamonds
US8232137B2 (en) * 2009-12-10 2012-07-31 Intersil Americas Inc. Heat conduction for chip stacks and 3-D circuits
US8824706B2 (en) 2011-08-30 2014-09-02 Qualcomm Mems Technologies, Inc. Piezoelectric microphone fabricated on glass
US8724832B2 (en) 2011-08-30 2014-05-13 Qualcomm Mems Technologies, Inc. Piezoelectric microphone fabricated on glass
US8811636B2 (en) 2011-11-29 2014-08-19 Qualcomm Mems Technologies, Inc. Microspeaker with piezoelectric, metal and dielectric membrane
US20130229777A1 (en) * 2012-03-01 2013-09-05 Infineon Technologies Ag Chip arrangements and methods for forming a chip arrangement
US9673131B2 (en) * 2013-04-09 2017-06-06 Intel Corporation Integrated circuit package assemblies including a glass solder mask layer
CN106206543A (zh) * 2016-08-04 2016-12-07 上海交通大学 基于纳米氮化铝/聚酰亚胺复合材料转接板及其制备方法
CN110508957B (zh) * 2019-09-09 2021-04-02 南昌航空大学 一种双层板结构的钎焊和瞬时液态扩散焊分步复合连接方法
CN113517224A (zh) * 2021-07-09 2021-10-19 广东工业大学 一种通孔、盲孔互连结构成型工艺

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4862323A (en) 1984-04-12 1989-08-29 Olin Corporation Chip carrier
US5483421A (en) 1992-03-09 1996-01-09 International Business Machines Corporation IC chip attachment
JP2601128B2 (ja) 1992-05-06 1997-04-16 松下電器産業株式会社 回路形成用基板の製造方法および回路形成用基板
US5766670A (en) 1993-11-17 1998-06-16 Ibm Via fill compositions for direct attach of devices and methods for applying same
US5567982A (en) * 1994-09-30 1996-10-22 Bartelink; Dirk J. Air-dielectric transmission lines for integrated circuits
US5487218A (en) 1994-11-21 1996-01-30 International Business Machines Corporation Method for making printed circuit boards with selectivity filled plated through holes
US5822856A (en) 1996-06-28 1998-10-20 International Business Machines Corporation Manufacturing circuit board assemblies having filled vias
US5920123A (en) 1997-01-24 1999-07-06 Micron Technology, Inc. Multichip module assembly having via contacts and method of making the same
US6037096A (en) * 1998-05-26 2000-03-14 International Business Machines Corporation Film composition and method for a planar surface atop a plated through hole
US6365974B1 (en) * 1999-03-23 2002-04-02 Texas Instruments Incorporated Flex circuit substrate for an integrated circuit package
KR100301818B1 (ko) * 1999-06-29 2001-11-01 김영환 셀프 얼라인 포토리소그래피 및 그를 이용한 반도체 소자 제조방법
US6452117B2 (en) * 1999-08-26 2002-09-17 International Business Machines Corporation Method for filling high aspect ratio via holes in electronic substrates and the resulting holes

Also Published As

Publication number Publication date
US20020182832A1 (en) 2002-12-05
US6429527B1 (en) 2002-08-06
US6599833B2 (en) 2003-07-29
TW512419B (en) 2002-12-01
JP4157705B2 (ja) 2008-10-01
US20020093072A1 (en) 2002-07-18

Similar Documents

Publication Publication Date Title
US10032646B2 (en) Robust multi-layer wiring elements and assemblies with embedded microelectronic elements
EP1250033B1 (en) Printed circuit board and electronic component
EP2186132B1 (en) Interconnection element with posts formed by plating
US6998290B2 (en) Economical high density chip carrier
US8146243B2 (en) Method of manufacturing a device incorporated substrate and method of manufacturing a printed circuit board
US7754598B2 (en) Method for manufacturing coreless packaging substrate
JP4157705B2 (ja) 高性能電子基板の開口を埋める方法及び部材
CN100512597C (zh) 一种制造电路板的方法
US20040126547A1 (en) Methods for performing substrate imprinting using thermoset resin varnishes and products formed therefrom
US8217276B2 (en) Multilayer printed circuit board and method of manufacturing multilayer printed circuit board
TW201016468A (en) Method for making an interconnect structure and low-temperature interconnect component recovery process
US20120111616A1 (en) Electronic-component-mounted wiring substrate and method of manufacturing the same
US20080169568A1 (en) Structure and method of making interconnect element having metal traces embedded in surface of dielectric
CN102498755A (zh) 电子元器件模块及其制造方法
JP2003124250A (ja) 接合方法および導電性回路構造
JP3107535B2 (ja) 配線基板、回路部品実装体、および配線基板の製造方法
JP2009200294A (ja) 積層基板およびその製造方法
JP3247888B2 (ja) 電子部品パッケージ及び、電子部品のパッケージの製造方法
JP3429743B2 (ja) 配線基板
JP2004088099A (ja) 回路基板の製造方法、通信機器
WO1999056508A1 (en) Rigid interconnect device and method of making

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050111

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050221

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050224

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050711

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050907

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051205

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060110

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20060224

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080611

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080612

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080714

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110718

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080611

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110718

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120718

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees