JP4124518B2 - 電子ユニット - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電子部品を有するとともに、実装面の下層にベタパターンを備え、電子部品を加熱することにより該電子部品を実装面に接続させる多層配線基板を有し、上記多層配線基板に上記電子部品を実装することによって構成される電子ユニットに関するものである。
【０００２】
【従来の技術】
図１１に示す電子ユニットＡは、多層配線基板Ｂに、電子部品としてのベアＩＣチップＣが、導電接合材料Ｄを介してフリップチップ実装されている。
【０００３】
この電子ユニットＡを構成する多層配線基板Ｂは、図１１および図１２に示す如く、配線パターンＢ１、絶縁層Ｂ２、ベタパターンＢ３、絶縁層Ｂ４、ベタパターンＢ５、絶縁層Ｂ６および配線パターンＢ７を積層することによって構成されており、実装面(図中上面)における配線パターンＢ１，Ｂ１…の先端には、それぞれ電極Ｂ１ａ，Ｂ１ａ…が形成されている。
【０００４】
上述した多層配線基板ＢにベアＩＣチップＣを実装して電子ユニットＡを製造するには、先ず、図１４(ａ)，(ｂ)に示す如く、ベアＩＣチップＣにおける電極Ｃａ，Ｃａ…の表面に、既知のメッキ法やワイヤボンディング法によって、バンプ(接続用端子)Ｃｂ，Ｃｂ…を形成する。
【０００５】
次いで、図１５に示す如く、多層配線基板Ｂの実装面上において、ベアＩＣチップＣが実装される位置に導電接合材料Ｄを供給する。
ここで、導電接合材料Ｄがフィルム状であれば、貼り付ける方法によって供給され、また導電接合材料Ｄがペースト状であれば、転写による方法やディスペンサを用いる方法によって供給される。
【０００６】
こののち、図１６に示す如く、多層配線基板Ｂの電極Ｂ１ａ，Ｂ１ａ…と、ベアＩＣチップＣの電極Ｃａ，Ｃａ…(バンプＣｂ，Ｃｂ…)とを位置合わせして、ベアＩＣチップＣを導電接合材料Ｄに載置する。
【０００７】
次いで、図１７に示す如く、ヒートツールＴによって、ベアＩＣチップＣを加熱しつつ加圧し、導電接合材料Ｄを瞬間軟化させて、ベアＩＣチップＣのバンプＣｂ，Ｃｂ…を、多層配線基板Ｂの電極Ｂ１ａ，Ｂ１ａ…に接触させ、さらに加熱と加圧とを続けて導電接合材料Ｄを硬化させることにより、多層配線基板ＢにベアＩＣチップＣが実装されることとなる。
【０００８】
【発明が解決しようとする課題】
ところで、上述した電子ユニットＡは、特定の電子機器の一部を構成するもので、他の電子ユニット(図示せず)と組み合わせて機器筐体に収容される。
このため、上述した多層配線基板Ｂにおいては、他の多層配線基板と電気的にアイソレーションする目的で、内層におけるパターンの大部分を同一電位パターン(ベタパターンＢ３，Ｂ５)としている。
【０００９】
ここで、上記構成の多層配線基板Ｂにおいて、ベアＩＣチップＣの実装位置の直下に、実装面の下層に形成されたベタパターンＢ３が位置している場合、ヒートツールＴを用いてベアＩＣチップＣを加熱しつつ加圧する際に、ヒートツールＴからの熱がベタパターンＢ３に吸収されてしまう。
【００１０】
このため、導電接合材料Ｄに伝達される熱量に不均衡を生じ、導電接合材料Ｄにおける安定した軟化および硬化が行われず、もって多層配線基板ＢとベアＩＣチップＣとの電気的および機械的な接続性が低下する不都合があった。
【００１１】
本発明は上記実状に鑑みて、多層配線基板と電子部品との安定した接続性を得ることの可能な、多層配線基板および電子ユニットの提供を目的としている。
【００１２】
【課題を解決するための手段】
本発明に関わる電子ユニットは、電子部品を有するとともに、
実装面に形成された第１の配線パターンにおける前記電子部品が載置される箇所に設けられた各電極にバンプが形成され、さらに導電接合部材を介して前記電子部品が載置され、前記電子部品を加熱することにより前記導電接合部材を瞬間軟化させて前記電子部品と前記第１の配線パターンが接続される第１の絶縁層と、
前記第１の絶縁層の反対面にあって、前記第１の配線パターンと電気接続される第２の配線パターンが形成される第２の絶縁層と、
前記第１の絶縁層と前記第２の絶縁層との間に設けられ、前記電子部品の実装域と対応する位置に、前記電子部品より一回り大きい矩形状の切欠きを形成して、前記電子部品への加熱時に熱バランスを均一にするベタパターンが形成される第３の絶縁層とを備えた多層配線基板を有し、
前記多層配線基板に前記電子部品を実装して成ること特徴としている。
【００１３】
また、本発明に関わる電子ユニットは、電子部品を有するとともに、
実装面に形成された第１の配線パターンにおける前記電子部品が載置される箇所に設けられた各電極にバンプが形成され、さらに導電接合部材を介して前記電子部品が載置され、前記電子部品を加熱することにより前記導電接合部材を瞬間軟化させて前記電子部品と前記第１の配線パターンが接続される第１の絶縁層と、
前記第１の絶縁層の反対面にあって、前記第１の配線パターンと電気接続される第２の配線パターンが形成される第２の絶縁層と、
前記第１の絶縁層と前記第２の絶縁層との間に設けられ、前記電子部品の実装域と対応する位置に、前記電子部品より一回り大きい範囲にメッシュを形成して、前記電子部品への加熱時に熱バランスを均一にするベタパターンが形成される第３の絶縁層とを備えた多層配線基板を有し、
前記多層配線基板に前記電子部品を実装して成ること特徴としている。
【００１４】
【発明の実施の形態】
以下、実施例を示す図面に基づいて、本発明を詳細に説明する。
図１に示す電子ユニット１は、多層配線基板１０に、電子部品としてのベアＩＣチップ２０が、導電接合材料３０を介してフリップチップ実装されている。
【００１５】
また、上記電子ユニット１を構成する多層配線基板１０は、図１および図２に示す如く、配線パターン１１、絶縁層１２、ベタパターン１３、絶縁層１４、ベタパターン１５、絶縁層１６および配線パターン１７を積層することによって構成されており、実装面(図中上面)における配線パターン１１，１１…の先端には、それぞれ電極１１ａ，１１ａ…が形成されている。
【００１６】
なお、この多層配線基板１０は、上述した配線パターン１７、絶縁層１６、ベタパターン１５、絶縁層１４、ベタパターン１３、絶縁層１２および配線パターン１１を順次積層することによって製造される、いわゆるビルドアップ型の多層配線基板（ビルドアップ基板）である。
【００１７】
多層配線基板１０のベタパターン１３には、図１から図４に示す如く、多層配線基板１０の実装面でのベアＩＣチップ２０の実装域と対応する領域に、後述するベアＩＣチップ２０への加熱時に熱バランスを均一にするための均熱部１３Ｈが設けられている。
【００１８】
この均熱部１３Ｈは、ベタパターン１３において、多層配線基板１０の実装面でのベアＩＣチップ２０の実装域（図４(ａ)中の鎖線領域）と対応する位置２０Ａ（図４(ｂ)中の鎖線領域）の周囲に、その各辺に沿って延びる４条のスリット１３ｓ，１３ｓ…を形成することによって構成されている。
【００１９】
なお、上記ベタパターン１３の更に下層のベタパターン１５にも、図１および図２に示す如く、上述した均熱部１３Ｈと同様に、スリット１５ｓ，１５ｓ…が形成されている。
【００２０】
一方、上記電子ユニット１の製造工程、すなわち多層配線基板１０に対するベアＩＣチップ２０の実装工程は、図１４〜図１７に示した従来の電子ユニットＡの製造工程と何ら変わるところはない。
【００２１】
すなわち、先ずベアＩＣチップ２０の各電極２１に、各々バンプ２２形成する一方、多層配線基板１０の実装面上におけるベアＩＣチップ２０の実装位置に、導電接合材料３０を供給する。
【００２２】
次いで、ベアＩＣチップ２０を導電接合材料３０に載置したのち、ヒートツール(図１７中の符号Ｔ参照)によってベアＩＣチップ２０を加熱しつつ加圧し、導電接合材料３０を瞬間軟化させて、ベアＩＣチップ２０の各バンプ２２を多層配線基板１０の各電極１１ａ接触させ、さらに加熱と加圧とを続けて導電接合材料３０を硬化させて、多層配線基板１０にベアＩＣチップ２０を実装する。
【００２３】
ここで、ヒートツールによってベアＩＣチップ２０を加熱しつつ加圧する際、上述した如く、ベタパターン１３には均熱部１３Ｈを構成するスリット１３ｓ，１３ｓ…が形成されているために、上記ヒートツールからの熱がベタパターンを１３を伝わって逃げてしまうことが抑えられる。
【００２４】
これにより、ベアＩＣチップ２０の下部が不均衡を生じることなく加熱され、導電接合材料３０の均等で安定した軟化および硬化が行われることにより、多層配線基板１０における電極１１ａとベアＩＣチップ２０におけるバンプ２２との接続性が安定したものとなる。
【００２５】
また、ベタパターン１３おける均熱部１３Ｈでは、スリット１３ｓ，１３ｓ…に囲まれた部位と、スリット１３ｓ，１３ｓ…の外方の部位とが、隣接するスリット１３ｓ，１３ｓの間隙を介して導通しているので、ベタパターン１３におけるアイソレーション効果を損なうことはない。
【００２６】
図５に示す均熱部１３Ｈは、実装面におけるベアＩＣチップ２０の実装域と対応する位置２０Ａの周囲に、コーナーに倣って屈曲した４条のスリット１３ｓを形成して構成されている。
【００２７】
図６に示す均熱部１３Ｈは、実装面におけるベアＩＣチップ２０の実装域と対応する位置２０Ａの周囲を巡る、四角い枠形状のスリット１３ｓを形成して構成されている。
【００２８】
図７に示す均熱部１３Ｈは、ベタパターン１３の縁部に位置している、実装面におけるベアＩＣチップ２０の実装域と対応する位置２０Ａの周囲の３方にスリット１３ｓを形成して構成されている。
【００２９】
図８に示す均熱部１３Ｈは、ベタパターン１３のコーナー部に位置している、実装面におけるベアＩＣチップ２０の実装域と対応する位置２０Ａの周囲の２方にスリット１３ｓを形成して構成されている。
【００３０】
上述した図５、図６、図７および図８に示した均熱部１３Ｈを具備する多層配線基板においても、図１から図４に示した多層配線基板１０と同様、多層配線基板に対するベアＩＣチップの接続性が安定したものとなる。
【００３１】
また、図５、図７および図８に示した均熱部１３Ｈを具備する多層配線基板では、スリット１３ｓ，１３ｓ…に囲まれた部位と、スリット１３ｓ，１３ｓ…の外方の部位とが、隣接するスリット１３ｓ，１３ｓの間隙を介して導通しているので、アイソレーション効果を損なうこともない。
【００３２】
図９は、本発明に関わる電子ユニットを構成する多層配線基板を示しており、その基本構成は、図１〜図８に示した多層配線基板と変わらないものの、図９に示した多層配線基板における均熱部１３Ｈは、実装面におけるベアＩＣチップ２０の実装域と対応する位置２０Ａに、一回り大きい矩形状の切欠き１３ｋを形成することにより構成されている。
さらに、図９に示した多層配線基板の実装域に、ベアＩＣチップ２０をフリップチップ実装することにより、図１に示した電子ユニットと基本的構成を同じくする、本発明に関わる電子ユニットが構成されることとなる。
【００３３】
上述した構成の均熱部１３Ｈを具備する多層配線基板においても、図１から図４に示した多層配線基板１０と同様、ヒートツールによってベアＩＣチップを加熱しつつ加圧する際、ヒートツールからの熱がベタパターンを１３を伝わって逃げてしまうことが抑えられ、多層配線基板に対するベアＩＣチップの接続性が安定したものとなる。
【００３４】
図１０は、本発明に関わる電子ユニットを構成する多層配線基板を示しており、その基本構成は、図１〜図８に示した多層配線基板と変わらないものの、図１０に示した多層配線基板における均熱部１３Ｈは、実装面におけるベアＩＣチップ２０の実装域と対応する位置より一回り大きい範囲にメッシュ１３ｍを形成することにより構成されている。
さらに、図１０に示した多層配線基板の実装域に、ベアＩＣチップ２０をフリップチップ実装することにより、図１に示した電子ユニットと基本的構成を同じくする、本発明に関わる電子ユニットが構成されることとなる。
【００３５】
上述した構成の均熱部１３Ｈを具備する多層配線基板においても、ヒートツールによってベアＩＣチップを加熱しつつ加圧する際、ヒートツールからの熱がベタパターンを１３を伝わって逃げてしまうことが抑えられ、多層配線基板に対するベアＩＣチップの接続性が安定したものとなる。
【００３６】
また、均熱部１３Ｈを構成するメッシュ１３ｍが導電性を保っているために、ベタパターン１３におけるアイソレーション効果の低下を可及的に抑えることができる。
【００３７】
なお、上述した実施例では、多層配線基板に実装される電子部品として、ベアＩＣチップを例示しているが、多層配線基板に対してフリップチップ実装される電子部品であれば、例えばＱＦＰ(クワッドフラットパッケージ)等の半導体装置等、ベアＩＣチップ以外の電子部品を搭載する配線基板や電子ユニットにも、本発明を極めて有効に適用し得ることは言うまでもない。
【００３８】
また、多層配線基板にＢＧＡ(ボールグリッドアレイ)型の半導体装置を実装して成る電子ユニットの場合、上述した均熱部を具備する多層配線基板を採用することにより、上記半導体装置を加熱して多層配線基板から取り外す際、半導体装置の下部が安定して加熱されるため、リペア作業の効率化を達成することが可能となる。
【００３９】
【発明の効果】
以上、詳述した如く、本発明に関わる電子ユニットは、電子部品を有するとともに、実装面に形成された第１の配線パターンにおける電子部品が載置される箇所に設けられた各電極にバンプが形成され、さらに導電接合部材を介して電子部品が載置され、電子部品を加熱することにより導電接合部材を瞬間軟化させて電子部品と第１の配線パターンが接続される第１の絶縁層と、第１の絶縁層の反対面にあって、第１の配線パターンと電気接続される第２の配線パターンが形成される第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられ、電子部品の実装域と対応する位置に、電子部品より一回り大きい矩形状の切欠きを形成して、電子部品への加熱時に熱バランスを均一にするベタパターンが形成される第３の絶縁層とを備えた多層配線基板を有し、多層配線基板に電子部品を実装することによって構成されている。
また、本発明に関わる電子ユニットは、電子部品を有するとともに、実装面に形成された第１の配線パターンにおける電子部品が載置される箇所に設けられた各電極にバンプが形成され、さらに導電接合部材を介して電子部品が載置され、電子部品を加熱することにより導電接合部材を瞬間軟化させて電子部品と第１の配線パターンが接続される第１の絶縁層と、第１の絶縁層の反対面にあって、第１の配線パターンと電気接続される第２の配線パターンが形成される第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられ、電子部品の実装域と対応する位置に、電子部品より一回り大きい範囲にメッシュを形成して、電子部品への加熱時に熱バランスを均一にするベタパターンが形成される第３の絶縁層とを備えた多層配線基板を有し、多層配線基板に電子部品を実装することによって構成されている。
【００４０】
上記構成によれば、電子部品を加熱して多層配線基板の実装面に接続させる際に、ベタパターンに設けた切欠きあるいはメッシュの熱バランスを均一にする働きによって、電子部品の下部が不均衡を生じることなく加熱されることとなり、もって本発明に関わる電子ユニットによれば、多層配線基板と電子部品との安定した接続性を得ることが可能となる。
【図面の簡単な説明】
【図１】 電子ユニットを示す断面側面図。
【図２】 多層配線基板を分解して示す断面側面図。
【図３】 多層配線基板を示す分解斜視図。
【図４】 (ａ)および(ｂ)は多層配線基板の実装面およびベタパターンを示す平面図。
【図５】 多層配線基板における均熱部の変形例を示す平面図。
【図６】 多層配線基板における均熱部の変形例を示す平面図。
【図７】 多層配線基板における均熱部の変形例を示す平面図。
【図８】 多層配線基板における均熱部の変形例を示す平面図。
【図９】 本発明の電子ユニットを構成する多層配線基板における均熱部の変形例を示す平面図。
【図１０】 本発明の電子ユニットを構成する多層配線基板における均熱部の変形例を示す平面図。
【図１１】 従来の電子ユニットを示す断面側面図。
【図１２】 従来の多層配線基板を分解して示す断面側面図。
【図１３】 従来の多層配線基板を示す分解斜視図。
【図１４】 (ａ)，(ｂ)は、従来の多層配線基板に実装される電子部品を示す側面図。
【図１５】 従来の電子ユニットの製造工程を示す概念図。
【図１６】 従来の電子ユニットの製造工程を示す概念図。
【図１７】 従来の電子ユニットの製造工程を示す概念図。
【発明の属する技術分野】
本発明は、電子部品を有するとともに、実装面の下層にベタパターンを備え、電子部品を加熱することにより該電子部品を実装面に接続させる多層配線基板を有し、上記多層配線基板に上記電子部品を実装することによって構成される電子ユニットに関するものである。
【０００２】
【従来の技術】
図１１に示す電子ユニットＡは、多層配線基板Ｂに、電子部品としてのベアＩＣチップＣが、導電接合材料Ｄを介してフリップチップ実装されている。
【０００３】
この電子ユニットＡを構成する多層配線基板Ｂは、図１１および図１２に示す如く、配線パターンＢ１、絶縁層Ｂ２、ベタパターンＢ３、絶縁層Ｂ４、ベタパターンＢ５、絶縁層Ｂ６および配線パターンＢ７を積層することによって構成されており、実装面(図中上面)における配線パターンＢ１，Ｂ１…の先端には、それぞれ電極Ｂ１ａ，Ｂ１ａ…が形成されている。
【０００４】
上述した多層配線基板ＢにベアＩＣチップＣを実装して電子ユニットＡを製造するには、先ず、図１４(ａ)，(ｂ)に示す如く、ベアＩＣチップＣにおける電極Ｃａ，Ｃａ…の表面に、既知のメッキ法やワイヤボンディング法によって、バンプ(接続用端子)Ｃｂ，Ｃｂ…を形成する。
【０００５】
次いで、図１５に示す如く、多層配線基板Ｂの実装面上において、ベアＩＣチップＣが実装される位置に導電接合材料Ｄを供給する。
ここで、導電接合材料Ｄがフィルム状であれば、貼り付ける方法によって供給され、また導電接合材料Ｄがペースト状であれば、転写による方法やディスペンサを用いる方法によって供給される。
【０００６】
こののち、図１６に示す如く、多層配線基板Ｂの電極Ｂ１ａ，Ｂ１ａ…と、ベアＩＣチップＣの電極Ｃａ，Ｃａ…(バンプＣｂ，Ｃｂ…)とを位置合わせして、ベアＩＣチップＣを導電接合材料Ｄに載置する。
【０００７】
次いで、図１７に示す如く、ヒートツールＴによって、ベアＩＣチップＣを加熱しつつ加圧し、導電接合材料Ｄを瞬間軟化させて、ベアＩＣチップＣのバンプＣｂ，Ｃｂ…を、多層配線基板Ｂの電極Ｂ１ａ，Ｂ１ａ…に接触させ、さらに加熱と加圧とを続けて導電接合材料Ｄを硬化させることにより、多層配線基板ＢにベアＩＣチップＣが実装されることとなる。
【０００８】
【発明が解決しようとする課題】
ところで、上述した電子ユニットＡは、特定の電子機器の一部を構成するもので、他の電子ユニット(図示せず)と組み合わせて機器筐体に収容される。
このため、上述した多層配線基板Ｂにおいては、他の多層配線基板と電気的にアイソレーションする目的で、内層におけるパターンの大部分を同一電位パターン(ベタパターンＢ３，Ｂ５)としている。
【０００９】
ここで、上記構成の多層配線基板Ｂにおいて、ベアＩＣチップＣの実装位置の直下に、実装面の下層に形成されたベタパターンＢ３が位置している場合、ヒートツールＴを用いてベアＩＣチップＣを加熱しつつ加圧する際に、ヒートツールＴからの熱がベタパターンＢ３に吸収されてしまう。
【００１０】
このため、導電接合材料Ｄに伝達される熱量に不均衡を生じ、導電接合材料Ｄにおける安定した軟化および硬化が行われず、もって多層配線基板ＢとベアＩＣチップＣとの電気的および機械的な接続性が低下する不都合があった。
【００１１】
本発明は上記実状に鑑みて、多層配線基板と電子部品との安定した接続性を得ることの可能な、多層配線基板および電子ユニットの提供を目的としている。
【００１２】
【課題を解決するための手段】
本発明に関わる電子ユニットは、電子部品を有するとともに、
実装面に形成された第１の配線パターンにおける前記電子部品が載置される箇所に設けられた各電極にバンプが形成され、さらに導電接合部材を介して前記電子部品が載置され、前記電子部品を加熱することにより前記導電接合部材を瞬間軟化させて前記電子部品と前記第１の配線パターンが接続される第１の絶縁層と、
前記第１の絶縁層の反対面にあって、前記第１の配線パターンと電気接続される第２の配線パターンが形成される第２の絶縁層と、
前記第１の絶縁層と前記第２の絶縁層との間に設けられ、前記電子部品の実装域と対応する位置に、前記電子部品より一回り大きい矩形状の切欠きを形成して、前記電子部品への加熱時に熱バランスを均一にするベタパターンが形成される第３の絶縁層とを備えた多層配線基板を有し、
前記多層配線基板に前記電子部品を実装して成ること特徴としている。
【００１３】
また、本発明に関わる電子ユニットは、電子部品を有するとともに、
実装面に形成された第１の配線パターンにおける前記電子部品が載置される箇所に設けられた各電極にバンプが形成され、さらに導電接合部材を介して前記電子部品が載置され、前記電子部品を加熱することにより前記導電接合部材を瞬間軟化させて前記電子部品と前記第１の配線パターンが接続される第１の絶縁層と、
前記第１の絶縁層の反対面にあって、前記第１の配線パターンと電気接続される第２の配線パターンが形成される第２の絶縁層と、
前記第１の絶縁層と前記第２の絶縁層との間に設けられ、前記電子部品の実装域と対応する位置に、前記電子部品より一回り大きい範囲にメッシュを形成して、前記電子部品への加熱時に熱バランスを均一にするベタパターンが形成される第３の絶縁層とを備えた多層配線基板を有し、
前記多層配線基板に前記電子部品を実装して成ること特徴としている。
【００１４】
【発明の実施の形態】
以下、実施例を示す図面に基づいて、本発明を詳細に説明する。
図１に示す電子ユニット１は、多層配線基板１０に、電子部品としてのベアＩＣチップ２０が、導電接合材料３０を介してフリップチップ実装されている。
【００１５】
また、上記電子ユニット１を構成する多層配線基板１０は、図１および図２に示す如く、配線パターン１１、絶縁層１２、ベタパターン１３、絶縁層１４、ベタパターン１５、絶縁層１６および配線パターン１７を積層することによって構成されており、実装面(図中上面)における配線パターン１１，１１…の先端には、それぞれ電極１１ａ，１１ａ…が形成されている。
【００１６】
なお、この多層配線基板１０は、上述した配線パターン１７、絶縁層１６、ベタパターン１５、絶縁層１４、ベタパターン１３、絶縁層１２および配線パターン１１を順次積層することによって製造される、いわゆるビルドアップ型の多層配線基板（ビルドアップ基板）である。
【００１７】
多層配線基板１０のベタパターン１３には、図１から図４に示す如く、多層配線基板１０の実装面でのベアＩＣチップ２０の実装域と対応する領域に、後述するベアＩＣチップ２０への加熱時に熱バランスを均一にするための均熱部１３Ｈが設けられている。
【００１８】
この均熱部１３Ｈは、ベタパターン１３において、多層配線基板１０の実装面でのベアＩＣチップ２０の実装域（図４(ａ)中の鎖線領域）と対応する位置２０Ａ（図４(ｂ)中の鎖線領域）の周囲に、その各辺に沿って延びる４条のスリット１３ｓ，１３ｓ…を形成することによって構成されている。
【００１９】
なお、上記ベタパターン１３の更に下層のベタパターン１５にも、図１および図２に示す如く、上述した均熱部１３Ｈと同様に、スリット１５ｓ，１５ｓ…が形成されている。
【００２０】
一方、上記電子ユニット１の製造工程、すなわち多層配線基板１０に対するベアＩＣチップ２０の実装工程は、図１４〜図１７に示した従来の電子ユニットＡの製造工程と何ら変わるところはない。
【００２１】
すなわち、先ずベアＩＣチップ２０の各電極２１に、各々バンプ２２形成する一方、多層配線基板１０の実装面上におけるベアＩＣチップ２０の実装位置に、導電接合材料３０を供給する。
【００２２】
次いで、ベアＩＣチップ２０を導電接合材料３０に載置したのち、ヒートツール(図１７中の符号Ｔ参照)によってベアＩＣチップ２０を加熱しつつ加圧し、導電接合材料３０を瞬間軟化させて、ベアＩＣチップ２０の各バンプ２２を多層配線基板１０の各電極１１ａ接触させ、さらに加熱と加圧とを続けて導電接合材料３０を硬化させて、多層配線基板１０にベアＩＣチップ２０を実装する。
【００２３】
ここで、ヒートツールによってベアＩＣチップ２０を加熱しつつ加圧する際、上述した如く、ベタパターン１３には均熱部１３Ｈを構成するスリット１３ｓ，１３ｓ…が形成されているために、上記ヒートツールからの熱がベタパターンを１３を伝わって逃げてしまうことが抑えられる。
【００２４】
これにより、ベアＩＣチップ２０の下部が不均衡を生じることなく加熱され、導電接合材料３０の均等で安定した軟化および硬化が行われることにより、多層配線基板１０における電極１１ａとベアＩＣチップ２０におけるバンプ２２との接続性が安定したものとなる。
【００２５】
また、ベタパターン１３おける均熱部１３Ｈでは、スリット１３ｓ，１３ｓ…に囲まれた部位と、スリット１３ｓ，１３ｓ…の外方の部位とが、隣接するスリット１３ｓ，１３ｓの間隙を介して導通しているので、ベタパターン１３におけるアイソレーション効果を損なうことはない。
【００２６】
図５に示す均熱部１３Ｈは、実装面におけるベアＩＣチップ２０の実装域と対応する位置２０Ａの周囲に、コーナーに倣って屈曲した４条のスリット１３ｓを形成して構成されている。
【００２７】
図６に示す均熱部１３Ｈは、実装面におけるベアＩＣチップ２０の実装域と対応する位置２０Ａの周囲を巡る、四角い枠形状のスリット１３ｓを形成して構成されている。
【００２８】
図７に示す均熱部１３Ｈは、ベタパターン１３の縁部に位置している、実装面におけるベアＩＣチップ２０の実装域と対応する位置２０Ａの周囲の３方にスリット１３ｓを形成して構成されている。
【００２９】
図８に示す均熱部１３Ｈは、ベタパターン１３のコーナー部に位置している、実装面におけるベアＩＣチップ２０の実装域と対応する位置２０Ａの周囲の２方にスリット１３ｓを形成して構成されている。
【００３０】
上述した図５、図６、図７および図８に示した均熱部１３Ｈを具備する多層配線基板においても、図１から図４に示した多層配線基板１０と同様、多層配線基板に対するベアＩＣチップの接続性が安定したものとなる。
【００３１】
また、図５、図７および図８に示した均熱部１３Ｈを具備する多層配線基板では、スリット１３ｓ，１３ｓ…に囲まれた部位と、スリット１３ｓ，１３ｓ…の外方の部位とが、隣接するスリット１３ｓ，１３ｓの間隙を介して導通しているので、アイソレーション効果を損なうこともない。
【００３２】
図９は、本発明に関わる電子ユニットを構成する多層配線基板を示しており、その基本構成は、図１〜図８に示した多層配線基板と変わらないものの、図９に示した多層配線基板における均熱部１３Ｈは、実装面におけるベアＩＣチップ２０の実装域と対応する位置２０Ａに、一回り大きい矩形状の切欠き１３ｋを形成することにより構成されている。
さらに、図９に示した多層配線基板の実装域に、ベアＩＣチップ２０をフリップチップ実装することにより、図１に示した電子ユニットと基本的構成を同じくする、本発明に関わる電子ユニットが構成されることとなる。
【００３３】
上述した構成の均熱部１３Ｈを具備する多層配線基板においても、図１から図４に示した多層配線基板１０と同様、ヒートツールによってベアＩＣチップを加熱しつつ加圧する際、ヒートツールからの熱がベタパターンを１３を伝わって逃げてしまうことが抑えられ、多層配線基板に対するベアＩＣチップの接続性が安定したものとなる。
【００３４】
図１０は、本発明に関わる電子ユニットを構成する多層配線基板を示しており、その基本構成は、図１〜図８に示した多層配線基板と変わらないものの、図１０に示した多層配線基板における均熱部１３Ｈは、実装面におけるベアＩＣチップ２０の実装域と対応する位置より一回り大きい範囲にメッシュ１３ｍを形成することにより構成されている。
さらに、図１０に示した多層配線基板の実装域に、ベアＩＣチップ２０をフリップチップ実装することにより、図１に示した電子ユニットと基本的構成を同じくする、本発明に関わる電子ユニットが構成されることとなる。
【００３５】
上述した構成の均熱部１３Ｈを具備する多層配線基板においても、ヒートツールによってベアＩＣチップを加熱しつつ加圧する際、ヒートツールからの熱がベタパターンを１３を伝わって逃げてしまうことが抑えられ、多層配線基板に対するベアＩＣチップの接続性が安定したものとなる。
【００３６】
また、均熱部１３Ｈを構成するメッシュ１３ｍが導電性を保っているために、ベタパターン１３におけるアイソレーション効果の低下を可及的に抑えることができる。
【００３７】
なお、上述した実施例では、多層配線基板に実装される電子部品として、ベアＩＣチップを例示しているが、多層配線基板に対してフリップチップ実装される電子部品であれば、例えばＱＦＰ(クワッドフラットパッケージ)等の半導体装置等、ベアＩＣチップ以外の電子部品を搭載する配線基板や電子ユニットにも、本発明を極めて有効に適用し得ることは言うまでもない。
【００３８】
また、多層配線基板にＢＧＡ(ボールグリッドアレイ)型の半導体装置を実装して成る電子ユニットの場合、上述した均熱部を具備する多層配線基板を採用することにより、上記半導体装置を加熱して多層配線基板から取り外す際、半導体装置の下部が安定して加熱されるため、リペア作業の効率化を達成することが可能となる。
【００３９】
【発明の効果】
以上、詳述した如く、本発明に関わる電子ユニットは、電子部品を有するとともに、実装面に形成された第１の配線パターンにおける電子部品が載置される箇所に設けられた各電極にバンプが形成され、さらに導電接合部材を介して電子部品が載置され、電子部品を加熱することにより導電接合部材を瞬間軟化させて電子部品と第１の配線パターンが接続される第１の絶縁層と、第１の絶縁層の反対面にあって、第１の配線パターンと電気接続される第２の配線パターンが形成される第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられ、電子部品の実装域と対応する位置に、電子部品より一回り大きい矩形状の切欠きを形成して、電子部品への加熱時に熱バランスを均一にするベタパターンが形成される第３の絶縁層とを備えた多層配線基板を有し、多層配線基板に電子部品を実装することによって構成されている。
また、本発明に関わる電子ユニットは、電子部品を有するとともに、実装面に形成された第１の配線パターンにおける電子部品が載置される箇所に設けられた各電極にバンプが形成され、さらに導電接合部材を介して電子部品が載置され、電子部品を加熱することにより導電接合部材を瞬間軟化させて電子部品と第１の配線パターンが接続される第１の絶縁層と、第１の絶縁層の反対面にあって、第１の配線パターンと電気接続される第２の配線パターンが形成される第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられ、電子部品の実装域と対応する位置に、電子部品より一回り大きい範囲にメッシュを形成して、電子部品への加熱時に熱バランスを均一にするベタパターンが形成される第３の絶縁層とを備えた多層配線基板を有し、多層配線基板に電子部品を実装することによって構成されている。
【００４０】
上記構成によれば、電子部品を加熱して多層配線基板の実装面に接続させる際に、ベタパターンに設けた切欠きあるいはメッシュの熱バランスを均一にする働きによって、電子部品の下部が不均衡を生じることなく加熱されることとなり、もって本発明に関わる電子ユニットによれば、多層配線基板と電子部品との安定した接続性を得ることが可能となる。
【図面の簡単な説明】
【図１】 電子ユニットを示す断面側面図。
【図２】 多層配線基板を分解して示す断面側面図。
【図３】 多層配線基板を示す分解斜視図。
【図４】 (ａ)および(ｂ)は多層配線基板の実装面およびベタパターンを示す平面図。
【図５】 多層配線基板における均熱部の変形例を示す平面図。
【図６】 多層配線基板における均熱部の変形例を示す平面図。
【図７】 多層配線基板における均熱部の変形例を示す平面図。
【図８】 多層配線基板における均熱部の変形例を示す平面図。
【図９】 本発明の電子ユニットを構成する多層配線基板における均熱部の変形例を示す平面図。
【図１０】 本発明の電子ユニットを構成する多層配線基板における均熱部の変形例を示す平面図。
【図１１】 従来の電子ユニットを示す断面側面図。
【図１２】 従来の多層配線基板を分解して示す断面側面図。
【図１３】 従来の多層配線基板を示す分解斜視図。
【図１４】 (ａ)，(ｂ)は、従来の多層配線基板に実装される電子部品を示す側面図。
【図１５】 従来の電子ユニットの製造工程を示す概念図。
【図１６】 従来の電子ユニットの製造工程を示す概念図。
【図１７】 従来の電子ユニットの製造工程を示す概念図。
Claims (2)
- 電子部品を有するとともに、
実装面に形成された第１の配線パターンにおける前記電子部品が載置される箇所に設けられた各電極にバンプが形成され、さらに導電接合部材を介して前記電子部品が載置され、前記電子部品を加熱することにより前記導電接合部材を瞬間軟化させて前記電子部品と前記第１の配線パターンが接続される第１の絶縁層と、
前記第１の絶縁層の反対面にあって、前記第１の配線パターンと電気接続される第２の配線パターンが形成される第２の絶縁層と、
前記第１の絶縁層と前記第２の絶縁層との間に設けられ、前記電子部品の実装域と対応する位置に、前記電子部品より一回り大きい矩形状の切欠きを形成して、前記電子部品への加熱時に熱バランスを均一にするベタパターンが形成される第３の絶縁層とを備えた多層配線基板を有し、
前記多層配線基板に前記電子部品を実装して成ること特徴とする電子ユニット。 - 電子部品を有するとともに、
実装面に形成された第１の配線パターンにおける前記電子部品が載置される箇所に設けられた各電極にバンプが形成され、さらに導電接合部材を介して前記電子部品が載置され、前記電子部品を加熱することにより前記導電接合部材を瞬間軟化させて前記電子部品と前記第１の配線パターンが接続される第１の絶縁層と、
前記第１の絶縁層の反対面にあって、前記第１の配線パターンと電気接続される第２の配線パターンが形成される第２の絶縁層と、
前記第１の絶縁層と前記第２の絶縁層との間に設けられ、前記電子部品の実装域と対応する位置に、前記電子部品より一回り大きい範囲にメッシュを形成して、前記電子部品への加熱時に熱バランスを均一にするベタパターンが形成される第３の絶縁層とを備えた多層配線基板を有し、
前記多層配線基板に前記電子部品を実装して成ること特徴とする電子ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18770298A JP4124518B2 (ja) | 1998-07-02 | 1998-07-02 | 電子ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18770298A JP4124518B2 (ja) | 1998-07-02 | 1998-07-02 | 電子ユニット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000022340A JP2000022340A (ja) | 2000-01-21 |
| JP4124518B2 true JP4124518B2 (ja) | 2008-07-23 |
Family
ID=16210674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18770298A Expired - Fee Related JP4124518B2 (ja) | 1998-07-02 | 1998-07-02 | 電子ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4124518B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3844079B2 (ja) | 2003-10-27 | 2006-11-08 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
-
1998
- 1998-07-02 JP JP18770298A patent/JP4124518B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000022340A (ja) | 2000-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041206 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050629 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070614 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080502 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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