JP4120048B2 - 映像信号処理回路 - Google Patents
映像信号処理回路 Download PDFInfo
- Publication number
- JP4120048B2 JP4120048B2 JP18865598A JP18865598A JP4120048B2 JP 4120048 B2 JP4120048 B2 JP 4120048B2 JP 18865598 A JP18865598 A JP 18865598A JP 18865598 A JP18865598 A JP 18865598A JP 4120048 B2 JP4120048 B2 JP 4120048B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- bit
- captured
- processing circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Picture Signal Circuits (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の属する技術分野】
本発明は高解像の映像信号処理に関するものである。
【0002】
【従来の技術】
テレビ受信機その他の映像機器の映像信号は通常8ビットの解像である。しかし近年、ハイビジョン放送等高解像な信号が登場して、映像信号のビット解像は9ビットまたは10ビットが求め始められた。だが、一方で、汎用メモリは8ビットのものが大半で、9ビットや10ビットのメモリを使おうとすれば、カスタムメモリを使うか、汎用の8ビットメモリを2個使いしていた。
【0003】
【発明が解決しようとする課題】
カスタムメモリは汎用メモリより高価である。また、汎用メモリを2個使いすることもコストは2倍に上がる。9ビットや10ビットといった高解像にしたためにメモリ・コストが上がることが課題であった。
【0004】
【課題を解決するための手段】
上記課題を解決するために、汎用の8ビットメモリが使えるように本発明は、
(1) 出力信号8ビットが入力信号10ビットの1.5倍の速度で出力され、入力10ビットの信号が上位7ビットと下位3ビットに時分割処理に分けられる高解像度信号時分割処理回路を備えたものである。
(2) 出力信号10ビットが入力信号8ビットの3分の2倍の速度で出力され、時分割して入力された信号を10ビット出力に還元する高解像度信号時分割処理回路を備えたものである。
(3) 輝度信号と2つの色差信号が4:2:2の時分割で9ビットで入力する信号を、出力信号8ビットが入力信号9ビットの4分の5倍の速度で出力して、入力9ビットを上位7ビットと下位2ビットに分けて1ビットの制御信号と組み合わせて時分割に送り直す高解像度信号時分割処理回路を備えたものである。
(4) 出力信号9ビットが入力信号8ビットの5分の4倍の速度で出力され、時分割し直して輝度信号と2つの色差信号が4:2:2の9ビット信号に還元する高解像度信号時分割処理回路を備えたものである。
【0005】
【発明の実施の形態】
本発明の請求項1に記載の発明は、出力信号8ビットが入力信号10ビットの1.5倍の速度で出力され、入力10ビットの信号が上位7ビットと下位3ビットに時分割に分けられる高解像度信号時分割処理回路であり、汎用の8ビットメモリが使用できる作用を有する。
【0006】
さらに、請求項2に記載の発明は、出力信号10ビットが入力信号8ビットの3分の2倍の速度で出力され、時分割して入力された信号を10ビット出力に還元する高解像度信号時分割処理回路であり、汎用の8ビットメモリが使用できる作用を有する。
【0007】
さらに、請求項3に記載の発明は、輝度信号と2つの色差信号が4:2:2の時分割で9ビットで入力する信号を、出力信号8ビットが入力信号9ビットの4分の5倍の速度で出力して、入力9ビットを上位7ビットと下位2ビットに分けて1ビットの制御信号と組み合わせて時分割に送り直す高解像度信号時分割処理回路であり、汎用の8ビットメモリが使用できる作用を有する。
【0008】
さらに、請求項4に記載の発明は、出力信号9ビットが入力信号8ビットの5分の4倍の速度で出力され、時分割し直して輝度信号と2つの色差信号が4:2:2の9ビット信号に還元する高解像度信号時分割処理回路であり、請求項1と同様に汎用の8ビットメモリが使用できる作用を有する。
【0009】
【実施例】
以下、本発明の実施例における高解像度時分割処理回路の形態について、図1から図4を用いて説明する。
【0010】
(実施例1)
図1は本発明の第1の実施例における高解像度信号時分割処理回路のブロック構成図とそのタイミングチャートを示すものである。
【0011】
図1(A)において、符号1は1.5の速度のクロックを再生するPLL回路、2は図1(B)のタイミングチャ−トに示すように、入力10ビット信号を制御信号1ビット加えて8ビットで出力する時分割処理回路、3は8ビットメモリから構成されている。メモリ3へは時分割処理回路2を通して8ビット化されて入力される。
【0012】
(実施例2)
次に、本発明の第2の実施例における高解像度信号時分割処理回路について図2を参照しながら説明する。図2は本発明の高解像度信号時分割処理回路の構成図とそのタイミングチャ−トを示すものである。
【0013】
図2(A)において、1は3分の2の速度のクロックを再生するPLL回路、2は図2(B)のタイミングチャ−トに示すように、時分割して入力された信号を10ビット出力に還元する高解像度信号時分割処理回路、3は8ビットメモリから構成されている。メモリ3からの8ビット信号は時分割処理回路2を通して10ビット化されて出力される。
【0014】
(実施例3)
次に、本発明の第3の実施例における高解像度信号時分割処理回路について図3を参照しながら説明する。図3は本発明の高解像度信号時分割処理回路の構成図とそのタイミングチャ−トを示すものである。
【0015】
図3(A)において、1は4分の5倍のクロックを再生するPLL回路、2は図3(B)のタイミングチャ−トに示すように、輝度信号と2つの色差信号(4:2:2の比率)の時分割9ビット信号に制御信号1ビット加えて8ビットで出力する時分割処理回路、3は8ビットメモリから構成されている。メモリ3へは時分割処理回路2を通して8ビット化されて入力される。
【0016】
(実施例4)
次に本発明の第4の実施例における高解像度信号時分割処理回路について図4を参照しながら説明する。図4は本発明の高解像度信号時分割処理回路の構成図とそのタイミングチャ−トを示すものである。
【0017】
図4(A)において、1は5分の4倍のクロックを再生するPLL回路、2は図4(B)のタイミングチャ−トに示すように、時分割し直して輝度信号と2つの色差信号が4:2:2の9ビット信号に還元する高解像度信号時分割処理回路、3は8ビットメモリから構成されている。メモリ3からの8ビット信号は時分割処理回路2を通して10ビット化されて出力される。
【0018】
【発明の効果】
以上のように本発明によれば、8ビットを越える高解像信号なのに汎用8ビットメモリが使えるようになり、コストを押さえることができる。
【図面の簡単な説明】
【図1】本発明の実施例1における高解像度信号時分割処理回路の回路図とタイミングチャ−ト
【図2】本発明の実施例2における高解像度信号時分割処理回路の回路図とタイミングチャ−ト
【図3】本発明の実施例3における高解像度信号時分割処理回路の回路図とタイミングチャ−ト
【図4】本発明の実施例4における高解像度信号時分割処理回路の回路図とタイミングチャ−ト
【符号の説明】
1 PLL回路
2 時分割処理回路
3 8ビット汎用メモリ
Claims (4)
- 10ビット幅の入力信号を変換して、8ビット幅の出力信号として出力する映像信号処理回路であって、
前記10ビット幅の入力信号を第1のクロックに同期させて取り込み上位7ビット幅の信号と下位3ビット幅の信号に分割し、取り込んだ入力信号を前記第1のクロックの1.5倍の速度のクロックである第2のクロックに同期させて8ビット幅の出力信号として出力する時分割処理回路を備え、
前記時分割処理回路は、前記第1のクロックの2つのクロック期間に取り込んだデータを前記第2のクロックの3つのクロック期間に出力させるものであり、
前記第1のクロックの1クロック目に取り込んだ上位7ビット幅の信号を前記第2のクロックの1クロック目の期間に出力し、
前記第1のクロックの2クロック目に取り込んだ上位7ビット幅の信号を前記第2のクロックの2クロック目の期間に出力し、
前記第1のクロックの1クロック目に取り組んだ下位3ビット幅の信号と前記第1のクロックの2クロック目に取り込んだ下位3ビット幅の信号を前記第2のクロックの3クロック目の期間に出力することを特徴とする、
映像信号処理回路。 - 8ビット幅の入力信号を変換して、10ビット幅の出力信号として出力する映像信号処理回路であって、
前記8ビット幅の入力信号を第1のクロックに同期させて取り込み、取り込んだ入力信号を前記第1のクロックの3分の2倍の速度のクロックである第2のクロックに同期させて10ビット幅の出力信号として出力する時分割処理回路を備え、
前記時分割処理回路は、前記第1のクロックの3つのクロック期間に取り込んだデータを前記第2のクロックの2つのクロック期間に出力させるものであり、
前記第1のクロックの1クロック目に取り込んだ8ビット幅の信号と前記第1のクロックの3クロック目に取り込んだ上位3ビット幅の信号を前記第2のクロックの1クロック目の期間に出力し、
前記第1のクロックの2クロック目に取り込んだ8ビット幅の信号と前記第1のクロックの3クロック目に取り込んだ下位4ビットから2ビットまでの3ビット幅の信号を前記第2のクロックの2クロック目の期間に出力することを特徴とする、
映像信号処理回路。 - 9ビット幅の入力信号を変換して、8ビット幅の出力信号として出力する映像信号処理回路であって、
前記9ビット幅の入力信号を第1のクロックに同期させて取り込み、取り込んだ入力信号を前記第1のクロックの4分の5倍の速度のクロックである第2のクロックに同期させて8ビット幅の出力信号として出力する時分割処理回路を備え、
前記時分割処理回路は、前記第1のクロックの4つのクロック期間に取り込んだデータを前記第2のクロックの5つのクロック期間に出力させるものであり、
前記第1のクロックの1クロック目に取り込んだ9ビット幅の輝度信号の上位7ビット幅の信号を前記第2のクロックの1クロック目の期間に出力し、
前記第1のクロックの2クロック目に取り込んだ9ビット幅の色差信号の上位7ビット幅の信号を前記第2のクロックの2クロック目の期間に出力し、
前記第1のクロックの3クロック目に取り込んだ9ビット幅の輝度信号の上位7ビット幅の信号を前記第2のクロックの3クロック目の期間に出力し、
前記第1のクロックの4クロック目に取り込んだ9ビット幅の色差信号の上位7ビット幅の信号を前記第2のクロックの4クロック目の期間に出力し、
前記第1のクロックの1クロック目に取り込んだ下位2ビットの信号と前記第1のクロックの2クロック目に取り込んだ下位2ビットの信号と前記第1のクロックの3クロック目に取り込んだ下位2ビットの信号と前記第1のクロックの4クロック目に取り込んだ下位2ビットの信号とを前記第2のクロックの5クロック目の期間に出力することを特徴とする、
映像信号処理回路。 - 8ビット幅の入力信号を変換して、9ビット幅の出力信号として出力する映像信号処理回路であって、
前記8ビット幅の入力信号を第1のクロックに同期させて取り込み、取り込んだ入力信号を前記第1のクロックの5分の4倍の速度のクロックである第2のクロックに同期させて9ビット幅の出力信号として出力する時分割処理回路を備え、
前記時分割処理回路は、前記第1のクロックの5つのクロック期間に取り込んだデータを前記第2のクロックの4つのクロック期間に出力させるものであり、
前記第1のクロックの1クロック目に取り込んだ上位7ビットの輝度信号と前記第1のクロックの5クロック目に取り込んだ2ビットの輝度信号を前記第2のクロックの1クロック目の期間に出力し、
前記第1のクロックの2クロック目に取り込んだ上位7ビットの色差信号と前記第1のクロックの5クロック目に取り込んだ2ビットの色差信号を前記第2のクロックの2クロック目の期間に出力し、
前記第1のクロックの3クロック目に取り込んだ上位7ビットの輝度信号と前記第1のクロックの5クロック目に取り込んだ2ビットの輝度信号を前記第2のクロックの3クロック目の期間に出力し、
前記第1のクロックの4クロック目に取り込んだ上位7ビットの色差信号と前記第1のクロックの5クロック目に取り込んだ2ビットの色差信号を前記第2のクロックの4クロック目の期間に出力することを特徴とする、
映像信号処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18865598A JP4120048B2 (ja) | 1998-07-03 | 1998-07-03 | 映像信号処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18865598A JP4120048B2 (ja) | 1998-07-03 | 1998-07-03 | 映像信号処理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000022986A JP2000022986A (ja) | 2000-01-21 |
JP4120048B2 true JP4120048B2 (ja) | 2008-07-16 |
Family
ID=16227533
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18865598A Expired - Fee Related JP4120048B2 (ja) | 1998-07-03 | 1998-07-03 | 映像信号処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4120048B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6036228B2 (ja) | 2012-11-30 | 2016-11-30 | 株式会社デンソー | 車両用映像処理装置および車両用映像処理システム |
-
1998
- 1998-07-03 JP JP18865598A patent/JP4120048B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000022986A (ja) | 2000-01-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
FI80181B (fi) | Filtersystem foer en videobild av reducerad resolution. | |
FI80180C (fi) | Anordning foer display av en bild-i-bildtelevisionsdisplay. | |
CA2161491A1 (en) | Plasma display | |
JP4120048B2 (ja) | 映像信号処理回路 | |
JPH0572136B2 (ja) | ||
US5631713A (en) | Video processor with field memory for exclusively storing picture information | |
JPH04437B2 (ja) | ||
JP2635388B2 (ja) | 音声信号復調回路 | |
JP3192913B2 (ja) | Yuv/rgb変換器 | |
JP2692697B2 (ja) | 映像信号の特殊効果回路 | |
JP3001959B2 (ja) | 同期信号発生方法及びその同期信号発生装置 | |
JPH04284084A (ja) | 信号多重方式 | |
JP3168595B2 (ja) | 同期信号付加回路 | |
JPH05506975A (ja) | ディジタルビデオ信号圧縮 | |
JP2982165B2 (ja) | 映像信号受像機 | |
JP3093838B2 (ja) | Museデコーダ | |
JP2002209192A (ja) | 映像音声伝送システム | |
JPH03278789A (ja) | 色差信号倍速変換回路 | |
JP2531240B2 (ja) | 画像信号処理回路 | |
JP2568055Y2 (ja) | テレビジョン信号のクランプ装置 | |
JP2943195B2 (ja) | 子画面情報記憶用集積回路 | |
JP5513179B2 (ja) | 画像処理システム | |
JPH0787578B2 (ja) | Muse方式テレビ受像機 | |
JP2000115656A5 (ja) | ||
JPH03220981A (ja) | 同期信号発生回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050525 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050601 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071031 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071120 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080117 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080401 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080414 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110509 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110509 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |