JP2000022986A - 高解像度信号時分割処理回路 - Google Patents
高解像度信号時分割処理回路Info
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- JP2000022986A JP2000022986A JP10188655A JP18865598A JP2000022986A JP 2000022986 A JP2000022986 A JP 2000022986A JP 10188655 A JP10188655 A JP 10188655A JP 18865598 A JP18865598 A JP 18865598A JP 2000022986 A JP2000022986 A JP 2000022986A
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- processing circuit
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Abstract
(57)【要約】
【課題】 ８ビットを越える高解像信号は従来高価なカ
スタムメモリを使う必要があり、コストダウンが求めら
れていた。 【解決手段】 １．５の速度のクロックを再生するＰＬ
Ｌ回路１と、入力１０ビット信号を制御信号１ビット加
えて８ビットで出力する時分割処理回路２と、８ビット
汎用メモリ３から構成され、出力信号８ビットが入力信
号１０ビットの１．５倍の速度で出力され、入力１０ビ
ットの信号が上位７ビットと下位３ビットに時分割処理
に分けられる。
スタムメモリを使う必要があり、コストダウンが求めら
れていた。 【解決手段】 １．５の速度のクロックを再生するＰＬ
Ｌ回路１と、入力１０ビット信号を制御信号１ビット加
えて８ビットで出力する時分割処理回路２と、８ビット
汎用メモリ３から構成され、出力信号８ビットが入力信
号１０ビットの１．５倍の速度で出力され、入力１０ビ
ットの信号が上位７ビットと下位３ビットに時分割処理
に分けられる。
Description
【０００１】
【発明の属する技術分野】本発明は高解像の映像信号処
理に関するものである。
理に関するものである。
【０００２】
【従来の技術】テレビ受信機その他の映像機器の映像信
号は通常８ビットの解像である。しかし近年、ハイビジ
ョン放送等高解像な信号が登場して、映像信号のビット
解像は９ビットまたは１０ビットが求め始められた。だ
が、一方で、汎用メモリは８ビットのものが大半で、９
ビットや１０ビットのメモリを使おうとすれば、カスタ
ムメモリを使うか、汎用の８ビットメモリを２個使いし
ていた。
号は通常８ビットの解像である。しかし近年、ハイビジ
ョン放送等高解像な信号が登場して、映像信号のビット
解像は９ビットまたは１０ビットが求め始められた。だ
が、一方で、汎用メモリは８ビットのものが大半で、９
ビットや１０ビットのメモリを使おうとすれば、カスタ
ムメモリを使うか、汎用の８ビットメモリを２個使いし
ていた。
【０００３】
【発明が解決しようとする課題】カスタムメモリは汎用
メモリより高価である。また、汎用メモリを２個使いす
ることもコストは２倍に上がる。９ビットや１０ビット
といった高解像にしたためにメモリ・コストが上がるこ
とが課題であった。
メモリより高価である。また、汎用メモリを２個使いす
ることもコストは２倍に上がる。９ビットや１０ビット
といった高解像にしたためにメモリ・コストが上がるこ
とが課題であった。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、汎用の８ビットメモリが使えるように本発明は、 （１） 出力信号８ビットが入力信号１０ビットの１．
５倍の速度で出力され、入力１０ビットの信号が上位７
ビットと下位３ビットに時分割処理に分けられる高解像
度信号時分割処理回路を備えたものである。 （２） 出力信号１０ビットが入力信号８ビットの３分
の２倍の速度で出力され、時分割して入力された信号を
１０ビット出力に還元する高解像度信号時分割処理回路
を備えたものである。 （３） 輝度信号と２つの色差信号が４：２：２の時分
割で９ビットで入力する信号を、出力信号８ビットが入
力信号９ビットの４分の５倍の速度で出力して、入力９
ビットを上位７ビットと下位２ビットに分けて１ビット
の制御信号と組み合わせて時分割に送り直す高解像度信
号時分割処理回路を備えたものである。 （４） 出力信号９ビットが入力信号８ビットの５分の
４倍の速度で出力され、時分割し直して輝度信号と２つ
の色差信号が４：２：２の９ビット信号に還元する高解
像度信号時分割処理回路を備えたものである。
に、汎用の８ビットメモリが使えるように本発明は、 （１） 出力信号８ビットが入力信号１０ビットの１．
５倍の速度で出力され、入力１０ビットの信号が上位７
ビットと下位３ビットに時分割処理に分けられる高解像
度信号時分割処理回路を備えたものである。 （２） 出力信号１０ビットが入力信号８ビットの３分
の２倍の速度で出力され、時分割して入力された信号を
１０ビット出力に還元する高解像度信号時分割処理回路
を備えたものである。 （３） 輝度信号と２つの色差信号が４：２：２の時分
割で９ビットで入力する信号を、出力信号８ビットが入
力信号９ビットの４分の５倍の速度で出力して、入力９
ビットを上位７ビットと下位２ビットに分けて１ビット
の制御信号と組み合わせて時分割に送り直す高解像度信
号時分割処理回路を備えたものである。 （４） 出力信号９ビットが入力信号８ビットの５分の
４倍の速度で出力され、時分割し直して輝度信号と２つ
の色差信号が４：２：２の９ビット信号に還元する高解
像度信号時分割処理回路を備えたものである。
【０００５】
【発明の実施の形態】本発明の請求項１に記載の発明
は、出力信号８ビットが入力信号１０ビットの１．５倍
の速度で出力され、入力１０ビットの信号が上位７ビッ
トと下位３ビットに時分割に分けられる高解像度信号時
分割処理回路であり、汎用の８ビットメモリが使用でき
る作用を有する。
は、出力信号８ビットが入力信号１０ビットの１．５倍
の速度で出力され、入力１０ビットの信号が上位７ビッ
トと下位３ビットに時分割に分けられる高解像度信号時
分割処理回路であり、汎用の８ビットメモリが使用でき
る作用を有する。
【０００６】さらに、請求項２に記載の発明は、出力信
号１０ビットが入力信号８ビットの３分の２倍の速度で
出力され、時分割して入力された信号を１０ビット出力
に還元する高解像度信号時分割処理回路であり、汎用の
８ビットメモリが使用できる作用を有する。
号１０ビットが入力信号８ビットの３分の２倍の速度で
出力され、時分割して入力された信号を１０ビット出力
に還元する高解像度信号時分割処理回路であり、汎用の
８ビットメモリが使用できる作用を有する。
【０００７】さらに、請求項３に記載の発明は、輝度信
号と２つの色差信号が４：２：２の時分割で９ビットで
入力する信号を、出力信号８ビットが入力信号９ビット
の４分の５倍の速度で出力して、入力９ビットを上位７
ビットと下位２ビットに分けて１ビットの制御信号と組
み合わせて時分割に送り直す高解像度信号時分割処理回
路であり、汎用の８ビットメモリが使用できる作用を有
する。
号と２つの色差信号が４：２：２の時分割で９ビットで
入力する信号を、出力信号８ビットが入力信号９ビット
の４分の５倍の速度で出力して、入力９ビットを上位７
ビットと下位２ビットに分けて１ビットの制御信号と組
み合わせて時分割に送り直す高解像度信号時分割処理回
路であり、汎用の８ビットメモリが使用できる作用を有
する。
【０００８】さらに、請求項４に記載の発明は、出力信
号９ビットが入力信号８ビットの５分の４倍の速度で出
力され、時分割し直して輝度信号と２つの色差信号が
４：２：２の９ビット信号に還元する高解像度信号時分
割処理回路であり、請求項１と同様に汎用の８ビットメ
モリが使用できる作用を有する。
号９ビットが入力信号８ビットの５分の４倍の速度で出
力され、時分割し直して輝度信号と２つの色差信号が
４：２：２の９ビット信号に還元する高解像度信号時分
割処理回路であり、請求項１と同様に汎用の８ビットメ
モリが使用できる作用を有する。
【０００９】
【実施例】以下、本発明の実施例における高解像度時分
割処理回路の形態について、図１から図４を用いて説明
する。
割処理回路の形態について、図１から図４を用いて説明
する。
【００１０】（実施例１）図１は本発明の第１の実施例
における高解像度信号時分割処理回路のブロック構成図
とそのタイミングチャートを示すものである。
における高解像度信号時分割処理回路のブロック構成図
とそのタイミングチャートを示すものである。
【００１１】図１（Ａ）において、符号１は１．５の速
度のクロックを再生するＰＬＬ回路、２は図１（Ｂ）の
タイミングチャ−トに示すように、入力１０ビット信号
を制御信号１ビット加えて８ビットで出力する時分割処
理回路、３は８ビットメモリから構成されている。メモ
リ３へは時分割処理回路２を通して８ビット化されて入
力される。
度のクロックを再生するＰＬＬ回路、２は図１（Ｂ）の
タイミングチャ−トに示すように、入力１０ビット信号
を制御信号１ビット加えて８ビットで出力する時分割処
理回路、３は８ビットメモリから構成されている。メモ
リ３へは時分割処理回路２を通して８ビット化されて入
力される。
【００１２】（実施例２）次に、本発明の第２の実施例
における高解像度信号時分割処理回路について図２を参
照しながら説明する。図２は本発明の高解像度信号時分
割処理回路の構成図とそのタイミングチャ−トを示すも
のである。
における高解像度信号時分割処理回路について図２を参
照しながら説明する。図２は本発明の高解像度信号時分
割処理回路の構成図とそのタイミングチャ−トを示すも
のである。
【００１３】図２（Ａ）において、１は３分の２の速度
のクロックを再生するＰＬＬ回路、２は図２（Ｂ）のタ
イミングチャ−トに示すように、時分割して入力された
信号を１０ビット出力に還元する高解像度信号時分割処
理回路、３は８ビットメモリから構成されている。メモ
リ３からの８ビット信号は時分割処理回路２を通して１
０ビット化されて出力される。
のクロックを再生するＰＬＬ回路、２は図２（Ｂ）のタ
イミングチャ−トに示すように、時分割して入力された
信号を１０ビット出力に還元する高解像度信号時分割処
理回路、３は８ビットメモリから構成されている。メモ
リ３からの８ビット信号は時分割処理回路２を通して１
０ビット化されて出力される。
【００１４】（実施例３）次に、本発明の第３の実施例
における高解像度信号時分割処理回路について図３を参
照しながら説明する。図３は本発明の高解像度信号時分
割処理回路の構成図とそのタイミングチャ−トを示すも
のである。
における高解像度信号時分割処理回路について図３を参
照しながら説明する。図３は本発明の高解像度信号時分
割処理回路の構成図とそのタイミングチャ−トを示すも
のである。
【００１５】図３（Ａ）において、１は４分の５倍のク
ロックを再生するＰＬＬ回路、２は図３（Ｂ）のタイミ
ングチャ−トに示すように、輝度信号と２つの色差信号
（４：２：２の比率）の時分割９ビット信号に制御信号
１ビット加えて８ビットで出力する時分割処理回路、３
は８ビットメモリから構成されている。メモリ３へは時
分割処理回路２を通して８ビット化されて入力される。
ロックを再生するＰＬＬ回路、２は図３（Ｂ）のタイミ
ングチャ−トに示すように、輝度信号と２つの色差信号
（４：２：２の比率）の時分割９ビット信号に制御信号
１ビット加えて８ビットで出力する時分割処理回路、３
は８ビットメモリから構成されている。メモリ３へは時
分割処理回路２を通して８ビット化されて入力される。
【００１６】（実施例４）次に本発明の第４の実施例に
おける高解像度信号時分割処理回路について図４を参照
しながら説明する。図４は本発明の高解像度信号時分割
処理回路の構成図とそのタイミングチャ−トを示すもの
である。
おける高解像度信号時分割処理回路について図４を参照
しながら説明する。図４は本発明の高解像度信号時分割
処理回路の構成図とそのタイミングチャ−トを示すもの
である。
【００１７】図４（Ａ）において、１は５分の４倍のク
ロックを再生するＰＬＬ回路、２は図４（Ｂ）のタイミ
ングチャ−トに示すように、時分割し直して輝度信号と
２つの色差信号が４：２：２の９ビット信号に還元する
高解像度信号時分割処理回路、３は８ビットメモリから
構成されている。メモリ３からの８ビット信号は時分割
処理回路２を通して１０ビット化されて出力される。
ロックを再生するＰＬＬ回路、２は図４（Ｂ）のタイミ
ングチャ−トに示すように、時分割し直して輝度信号と
２つの色差信号が４：２：２の９ビット信号に還元する
高解像度信号時分割処理回路、３は８ビットメモリから
構成されている。メモリ３からの８ビット信号は時分割
処理回路２を通して１０ビット化されて出力される。
【００１８】
【発明の効果】以上のように本発明によれば、８ビット
を越える高解像信号なのに汎用８ビットメモリが使える
ようになり、コストを押さえることができる。
を越える高解像信号なのに汎用８ビットメモリが使える
ようになり、コストを押さえることができる。
【図１】本発明の実施例１における高解像度信号時分割
処理回路の回路図とタイミングチャ−ト
処理回路の回路図とタイミングチャ−ト
【図２】本発明の実施例２における高解像度信号時分割
処理回路の回路図とタイミングチャ−ト
処理回路の回路図とタイミングチャ−ト
【図３】本発明の実施例３における高解像度信号時分割
処理回路の回路図とタイミングチャ−ト
処理回路の回路図とタイミングチャ−ト
【図４】本発明の実施例４における高解像度信号時分割
処理回路の回路図とタイミングチャ−ト
処理回路の回路図とタイミングチャ−ト
１ ＰＬＬ回路 ２ 時分割処理回路 ３ ８ビット汎用メモリ
Claims (4)
- 【請求項１】 出力信号８ビットが入力信号１０ビット
の１．５倍の速度で出力され、入力１０ビットの信号が
上位７ビットと下位３ビットに時分割処理に分けられる
高解像度信号時分割処理回路。 - 【請求項２】 出力信号１０ビットが入力信号８ビット
の３分の２倍の速度で出力され、時分割して入力された
信号を１０ビット出力に還元する高解像度信号時分割処
理回路。 - 【請求項３】 輝度信号と２つの色差信号が４：２：２
の時分割で９ビットで入力する信号を、出力信号８ビッ
トが入力信号９ビットの４分の５倍の速度で出力して、
入力９ビットを上位７ビットと下位２ビットに分けて１
ビットの制御信号と組み合わせて時分割処理に送り直す
高解像度信号時分割処理回路。 - 【請求項４】 出力信号９ビットが入力信号８ビットの
５分の４倍の速度で出力され、時分割し直して輝度信号
と２つの色差信号が４：２：２の９ビット信号に還元す
る高解像度信号時分割処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18865598A JP4120048B2 (ja) | 1998-07-03 | 1998-07-03 | 映像信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18865598A JP4120048B2 (ja) | 1998-07-03 | 1998-07-03 | 映像信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000022986A true JP2000022986A (ja) | 2000-01-21 |
| JP4120048B2 JP4120048B2 (ja) | 2008-07-16 |
Family
ID=16227533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18865598A Expired - Fee Related JP4120048B2 (ja) | 1998-07-03 | 1998-07-03 | 映像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4120048B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014083808A1 (ja) * | 2012-11-30 | 2014-06-05 | 株式会社デンソー | 車両用映像処理装置および車両用映像処理システム |
-
1998
- 1998-07-03 JP JP18865598A patent/JP4120048B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014083808A1 (ja) * | 2012-11-30 | 2014-06-05 | 株式会社デンソー | 車両用映像処理装置および車両用映像処理システム |
| JP2014109608A (ja) * | 2012-11-30 | 2014-06-12 | Denso Corp | 車両用映像処理装置および車両用映像処理システム |
| CN104823233A (zh) * | 2012-11-30 | 2015-08-05 | 株式会社电装 | 车辆用影像处理装置以及车辆用影像处理系统 |
| US9521447B2 (en) | 2012-11-30 | 2016-12-13 | Denso Corporation | Vehicular video processing device and vehicular video processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4120048B2 (ja) | 2008-07-16 |
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