JPH03278789A - 色差信号倍速変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 デオ信号を取り扱う機器において、特にビデオクロマ信
号処理回路をデジタル信号処理化した機器において、復
調したデジタルの色差信号の伝送回路に関するものであ
る。

従来の技術 近年、ビデオ信号を取り扱う機器のデジタル化が進みつ
つある。この動きは民生機器であるテレビジョン受像機
やＶＣＲなどにも及んできている。

これは部品点数の削減や信鯨性の向上が期待されるだけ
でなく、特にビデオクロマ信号処理回路はデジタル化に
よりＨＤＴＶへの展開が容易となり大きく期待される技
術である。

ところでビデオクロマ信号処理回路がデジタル化される
と、ＡＤコンバータとＤＡコンバータとを含めて全ての
信号処理回路を１チツプ化しない限り、信号処理回路の
ＩＣ間でデジタル符号でデータの受渡しが行われる０例
えば８ビットの受渡しを行うためには８本の信号線が必
要となる。しかしながら、色差信号はＩ信号で１．５Ｍ
Ｈｚに、Ｑ信号で０．５ＭＨｚに帯域制限されているの
で、復調された色差信号に対して必要な帯域を満足する
ためには、復調された色差信号のビットレイトは、通常
のサンプリングクロック周波数の４分の１程度でよい、
従って、色差信号のデジタルパスの本数を減少させるた
めに、時分割して伝送する手法がよく用いられている。

以下図面を参照しながら、上述したような従来の色差信
号倍速変換回路の一例について説明を行う。

第５図は従来の色差信号倍速変換回路の一例のブロック
図を示すものである。第５図において、３１は４ビット
の時分割された色差信号を入力しメモリを用いて１水平
期間に書き込み速度の倍の読みだし速度で２回読み出す
倍速変換回路、３２は上記倍速変換回路に用いるメモリ
である。

以上のように構成された色差信号倍速変換回路において
、以下その動作について説明を行う。

まず、４ビットの時分割された色差信号は、倍速変換回
路３１に入力する。この色差信号はメモリ３２に書き込
まれる。この書き込まれた色差信号はｌ水平期間に書き
込み速度の倍の読みだし速度で２回倍速変換回路３１に
よって読み出される。この動作によって色差信号は倍速
に変換される。

発明が解決しようとする課題 しかしながら上記のような構成では、ＮＴＳＣを１４．
３１８１８Ｍ　Ｈｚのバーストロックしたシステムロッ
クで復調した場合を考えると、復調した色差信号は第６
図のようになる。第６図は倍速度変換回路３１に入力す
る４ビットの時分割された色差信号の内容を示したもの
である。すなわち、第６図のＩＨ目に示すようにＩＨ目
の第１クロツク目に（Ｒ−Ｙ）の下位４ビットが転送さ
れるとする。以下順番に（Ｒ−Ｙ）の上位４ビット、（
Ｂ−Ｙ）の下位４ビット、ＣＢ−Ｙ）の上位４ビット、
そして再び（Ｒ−Ｙ）の下位４ビットが転送されるとす
る。

この時、ＩＨ期間にクロック数は９１０となるので、第
６図の入力信号の２Ｈ目に示すように、２Ｈ目の最初の
データは（Ｂ−Ｙ）の下位４ビットから始まる。しかし
、このような４ビットに時分割された色差信号を従来の
倍速変換回路で倍速に変換すると、ＩＨ目の第１クロツ
クが（Ｒ−Ｙ）の下位４ビットであるとすると、倍速に
変換された２回目に読み出された第１クロツク目のデー
タも、第４図の出力信号の２Ｈ目に示すように、（Ｒ−
Ｙ）の下位４ビットもデータとなる。従って、ＩＨ目の
第９１０クロツク目のデータは（Ｒ−Ｙ）の上位４ビッ
トであるので、（Ｒ−Ｙ）のデータが続くことになり、
データの不連続が生じる。このデータの不連続はこの時
分割した色差信号を受は取る次段の回路に色差信号の色
の反転が生じるという課題がある。

本発明は上記課題に鑑み、倍速変換を行っても、時分割
した色差信号のシーケンスは変わらない色差信号倍速変
換回路を提供しようとするものである。

課題を解決するための手段 上記課題を解決するために本発明の色差信号倍速度変換
回路は、２つの８ビットのデジタル色差信号を４ビット
のバスラインで時分割して伝送する色差信号倍速変換回
路において、４ビットの時分割された色差信号を元の２
つの８ビット並列デジタル色差信号に変換するシリアル
パラレル変換回路と、上記シリアルパラレル変換回路の
出力する２つの８ビット並列デジタル色差信号をメモリ
を用いてｌ水平期間に書き込み速度の倍の読みだし速度
で２回読み出す倍速変換回路と、上記倍速変換回路の出
力を入力しコントロール信号によって内挿係数を切り換
える内挿フィルタと、上記内挿フィルタの出力を入力し
２つの８ビットのデジタル色差信号を再び４ビットの時
分割された色差信号に変換するパラレルシリアル変換回
路と、４ビットの時分割された色差信号を入力し、この
バスの垂直同期部に含まれるタイミングパルスを検出し
内挿フィルタの係数を制御するコントロール信号を発生
し新たなタイミングパルスを生成して垂直同期部に挿入
するタイミング発生器という構成を備えたものである。

作用 本発明は上記した構成によって、倍速度変換を行っても
、時分割した色差信号のシーケンスは変ねらない色差信
号倍速変換回路を提供することが可能となる。

実施例 以下本発明の一実施例について図面を参照しながら説明
を行う。

第１図は本発明の一実施例における色差信号倍速変換回
路のブロック図を示すものである。第１図において、２
つの８ビットのデジタル色差信号を４ビットのバスライ
ンで時分割して伝送する色差信号倍速変換回路において
、１は４ビットの時分割された色差信号を元の２つの８
ビット並列デジタル色差信号に変換するシリアルパラレ
ル変換回路である。２は上記シリアルパラレル変換回路
１の出力する２つの８ビット並列デジタル色差信号をメ
モリを用いて１水平期間に書き込み速度の倍の読みだし
速度で２回読み出す倍速変換回路である。３は上記倍速
変換回路２に用いるメモリである。４は上記倍速変換回
路２の出力を入力しコントロール信号によって内挿係数
を切り換える内挿フィルタである。５は上記内挿フィル
タ４の出力を入力し２つの８ビットのデジタル色差信号
を再び４ビットの時分割された色差信号に変換するパラ
レルシリアル変換ＨＩＩである。６は４ビットの時分割
された色差信号を入力しこのバスの垂直同期部に含まれ
るタイミングパルスを検出し内挿フィルタの係数を制御
するコントロール信号を発生し新たなタイミングパルス
を生成して垂直同期部に挿入するタイミング発生器であ
る。

以上のように構成した色差信号倍速変換回路について、
以下その動作について説明する。

２つの８ビットのデジタル色差信号は４ピツトノハスラ
インで時分割して伝送され、シリアルパラレル変換回路
に入力する。シリアルパラレル変換回路１において４ビ
ットの時分割された色差信号を元の２つの８ビット並列
デジタル色差信号に変換する。上記シリアルパラレル変
換回路１の出力する２つの８ピント並列デジタル色差信
号は倍速変換回路２に入力し、メモリ３に書き込まれる
。

メモリ３に書き込まれた色差信号は、１水平期間に書き
込み速度の倍の読みだし速度で２回読み出され、倍速変
換回路２において倍速の信号に変換される。上記倍速変
換回路２の出力を内挿フィルタ４に入力し、コントａ−
ル信号によつて内挿係数を切り換える。上記内挿フィル
タ４のパラレルシリアル変換回路５に入力し、２つの８
ビットのデジタル色差信号を再び４ビットの時分割され
た色差信号に変換する。また、４ビットの時分割された
色差信号をタイミング発生器６に入力し、この入力のバ
スの垂直同期部に含まれるタイミングパルスを検出し、
内挿フィルタ４の係数を制御するコントロール信号を発
生し、新たなタイミングパルスを生成して垂直同期部に
挿入する。

以上の動作を第２図に示すタイミング図を用いてさらに
詳細に説明を行う。

第２図において、ａ）はシリアルパラレル変換回路１に
入力するＩＨ目の４ビットの時分割された色差信号であ
り、ｂ）はシリアルパラレル変換ＨＷｉ１に入力する２
Ｈ目の４ビットの時分割された色差信号であるシリアル
パラレル変換回路ｌによってパラレル信号に変換した信
号は、Ｃ）およびｄ）に示すように、４クロツクに１回
出力する信号によって変換される。この色差信号は内挿
フィルタ４に入力し、コントロール信号によって制御さ
れる内挿係数によって、データが補間される。この補間
は、ｅＬ　ｆ　）＋　ｇ）＋　ｈ）に示すように、単純
に倍速にしたときに不連続の発生する２Ｈ目と３Ｈ目に
行われ、それぞれの水平同期の切り替わり時点でも色差
信号の１つのデータのクロック数は４に保たれる。この
データは、パラレルシリアル変換回路５に入力し、２つ
の８ビットのデジタル色差信号を再び４ビットの時分割
された色差信号に変換する。

以上のようにして、倍速にしたときにライン間で色ずれ
の起こらない色差信号倍速変換回路を構成することが可
能となる。

次に、より詳細な内挿フィルタの一実施例について図面
を用いて説明を行う。

第３図は内挿フィルタの構成を示すブロック図ある。第
３図において、５１はパラレル信号を入力し、１クロツ
ク遅延させる第１の遅延回路、５２は上記遅延回路５１
の出力を４つに分配してそれぞれに１．３／４．２／４
．１／４の係数を持ちコントロール信号によって入力を
切り換える第１のマルチプレクサ、５３は入力のパラレ
ル信号を入力し４つに分配してそれぞれに０．１／４．
２／４゜３／４の係数を持ちコントロール信号によって
人力を切り換える第２のマルチプレクサ、５４は上記第
１のマルチプレクサ５２の出力と上記第２のマルチプレ
クサ５３の出力を入力して加算する加算器である。

以上のように構成した内挿フィルタについて、以下その
動作について説明する。

第３図において、パラレル信号は第１の遅延回路５１に
入力し、１クロツク遅延する。上記遅延回路５１の出力
は４つに分配してそれぞれに１．３／４゜２／４．１／
４の係数を持ち、コントロール信号によって入力を切り
換える第１のマルチプレクサ５２に入力し、コントロー
ル信号によっである係数が掛けられて出力する。また、
入力のパラレル信号は４つに分配してそれぞれに０．１
／４．２／４゜３／４の係数を持ちコントロール信号に
よって入力を切り換える第２のマルチプレクサ５３に入
力し、コントロール信号によっである係数が掛けられて
出力する。上記第１のマルチプレクサ５２の出力と上記
第２のマルチプレクサ５３の出力は、加算５４に入力し
、内挿データが出力する０以上のようにして直線補間が
行われる。第４図に直線補間のデータを示す、Ｏが現信
号であり、×が補完されたデータであり、係数をコント
ロール信号によって切り換えるとこによって内挿を行う
。

以上に述べた内挿フィルタを用いることによって、色差
信号の水平期間毎に、時間的な遅延の生じない色差信号
倍速変換回路が構成可能となる。

発明の効果 以上のように本発明によれば、２つの８ビットのデジタ
ル色差信号を４ビットのバスラインで時分割して伝送す
る色差信号倍速度変換回路において、４ビットの時分割
された色差信号を元の２つの８ビット並列デジタル色差
信号に変換するシリアルパラレル変換回路と、上記シリ
アルパラレル変換回路の出力する２つの８ビット並列デ
ジタル色差信号をメモリを用いて１水平期間に書き込み
速度の倍の読みだし速度で２回読み出す倍速度変換回路
と、上記倍速変換回路の出力し入力をコントロー信号に
よって内挿係数を切り換える内挿フィルタと、上記内挿
フィルタの出力を人力し２つの８ビットのデジタル色差
信号を再び４ビットの時分割された色差信号に変換する
パラレルシリアル変換回路と、４ビットの時分割された
色差信号を入力しこのバスの垂直同期部に含まれるタイ
ミングパルスを検出し、内挿フィルタの係数を制御する
コントロール信号を発生し新たなタイミングパルスを生
成して垂直同期部に挿入するタイミング発生器とを備え
ることより、倍速にしたときにライン間で色ずれの生し
ない色差信号倍速変換回路を提供することが可能となる
。

【図面の簡単な説明】

第１図は本発明の一実施例における色差信号倍速変換回
路のブロック図、第２図は本発明の一実施例における色
差信号倍速変換回路のタイミング図、第３図は内挿フィ
ルタの一実施例のブロック図、第４図は内挿フィルタの
内挿データを説明す嘔 る図、第５図は従来の色差信号倍速変換回路のブロック
図、第６図は従来の色差信号倍速変換回路のタイミン＾
ある。 １・・・・・・シリアルパラレル変換回路、２．３１・
・・・・・倍速変換回路、３，３２・・・・・・メモリ
、４・・・・・・内挿フィルタ、５・・・・・・パラレ
ルシリアル変換回路、６・・・・・・タイミング発生回
路。

Claims (2)

【特許請求の範囲】
1. （１）２つの８ビットのデジタル色差信号を４ビットの
   バスラインで時分割して伝送する色差信号倍速変換回路
   において、４ビットの時分割された色差信号を元の２つ
   の８ビット並列デジタル色差信号に変換するシリアルパ
   ラレル変換回路と、上記シリアルパラレル変換回路の出
   力する２つの８ビット並列デジタル色差信号をメモリを
   用いて１水平期間に書き込み速度の倍の読みだし速度で
   ２回読み出す倍速変換回路と、上記倍速変換回路の出力
   信号を入力しコントロール信号によって内挿係数を切り
   換える内挿フィルタと、上記内挿フィルタの出力信号を
   入力し２つの８ビットのデジタルを色差信号を再び４ビ
   ットの時分割された色差信号に変換するパラレルシリア
   ル変換回路と、４ビットの時分割された色差信号を入力
   しこのバスの垂直同期部に含まれるタイミングパルスを
   検出し内挿フィルタの係数を制御するコントロール信号
   を発生し新たなタイミングパルスを生成して垂直同期部
   に挿入するタンミング発生器とを備える色差信号倍速変
   換回路。
2. （２）上記内挿フィルタとして、パラレル信号を入力し
   １クロック遅延させる第１の遅延回路と、上記第１の遅
   延回路の出力信号を４つに分配してそれぞれに１、３／
   ４、２／４、１／４の係数を持ちコントロールを信号に
   よって入力を切り換える第１のマルチプレクサと、入力
   のパラレル信号を入力し４つに分配しそれぞれに０、１
   ／４、２／４、３／４の係数を持ちコントロール信号に
   よって入力を切り換える第２のマルチプレクサと、上記
   第１のマルチプレクサの出力信号と上記第２のマルチプ
   レクサの出力信号を入力して加算する加算器とよりなる
   内挿フィルタを備えた請求項１記載の色差信号倍速変換
   回路。