JPH03278790A - 色差信号倍速変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、テレビジラン受像機やｖｃＲなどビデオ信号
を取り扱う機器において、特にビデオクロマ信号処理回
路をデジタル信号処理化した機器において、復調したデ
ジタルの色差信号の伝送回路に関するものである。

従来の技術 近年、ビデオ信号を取り扱う機器のデジタル化が進みつ
つある。この動きは民生機器であるテレビジラン受像機
やＶＣＲなどにも及んできている。

これは部品点数の削減や信鉗性の向上が期待されるだけ
でなく、特にビデオクロマ信号処理回路はデジタル化に
よりＥＤＴＶへの層間が容易となり大きく期待される技
術である。

ところでビデオクロマ信号処理回路がデジタル化される
と、ＡＤコンバータとＤＡコンバータとを含めて全ての
信号処理回路を１チツプ化しない限り、信号処理回路の
Ｉｃ間でデジタル符号でデ−夕を受渡しが行われる０例
えば８ビットの受渡しを行うためには８本の信号ライン
が必要となる。

しかしながら、色差信号は１信号で１．５ＭＨｚに、Ｑ
信号で０．５ＭＩＩｚに帯域制限されているので、復調
された色差信号のとットレイトは、復調された信号に対
して必要な帯域を満足するためには、通常のサンプリン
グクロック周波数の４分の１程度でよい。従って、色差
信号のデジタルバスの本数を減少させるために、時分割
処理を行う手法がよく用いられる。

以下図面を参照しながら、上述したような従来の色差信
号倍速変換回路の一例について説明を行う。

第３図は従来の色差信号倍速変換回路の一例のブロック
図を示すものである。第３図において、３１は４ビット
の時分割された色差信号を入力しメモリを用いて１水平
期間に書き込み速度の倍の読みだし速度で速度を２回読
み出す倍速変換回路、３２は上記倍速変換回路に用いる
メモリである。

以上のように構成された色差信号倍速変換回路において
、以下その動作について説明を行う。

まず、４ビットの時分割された色差信号は、倍速変換回
路３１に入力する。この色差信号はメモリ３２に書き込
まれる。この書き込まれた色差信号はｌ水平期間に書き
込み速度の倍の読みだし速度で２回倍速変換回路３１に
よって読み出される。この動作によって色差信号は倍速
に変換される。

発明が解決しようとする課題 しかしながら上記のような構成では、ＮＴＳＣヲ１４．
３１８１８ＭＨｚのパースロックしたシステムクロック
で復調した場合を考えると、復調した色差信号は第４図
のようになる。第４図は倍速変換回路３１に入力する４
ビットの時分割された色差信号の内容を示したものであ
る。すなわち、第４図のＩＨ目に示すようにＩＨ目の第
１クロンク目に（Ｒ−Ｙ）の下位４ビットが転送される
とする。以下順番に（Ｒ−Ｙ）の上位４ビット、（Ｂ−
Ｙ）の下位４ビット、（Ｂ−Ｙ）の上位４ビット、そし
て再び（Ｒ−Ｙ）の下位４ビットが転送されるとする。

この時、ＩＨ期間にクロック数は９１０となるので、第
４図の入力信号２Ｈ目に示すように、２Ｈ目の最初のデ
ータは（Ｂ−Ｙ）の下位４ビットから始まる。しかし、
このような４ビットに時分割された色差信号を従来の倍
速変換回路で倍速に変換すると、ＩＨ目の第１クロツク
が（Ｒ−Ｙ）の下位４ビットであるとすると、倍速に変
換された２回目に読み出された第１クロツク目のデータ
も、第４図の出力信号の２Ｈ目に示すように、（Ｒ−Ｙ
）の下位４ビットのデータとなる。従って、ＩＨ目の第
９１０クロツク目のデータは（Ｒ−Ｙ）の上位４ビット
であるので、（Ｒ−Ｙ）のデータが続くことになり、デ
ータの不連続が生じる。

このデータの不連続はこの時分割した色差信号を受は取
る次段の回路に色差信号の色の反転が生じるという課題
がある。

本発明は上記課題に鑑み、倍速変換を行っても、時分割
した色差信号のシーケンスは変わらない色差信号倍速変
換回路を提供するものである。

課題を解決するための手段 上記課題を解決するために本発明の色差信号倍速変換回
路は、２つの８ビットのデジタル色差信号を４ビットの
バスラインで時分割して伝送する色差信号倍速変換回路
において、４ビットの時分割された色差信号をメモリを
用いてｌ水平期間に書き込み速度の倍の読みだし速度で
２回読み出す倍速変換回路と、上記倍速変換回路の出力
を入力しｌクロック期間遅延する第１の遅延回路と、上
記第１の遅延回路の出力を入力し１クロック期間遅延す
る第２の遅延回路と、上記倍速変換回路の出力と上記第
２の遅延回路の出力を入力しコントロール信号によって
切り換えるマルチプレクサと、４ビットの時分割された
色差信号を入力しこのバスの垂直同期部に含まれるタイ
ミングパルスを検出し上記マルチプレクサを制御するコ
ントロール信号を発生し新たなタイミングパルスを生成
して垂直同期部に挿入するタイミング発生器という構成
を備えたものである。

作用 本発明は上記した構成によって、倍速変換を行っても、
時分割した色差信号のシーケンスは変わらない色差信号
倍速変換回路を構成することが可能となる。

実施例 以下本発明の一実施例について図面を参照しながら説明
を行う。

第１図は本発明の一実施例における色差信号倍速変換回
路のブロック図を示すものである。第１図において、１
は４ビットの時分割された色差信号をメモリを用いて１
水平期間に書き込み速度の倍の読みだし速度で２回読み
出す倍速変換回路である。２は上記倍速変換回路ｌに用
いるメモリである。３は上記倍速変換回路１の出力を入
力し１クロック期間遅延する第１の遅延回路である。４
は上記第１の遅延回路３の出力を入力し１クロック期間
遅延する第２の遅延回路である。５は上記倍速変換回路
１の出力と上記第２の遅延回路４の出力を入力しコント
ロール信号によって切り換えるマルチプレクサである。

６は４ビットの時分割された色差信号を入力しこのバス
の垂直同期部に含まれるタイミングパルスを検出し上記
マルチプレクサを制御するコントロール信号を発生し新
たなタイミングパルスを生成して垂直同期部に挿入する
タイミング発生器である。

以上のように構成した色差信号倍速変換回路について、
以下その動作について説明する。

２つの８ビットのデジタル色差信号は４ビットのバスラ
インで時分割して伝送され、倍速変換回路１に入力する
。４ビットの時分割された色差信号はメモリ２に１水平
期間記憶され、１水平期間に書き込み速度の倍の読みだ
し速度で２回読み出される。上記倍速変換回路１の出力
を第１の遅延回路３に入力し、１クロック期間遅延させ
る０次に上記第１の遅延回路３の出力を第２の遅延回路
４に入力し１クロック期間遅延する。上記倍速変換回路
１の出力と上記第２の遅延回路４の出力をマルチプレク
サ５に入力し、コントロール信号によって、ＩＨ目と４
Ｈ目は倍速変換回路ｌの出力を選択するように、２Ｈ目
と３Ｈ目は第２の遅延回路４の出力を選択するように切
り換える。また、４ビットの時分割された色差信号をタ
イミング発生器６に入力し、このバスの垂直同期部に含
まれるタイミングパルスを検出し、上記マルチプレクサ
５を制御するコントロール信号を発生し新たなタイミン
グパルスを生成して垂直同期部に挿入する。

以上の動作を第２図に示すタイミング図を用いてさらに
詳細に説明を行う。

第２図は、マルチプレクサ５の出力信号のパターンを示
す図であり、ＩＨ目は（Ｒ−Ｙ）の下位４ビットから始
まっている。従って、倍速変換回路の２Ｈ目の最初の出
力信号は同じ（Ｒ−Ｙ）の下位４ビットであるが、マル
チプレクサがコントロール信号によって第２の遅延回路
の出力信号を選択する方向に切り変わっているので、２
Ｈ目の第３番目から（Ｒ−Ｙ）の下位４ビットが出力す
ることとなる。従って、ＩＨ目と２Ｈ目のデータのシー
ケンスは保たれることとなる。２Ｈ目と３Ｈ目、および
３Ｈ目と４Ｈ目も同様にしてデータのシーケンスは保た
れる。

以上のようにして、倍速にしたときにライン間で色ずれ
の起こらない色差信号倍速変換回路を構成することが可
能とする。

発明の効果 以上のように本発明によれば、２つの８ビットのデジタ
ル色差信号を４ビットのバスラインで時分割して伝送す
る色差信号倍速変換回路において、４ビットの時分割さ
れた色差信号をメモリを用いて１水平期間に書き込み速
度の倍の読みだし速度で２回読み出す倍速変換回路と、
上記倍速変換回路の出力を入力し１クロック期間遅延す
る第１の遅延回路と、上記第１の遅延回路の出力を入力
し１クロック期間遅延する第２の遅延回路と、上記倍速
変換回路の出力と上記第２の遅延回路の出力を入力しコ
ントロール信号によって切り換えるマルチプレクサと、
４ビットの時分割された色差信号を入力しこのバスの垂
直同期部に含まれるタイミングパルスを検出し上記マル
チプレクサを制御するコントロール信号を発生し新たな
タイミングパルスを生成して垂直同期部に挿入するタイ
ミング発生器とを備えることにより、倍速にしたときに
ライン間で色ずれの生しない色差信号倍速変換回路を提
供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例における色差信号倍速変換回
路のブロック図、第２図は本発明の一実施例における色
差信号倍速変換回路のタイミング図、第３図は従来の色
差信号倍速変換回路のブロック図、第４図は従来の一実
施例における色差信号倍速変換回路のタイミング図であ
る。 ｌ・・・・・・倍速変換回路、２・・・・・・メモリ、
３．４・・・・・・遅延回路、５・・・・・・マルチプ
レクサ、６・・・・・・タイミング発生回路。

Claims (1)

【特許請求の範囲】
1. ２つの８ビットのデジタル色差信号を４ビットのバスラ
   インで時分割して伝送する色差信号倍速変換回路におい
   て、４ビットの時分割された色差信号をメモリを用いて
   １水平期間に書き込み速度の倍の読みだし速度で２回読
   み出す倍速変換回路と、上記倍速変換回路の出力信号を
   入力し１クロック期間遅延する第１の遅延回路と、上記
   第１の遅延回路の出力信号を入力し１クロック期間遅延
   する第２の遅延回路と、上記倍速変換回路の出力信号と
   上記第２の遅延回路の出力を入力しコントロール信号に
   よって切り換えるマルチプレクサと、４ビットの時分割
   された色差信号を入力しこのバスの垂直同期部に含まれ
   るタイミングパルスを検出し上記マルチプレクサを制御
   するコントロール信号を発生し新たなタイミングパルス
   を生成して垂直同期部に挿入するタイミング発生器とを
   備える色差信号倍速変換回路。