JP4109830B2

JP4109830B2 - 静電的に制御されるトンネリング・トランジスタ

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Publication number: JP4109830B2
Application number: JP2000614517A
Authority: JP
Inventors: グルップ，ダニエル・イー
Original assignee: エイコーン・テクノロジイズ・インコーポレーテッド
Priority date: 1999-04-22
Filing date: 2000-04-21
Publication date: 2008-07-02
Anticipated expiration: 2020-04-21
Also published as: DE60034328D1; KR100721632B1; JP2002543596A; US6198113B1; ATE359604T1; DE60034328T2; EP1173896A1; JP4717855B2; CN1347571A; EP1173896B1; WO2000065669A1; TW454352B; JP2007281489A; KR20020005710A; AU4651600A; CN1168156C

Description

【０００１】
（発明の分野）
本発明は、一般に固体スイッチング・デバイスおよび増幅デバイス、すなわちトランジスタに関する。より詳細には、本発明は、トンネル接合を有するトンネリング・トランジスタ・デバイスに関する。
【０００２】
（背景）
ＭＯＳＦＥＴトランジスタなどの相補形金属酸化物半導体（ＣＭＯＳ）デバイスは通例、高速、高度集積回路に使用される。集積回路メーカは常に、動作速度を高め、ＭＯＳＦＥＴトランジスタのサイズを縮小している。そのような改善によって、より低いコストでより多くの機能をもつ、より小さく、より速いＩＣを生じている。
【０００３】
しかしながら、ＭＯＳＦＥＴデバイスを０．１ミクロン未満でスケーリングすることに関する様々な問題がある。例えば、０．１ミクロン未満のチャネル長では、所要のチャネル・ドーピング・レベルが非常に高くなる。ウエハの表面に高い均一性で高いドーピング・レベルを生じることは困難である。したがって、高いドーピング・レベルを使用する場合、同じウエハに製造される異なるＭＯＳＦＥＴは全く異なる特性を有することになる。また、個々のＭＯＳＦＥＴのドレイン領域とソース領域との間の容量結合が大きくなる。また、そのようなデバイスを大量生産する際の問題がある。
【０００４】
これらの理由で、研究員たちは、非常に小さいデバイスにおける電子の量子挙動に基づいてトランジスタ・デバイスを調査している。電子のトンネル効果を利用したいくつかのそのようなデバイスが当技術分野において知られている。
【０００５】
例えば、Ｂａｂａ他の米国特許出願第５７０５８２７号には、絶縁ゲートを有するトンネリング・トランジスタ・デバイスが開示されている。トランジスタの動作は、ＭＯＳＦＥＴデバイスの場合と同様に、ゲート電極に隣接する電流チャネルにおけるバンド曲げによって行われる。ドレイン電極は電流チャネルとのエサキ・トンネル接合を形成している。
【０００６】
Ｈａｒｄｅｒ他の米国特許出願第４６７５７１１号には、トンネル効果層に隣接して配設された絶縁ゲート電極を使用したトンネリング・トランジスタが開示されている。トンネル効果層は、半導体ソースおよびドレイン・コンタクトのものとは異なるバンド・ギャップ・エネルギーを有する。ゲートに電圧を印加するとトンネル効果層のエネルギー障壁高さが変化し、それによってトンネル層中のトンネル電流を制御する。このデバイスは、熱的に励起されるキャリヤによりトンネル層中に伝導が生じないように、低温で動作しなければならない。
【０００７】
Ｓｈｉｂａｔａの米国特許出願第５８３４７９３号には、絶縁ゲート・コンタクトを有するトンネル効果ＭＯＳＦＥＴトランジスタ・デバイスが開示されている。ゲート・コンタクトに隣接して短い電流チャネルがある。ソースおよびドレイン・コンタクトは、厚さ約３０オングストロームの誘電体トンネル障壁によって電流チャネルから分離される。このデバイスは、電流チャネルにおける離散的エネルギー状態のために負の抵抗特性を示す。
【０００８】
Ｔａｍｕｒａの米国特許出願第５２９１２７４号には、トンネリング・トランジスタが開示されている。Ｔａｍｕｒａのトランジスタは、２つのトンネル接合の間に配設された中間層高誘電率材料を有する。中間層はゲート電極と直接接触する。ソースとドレイン電極はトンネル接合に接触して設けられる。ゲート電極に電圧を印加したとき、中間層の電位が変化し、それにより電子がソースとドレインの間を突き抜けることができる。Ｔａｍｕｒａのデバイスに関する問題は、デバイスがオンのときにゲート電極との間で電流が流れることである。したがって、Ｔａｍｕｒａのデバイスは連続動作のために連続ゲート電流を必要とする。このことは、多くの用途において非常に望ましくない。
【０００９】
上記の他に、他の研究員たちが、トンネル接合を有する単電子トランジスタの使用を調査している。単電子トランジスタは、高い抵抗を有する２つのトンネル接合の間に配設された非常に小さい金属または半導体のアイランドを有する。ソースおよびドレイン・コンタクトがトンネル接合に形成される。アイランドに容量結合されたゲート電極によりスイッチング制御を行う。アイランドは、アイランドを単電子で充電するために必要なエネルギーがソースおよびドレイン・コンタクトにおける電子に対して利用可能な熱エネルギーよりも大きくなるように、十分に小さく製作される。アイランドを単電子で充電するために必要なエネルギーは、ｅを電子の電荷とし、Ｃをアイランドの容量として、Ｅ_C＝ｅ²／２Ｃで与えられる。アイランドを充電するこのエネルギー要件はクーロン閉塞（Coulomb blockade）と呼ばれる。
【００１０】
動作に際しては、ゲート電極に電圧を印加するとアイランドの電位が容量的に上昇または下降する。アイランド電位がある量だけ降下したとき、電子が一つのトンネル接合を突き抜けてアイランドに達し、他のトンネル接合を突き抜けてアイランドから離れることができる。このようにして、ゲート電圧のある値に対して電流がアイランド中を流れることができる。単電子トランジスタの抵抗は、ゲート電圧が単調に変化するにつれて振れる。
【００１１】
もちろん、利用可能な熱エネルギーは温度とともに増大し、したがって単電子トランジスタは、それが動作可能な最大温度を有する。最大動作温度は、アイランドのサイズの関数であるアイランドの容量によって決定される。室温で動作するデバイスの場合、容量Ｃは約１０アットファラッド未満でなければならない。そのような低容量を実現するには、アイランドを非常に小さく（すなわち、ある面において１０ｎｍ未満に）し、かつソース、ドレインおよびゲートから比較的遠くに配置する必要がある。室温で動作する単電子トランジスタを製作することは非常に困難である。
【００１２】
単電子トランジスタの設計における重要な関心はトンネル接合の抵抗である。単電子トランジスタは、比較的高い（すなわち、ｈをプランク定数として、量子抵抗Ｒ_q＝ｈ／２ｅ²＝２６Ｋオームよりもはるかに大きい）抵抗をもつトンネル接合を有することが最善である。トンネル接合の抵抗が低すぎる場合、アイランド上の電子の数は明確でなくなる。単電子トランジスタが動作するには、電子位置がアイランド中にあるかまたはアイランド外にあるかが明確になるように、トンネル接合が十分に高い抵抗を有する必要がある。しかしながら、トンネル接合抵抗が高いと、十分な「オン」状態でも、ソースおよびドレイン・コンタクトの間の抵抗が高くなる。高い抵抗はスイッチング速度を制限し、デバイスの電力消費を増大させる。したがって、単電子トランジスタは、その電気的特性および潜在的用途が制限される。
【００１３】
単電子トランジスタの顕著な特徴は、アイランドを半導体材料または金属で製作できることである。アイランドは、電子エネルギー・バンド・ギャップを有する材料で製作する必要はない。
【００１４】
（発明の概要）
それぞれほぼ量子抵抗に等しいかまたはそれよりも小さい抵抗を有する一対のトンネル接合（または障壁）を有するトランジスタを本明細書で開示する。トンネル接合は、エネルギー状態の不均一密度を有する材料で形成されたアイランド（例えば、利用可能なエネルギー状態を含有しない少なくとも１つの領域に隣接する利用可能なエネルギー状態を含有する少なくとも１つの領域）によって互いに分離される。トンネル接合はそれぞれ、一対の導体（例えば、ソースおよびドレイン導体）のそれぞれの導体とアイランドの間に配設され、ゲート電極がアイランドに容量結合される。
【００１５】
ある場合には、アイランドを半導体材料、例えば、シリコン、ゲルマニウムまたは他の半導体で形成することができる。他の場合には、超伝導体を使用することができる。トンネル障壁は、導体（および／またはゲート電極）またはアイランドを製造した材料の酸化物で形成することができ、あるいはすべて異なる材料で形成することもできる。動作に際しては、ゲート電極への電圧の印加によってアイランドのエネルギー状態をシフトすることによって、トンネル接合間の伝導経路を形成することができる。次いで、ソースおよびドレイン電極を介して伝導経路に電流を突き抜けさせることができる。
【００１６】
一実施態様では、電流切り換え用装置は、バンド・ギャップを有する材料（例えば、シリコン、ゲルマニウムなどの半導体材料）で製作されたオーム的に絶縁されたアイランドを有する。アイランドは、アイランド内の電子エネルギー準位が好ましくは１００ｍｅＶ未満で分離されるように十分に大きい。この装置はまた、ソース・コンタクトを有し、かつソース・コンタクトとアイランドの間に配置された第１のトンネル接合障壁を有する。第１のトンネル接合障壁は、ソース・コンタクトと第１のトンネル接合障壁とアイランドとの相互接続によって形成された第１のトンネル接合が量子抵抗よりも小さい、すなわち２６Ｋオームよりも小さい抵抗を有するように選択された厚さと面積を有する。この装置はまた、ドレイン・コンタクトを有するとともにドレイン・コンタクトとアイランドの間に配置された第２のトンネル接合障壁を有する。第２のトンネル接合障壁は、ドレイン・コンタクトと第２のトンネル接合障壁とアイランドとの相互接続によって形成された第２のトンネル接合が量子抵抗よりも小さい抵抗を有するように選択された厚さと面積を有する。この装置はまた、アイランドに容量結合されたゲート電極を有する。
【００１７】
ある場合には、第１および第２のトンネル接合は１０Ｋオーム未満の抵抗を有することができる。さらに、他の実施態様では、第１および第２のトンネル接合は１Ｋオーム未満、さらには１００オーム未満の抵抗を有することができる。
【００１８】
第１および第２のトンネル接合障壁は、二酸化ケイ素や酸化アルミニウムなどの絶縁材料で製作することができ、また、約０．２〜２．０ミクロンの距離だけ分離することができる。
【００１９】
この装置は、ゲート電極とアイランドの間に配設された絶縁層を含むことが好ましい。
【００２０】
本トランジスタを、制限ではなく例として添付の図面に例示する。
【００２１】
（詳細な説明）
低抵抗トンネル接合を使用するスイッチング・デバイスを本明細書で開示する。より詳細には、それぞれほぼ量子抵抗に等しいかまたはそれよりも小さい抵抗（Ｒ_q＝ｈ／２ｅ²）をもち、かつエネルギー状態の不均一密度を有する材料で形成されたアイランドによって互いに分離される一対のトンネル接合を有するトランジスタのようなデバイスを提案する。低抵抗トンネル接合の使用は、単電子トランジスタなどにおいて使用される手法と対照をなす。本質的に、クローン閉塞手法を避けることによって、本回路は、クローン閉塞デバイスに加えられる厳しいサイズ制限なしに室温で動作することができる。さらに、本回路は、動作のためのデバイスのエネルギー・スケールを設定するために量子ウェルに依拠する、共振トンネリング・トランジスタ（ＲＴＴ）および同様のデバイスとは異なる。いくつかの例示する実施形態に関して本デバイスについて論じるが、本明細書を再検討すれば、本回路がいくつかのやり方で構成でき、また様々なシステムに応用できることを当業者なら理解するであろう。したがって、以下の説明では、例示する実施形態は、例示的なものにすぎないと考えるべきであり、範囲を限定するものと考えるべきではない。
【００２２】
より正確には、本トランジスタは、バンド・ギャップを有する材料で製作されたアイランドを含む。アイランドは、電子エネルギー状態が１００ｍｅＶ未満（すなわち、バンド・ギャップではなく、価電子帯または伝導帯におけるエネルギー状態）によって分離されるように十分に大きいことが好ましい。したがって、室温では、アイランドの価電子帯および伝導帯は連続的なエネルギー・バンドとして作用する。アイランドは、オーム性伝導経路によってトランジスタの他の領域に接続されていない領域と見ることができる。金属リード線をソースおよびドレイン電極用に使用することができ、またゲート電極をアイランドに容量結合することができる。トンネル接合は、アイランドとソースおよびドレイン電極との間に配設されるトンネル接合障壁の相互接続に形成することができ、またこれらのトンネル接合障壁は絶縁材料で形成することができる。上記のように、トンネル接合は量子抵抗よりも小さい、例えば２６Ｋオーム未満の抵抗を有する。これは、本トランジスタがスイッチング作用を達成するためにクーロン閉塞に依拠しないために可能となる。
【００２３】
図１に本トランジスタの一実施形態を示す。厚さ４０の絶縁層２２（例えばＳｉＯ₂）が基板２０上に配設される。基板は、適切な半導体材料、例えばシリコンで製作される。したがって、層２２は、半導体処理分野において通例行われるようにウェットまたはドライ酸化によって成長させることができる。ゲート電極２４が基板２０と層２２の間に配置される。
【００２４】
アイランド２６は、層２２の上に配置され、ゲート２４の反対側に整合され、それによりゲートとアイランドが容量結合される。アイランドは、ドーピングなしを含む広い範囲のドーピング・レベルを有する。ソース・コンタクト２８およびドレイン・コンタクト３０がアイランド２６の両側に設けられ、薄い絶縁膜３２がソース２８とアイランド２６の間に第１のトンネル接合３４を形成する。膜３２はまた、ドレイン３０とアイランド２６の間に第２のトンネル接合３６を形成する。第１のトンネル接合３４（すなわち、第１のトンネル接合の点における膜３２）は厚さ３５を有し、第２のトンネル接合３６（すなわち、第２のトンネル接合の点における膜３２）は厚さ３７を有する。厚さ３５、３７は膜３２の厚さによって決定される。膜３２は、アイランド２６を製作した材料（例えば、その酸化物）、ソースおよびドレイン・コンタクト２８および３０を製作した材料（例えば、その酸化物）、またはすべて異なる材料から形成することができることに留意されたい。
【００２５】
ソース・コンタクト２８およびドレイン・コンタクト３０は、アルミニウム、銅、金、チタンなどの金属で製作することが好ましい。金属で製作したソースおよびドレイン・コンタクトは、金属がより高いキャリア移動度を有するので好まれる。したがって、金属のソースおよびドレイン・コンタクトは、（例えば、半導体などの他の材料で形成したコンタクトよりも）優れた高周波性能およびスイッチングおよび低電力特性を与える。
【００２６】
図１の装置は対称形であることに留意されたい。すなわち、ソース２８とドレイン３０は交換可能であり、トンネル接合３４とトンネル接合３６も交換可能である。本トランジスタのほとんどの実施形態は対称形である。ただし、本トランジスタのいくつかの実施形態では第１のトンネル接合３４と第２のトンネル接合３６は等しくなく、したがって、これらの実施形態では装置は対称形ではない。
【００２７】
膜３２は、トンネル接合３４および３６が比較的低い抵抗を有するように非常に薄いことが好ましい。例えば、膜３２は厚さ１〜４０オングストロームにすることができる。膜３２は、例えば気相成長法（ＣＶＤ）プロセスによって、またはアイランド材料を酸化することによって形成することができる。もちろん、膜３２を製作する材料に応じて、他の製造プロセスを使用することができる。図において、膜３２はアイランド２６全体を覆うように示されているが、他の実施形態では、膜３２は、トンネル接合３４および３６に近い領域内でのみアイランドを覆うようにしてもよい。
【００２８】
アイランド２６は、シリコン、ゲルマニウムまたは他の半導体材料などの、バンド・ギャップを有する材料で製作される。アイランド２６はまた、臨界温度以下に冷却したときのバンド・ギャップを有する半導体材料で製作することができる。アイランド２６は金属では製作されない。アイランド２６は、ドープされた（またはドープされていない）半導体材料で製作されることが好ましい。したがって、本トランジスタの実施形態は、ｐおよびｎドープされた半導体アイランドを有するｐ型およびｎ型デバイスを含む。
【００２９】
トンネル接合３４および３６はそれぞれ、量子抵抗（例えば、約２６Ｋオーム）未満の抵抗を有する。第１のトンネル接合３４の抵抗は、厚さ３５、およびソース２８とアイランド２６の間の膜３２のコンタクト表面積（すなわち、接合面積）によって決定される。第２のトンネル接合３６の抵抗は、厚さ３７、およびドレイン３０とアイランド２６の間の膜３２のコンタクト表面積によって決定される。トンネル接合３４、３６の抵抗は、接合面積とともに直線的に変化し（接合面積が大きいほど抵抗は小さくなる）、厚さとともに指数関数的に変化する。（接合が薄いほど抵抗は小さくなる）。以下の表に、異なる抵抗を有するトンネル接合の例示的（および近似的）厚さおよび接合面積を示す。
【表１】

【００３０】
トンネル接合３４および３６はそれぞれ１０Ｋオーム未満の抵抗を有することがより好ましく、１０００Ｋオーム未満の抵抗を有することが最も好ましい。これらの抵抗値は、トンネル接合３４および３６の区域内の膜３２の厚さおよび接合面積を適切に選択することによって達成される。接合厚さと接合面積の多数の異なる組合せが量子抵抗よりも小さい接合抵抗を与えることは当業者には明らかであろう。
【００３１】
ゲート２４は層２２を介してアイランド２６に容量結合される。厚さ４０は、ゲート２４とアイランド２６の間の抵抗が、本質的が電流が流れないように非常に高くなるように十分に厚い。例えば、この抵抗は１０⁸ オーム程度またはそれ以上、より好ましくは、１０¹⁰〜１０¹²オーム程度またはそれ以上にすることができる。ゲート２４とアイランド２６は容量結合されているだけなので、本質的にトンネル電流またはオーム性電流がゲート２４とアイランド２６の間に流れることはできない。
【００３２】
図２に、ソース２８、ドレイン３０またはゲート２６に電圧が加えられていないｎ型デバイスの概略バンド図を示す。この実施形態では、アイランド２６はｎドープされた半導体材料で製作される。ソース２８とドレイン３０は金属で、したがってそれぞれ明確なフェルミ準位４２ｓおよび４２ｄを有する。アイランド２６はフェルミ準位４３を有する。アイランド２６は、例えば０．５〜３電子ボルト程度のバンド・ギャップ５２を有する。トンネル接合３４および３６（すなわち、ソース／ドレインとアイランドの間に配設されたトンネル接合障壁）は絶縁材料で製作され、したがってアイランド２６と比較して大きいバンド・ギャップ５０を有する。また、アイランド伝導帯５４およびアイランド価電子帯５６も示されている。アイランド２６はｎドープされた半導体材料で製作されているので、価電子帯５６は完全に充満しており、伝導帯５４は部分的に充満している。また、アイランドのフェルミ準位４３は伝導帯５４に比較的近く、ドナー準位４５は伝導帯縁部のすぐ下にある。
【００３３】
伝導帯５４および価電子帯５６は水平線で示される多数の電子エネルギー準位５８を有する。当技術分野において知られているように、エネルギー準位５８間の間隔はアイランド２６のサイズおよびアイランドをなしている材料に依存する。本トランジスタでは、アイランド２６は、エネルギー準位５８がエネルギーにおいて約１００ｍｅＶ未満、より好ましくは約５０ｍｅＶ未満、最も好ましくは約２５ｍｅＶ未満で分離されるように設計される。これは、本トランジスタでは、室温で、価電子帯および伝導帯がほぼ連続的なバンドとして作用することが保証されるので好ましい。これは、室温（すなわち、Ｔが約３００Ｋ）では、Ｋ_b をボルツマン定数とすると、Ｋ_bＴが２５ｍｅＶとなるからである。言い換えれば、エネルギー準位５８が２５〜１００ｍｅＶより狭く分離される場合、室温の電子はエネルギー準位５８間を進むのに十分な熱エネルギーを有する。
【００３４】
図３に、（一実施形態において）本トランジスタが電気回路においてどのように使用されるかを例示する電気概略図を示す。ソース２８、ドレイン３０、アイランド２６、およびトンネル接合３４、３６が示されている。コンデンサ６０はゲート２４とアイランド２６の間の容量を表す。バイアス電圧供給源Ｖ_b ６１はソース２８とドレイン３０の間に電圧を供給する。このバイアス供給源はソースおよびドレインに両方の極性の電圧を供給することができる。ゲート電圧供給源Ｖ_g ６２はゲート２４およびドレインの間に電圧を供給する。ゲート電圧供給源６２はドレイン３０に対してゲート２４に正ならびに負の電圧を供給することができる。
【００３５】
図４に、バイアス供給源６１がドレイン３０に対してソース２８に小さい負の電圧を印加している間のｎ型デバイスのバンド図を示す。ゲート電圧Ｖ_g はゼロである（すなわち、ゲート２４とドレイン３０は同じ電圧である）。第１のトンネル接合３４の両端間の電圧５５は、一部接合容量が異なるために第２のトンネル接合３６の両端間の電圧５７に等しくない。より一般的には、トンネル接合３４および３６の両端間の相対電圧はソース２８と、アイランド２６と、ドレイン３０と、ゲート２４との間の相対容量に依存する。また、トンネル接合３４および３６の両端間の電圧が異なるのはゲート２４がドレイン３０と同じ電圧であることによる。
【００３６】
伝導帯５４の底縁部がエネルギーにおいてソースのフェルミ準位よりも高いので、電流がソース２８とドレイン３０の間を突き抜けない。したがって、ソースのフェルミ準位４２ｓにある電子は伝導帯５４中のエネルギー準位５８まで突き抜けることができない。また、価電子帯５６中の電子はドレインのフェルミ準位４２ｄにあるエネルギー準位に突き抜けることができない。
【００３７】
図５に、バイアス供給源６１が伝導を引き起こすのにちょうど十分なバイアス電圧を加えている間のデバイスのバンド図を示す。この場合も、ゲート電圧Ｖ_g はゼロである。図５において印加されるバイアス電圧は図４において印加されるバイアス電圧よりも大きい。（ゲート電圧を印加しないで）伝導に必要なバイアス電圧は、ソースのフェルミ準位４２ｓを伝導帯５４またはドナー準位４５と整合させる電圧である。ソース２８中のフェルミ準位Ｅ_f にある電子は、６４で伝導帯５４まで突き抜け、次いで６６で伝導帯からドレインまで突き抜ける。これらの電子はドレインのフェルミ準位４２ｄより上の熱電子としてドレインに到達する。この場合も、トンネル接合３４および３６の両端間の電圧は、場合によっては相対容量が異なるため、ならびにゲート２４とドレイン３０が同じ電圧であることにより、等しくないものとして示されている。接合３４および３６の両端間の電圧は本トランジスタでは等しくすることも、等しくなくすることもできることに留意されたい。
【００３８】
図６に、ドレイン３０に対して正の電圧がゲート２４に印加されたｎ型デバイスのバンド・ギャップ図を示す。伝導帯５４は、エネルギーにおいてソースとドレインのフェルミ準位４２ｓ、４２ｄと整合するように引き下げられる。したがって、ドレイン３０に対して小さい負の電圧をソース２８に印加すると、電子がソース２８からアイランド２６へ、ドレイン３０へ突き抜けることができる。あるいは、ドレイン３０に負の電圧を印加すると、電子がドレイン３０から、アイランド２６へ、ソース２８へ突き抜けることになる。したがって、ドレイン３０に対して十分な正のバイアスをゲート２４に印加すると、デバイスは電流を両方向に伝導することとなる。
【００３９】
要約すると、アイランド２６がｎドープされた半導体材料で製作されている場合には、正のゲート電圧Ｖ_g を印加すると、伝導を可能にするのに必要なバイアス電圧Ｖ_b が減少する。反対に、ｎドープされたデバイスの場合には、負のゲート電圧Ｖ_gにより、伝導を引き起こすのに必要なバイアス電圧Ｖ_bが増大する。
【００４０】
図７に、ゲート電圧Ｖ_g の様々な値に対するバイアス電圧（すなわち、ソース２８とドレイン３０の間の電圧）対ドレイン電流のプロットを示す。図７のプロットはｎドープされた半導体アイランド２６をもつデバイスの場合である。Ｖ_d はドレイン電圧を表し、Ｖ_s はソース電圧を表す。しきい値バイアス電圧７０は、ソースのフェルミ準位４２ｓが伝導帯５４の底縁部と整合するバイアス電圧である。図５のエネルギー・バンド図はほぼしきい値７０に対応する。
【００４１】
相補形しきい値バイアス電圧７２は、ドレインに負の電圧を印加した場合のバイアス電圧を表す。しきい値バイアス７０と相補形しきい値バイアス電圧７２は必ずしも同じ電圧強度を有するとは限らない。しきい値７０および７２はゼロ・ゲート電圧に対して定義される。
【００４２】
しきい値バイアス電圧７０および７２は一部アイランド２６のバンド・ギャップ５２によって決まることに留意されたい。バンド・ギャップ・エネルギー５２が高い（例えば４〜５電子ボルトの）場合、しきい値バイアス電圧７０および７２は相対的に高くなる。バンド・ギャップ・エネルギーが低い（例えば０．２〜１．５電子ボルトの）場合、しきい値バイアス電圧７０および７２は相対的に低くなる。
【００４３】
また、しきい値バイアス電圧７０および７２はアイランド２６のドーピング・レベルに依存する。アイランドが高度にドープされている場合、しきい値バイアス電圧は相対的に低くなり、アイランドが軽度にドープされている場合、しきい値バイアス電圧は相対的に高くなる。
【００４４】
しきい値バイアス電圧７０および７２はまたトンネル接合３４および３６の相対容量に依存する。例えば、ソース２８がドレイン３０に対して負であり、かつ第１のトンネル接合３４が相対的に低い容量を有する場合について考えてみる。ソース２８とドレイン３０の間に印加される電圧は、たいてい第１のトンネル接合３４の両端間となる。したがって、ソースのフェルミ準位４２ｓと伝導帯５４を整合させるために相対的に低い電圧だけが必要である。すなわち、しきい値電圧７０は相対的に低くなる。相補形しきい値バイアス電圧７２は相対的に高くなる。最も一般的には、第１および第２のトンネル接合特性の間の差はしきい値バイアス電圧７０および相補形しきい値バイアス電圧７２の差を生じる。
【００４５】
図８に、アイランドがｐドープされている、すなわち「ｐ型」デバイスである本トランジスタの一実施形態を示す。伝導帯５４および価電子帯５６は、ｎドープされたアイランド２６を有する図２のデバイスと比較してエネルギーにおいて上にシフトされる。図８のｐドープされたアイランド２６は、価電子帯縁部よりわずかに上にあるアクセプタ状態７８を有する。ｐ型デバイスは、価電子帯５６がソースのフェルミ準位４２ｓまたはドレインのフェルミ準位４２ｄと整合しているときにソース２８とドレイン３０の間で伝導する。
【００４６】
図９に、負のゲート電圧が印加されたｐ型デバイスを示す。価電子帯５６およびアクセプタ状態７８はエネルギーにおいて高められており、かつソースのフェルミ準位４２ｓまたはドレインのフェルミ準位４２ｄと整合している。ドレイン３０に対して負の電圧がソース２８に印加されたとき、電子が８０でソース２８、ゲート２６およびドレイン３０の間を突き抜ける。あるいは、ソース２８に対して負の電圧がドレイン３０に印加される。もちろん、アイランド２６はドープされていないこともあることを想起されたい。
【００４７】
上記の実施形態は本発明のより広い範囲から逸脱することなく多くのやり方で変更できることが当業者には明らかであろう。したがって、本発明の範囲は首記の請求の範囲およびその法的等価物によって決定されるべきである。
【図面の簡単な説明】
【図１】本発明の一実施形態によるトランジスタ構造を示す図である。
【図２】アイランドがｎドープされている特定の実施形態における、図１に例示されたデバイスのエネルギー・バンド図である。
【図３】図１に示されたデバイスを使用するための回路を例示する図である。
【図４】ソースとドレインの間に電位が印加され、ゲートとドレインの間にゼロ電位が印加された、図２に例示されたデバイスのエネルギー・バンド図である。
【図５】伝導のために十分な電位がソースとドレインの間に印加された、図２のデバイスのエネルギー・バンド図である。
【図６】ドレインに対して正の電位がゲートに印加された、図２のデバイスのエネルギー・バンド図である。
【図７】本発明によって構成したｎ型デバイスの１組のＩ−Ｖ（電流−電圧）曲線を示す図である。
【図８】アイランドがｐドープされている本トランジスタ、すなわちｐ型デバイスの一実施形態を示す図である。
【図９】負のゲート電圧が印加された、本発明によって構成したｐ型デバイスのエネルギー・バンド図である。

Claims

ａ）バンド・ギャップを有する材料で構成されたオームミックに絶縁されたアイランドであって、アイランド内の電子エネルギー準位が１００ｍｅＶ未満で分離されるように十分に大きいアイランドと、
ｂ）ソース・コンタクトと、
ｃ）アイランドと金属のソース・コンタクトの間に配設された第１のトンネル接合障壁であって、ソース・コンタクトと第１のトンネル接合障壁とアイランドとによって形成された第１のトンネル接合が量子抵抗よりも小さい抵抗を有するように選択された厚さと面積を有する第１のトンネル接合障壁と、
ｄ）ドレイン・コンタクトと、
ｅ）アイランドと金属のドレイン・コンタクトの間に配設された第２のトンネル接合障壁であって、ドレイン・コンタクトと第２のトンネル接合障壁とアイランドとによって形成された第２のトンネル接合が量子抵抗よりも小さい抵抗を有するように選択された厚さと面積を有する第２のトンネル接合障壁と、
ｆ）アイランドに容量結合されたゲート電極と
を備えている電流切り換え用装置。
アイランドが、シリコンまたはゲルマニウムから選択された半導体材料を含んでいる請求項１に記載の装置。
第１のトンネル接合および第２のトンネル接合がそれぞれ、１０Ｋオーム未満の抵抗を有する請求項１に記載の装置。
第１のトンネル接合および第２のトンネル接合がそれぞれ、１Ｋオーム未満の抵抗を有する請求項１に記載の装置。
第１のトンネル接合および第２のトンネル接合がそれぞれ、１００オーム未満の抵抗を有する請求項１に記載の装置。
第１のトンネル接合障壁および第２のトンネル接合障壁がそれぞれ、２４オングストロームより小さい厚さおよび０．０４ミクロン²より大きい面積を有する請求項１に記載の装置。
第１のトンネル接合障壁および第２のトンネル接合障壁がそれぞれ、１８オングストロームより小さい厚さおよび０．０１ミクロン²より大きい面積を有する請求項１に記載の装置。
第１のトンネル接合障壁および第２のトンネル接合障壁がそれぞれ、１２オングストロームより小さい厚さおよび０．００２５ミクロン²より大きい面積を有する請求項１に記載の装置。
第１および第２のトンネル接合障壁が、酸化ケイ素または酸化アルミニウムから選択された絶縁材料を含んでいる請求項１に記載の装置。
さらに、ゲート電極とアイランドの間に配設されたゲート絶縁層を含んでいる請求項１に記載の装置。
第１のトンネル接合と第２のトンネル接合の間のチャネル長さが、０．０２〜０．２ミクロンの範囲内である請求項１０に記載の装置。