JP4099462B2 - 半導体装置の成膜方法 - Google Patents
半導体装置の成膜方法 Download PDFInfo
- Publication number
- JP4099462B2 JP4099462B2 JP2004156736A JP2004156736A JP4099462B2 JP 4099462 B2 JP4099462 B2 JP 4099462B2 JP 2004156736 A JP2004156736 A JP 2004156736A JP 2004156736 A JP2004156736 A JP 2004156736A JP 4099462 B2 JP4099462 B2 JP 4099462B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- silicon oxide
- semiconductor device
- ozone
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Chemical Vapour Deposition (AREA)
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Description
基板601上に段差部605等の表面段差がある状態で絶縁膜603上に金属薄膜を堆積し、ドライエッチングで薄膜抵抗602を形成すると、基板601の段差部605にドライエッチングで除去できない金属残り604が発生する。
この構成により、高濃度のオゾンを用いて第1のシリコン酸化膜を形成した後に連続して低濃度のオゾンを用いて第2 のシリコン酸化膜を形成することにより、シリコン酸化膜の段差被覆性を損なわずに表面荒れを防止することができる。
このように、低濃度オゾンを用いる第2 のシリコン酸化膜の膜厚を50nm以上とすることにより、シリコン酸化膜の表面荒れを適度に防止して、薄膜抵抗の抵抗値を設定値通りの値に制御することができる。
さらに、第1と第2のオゾンテオス膜は連続して堆積するため半導体装置の生産性が高くなる。
図1は、本発明の実施の形態における半導体装置の工程断面図である。まず、図1(a)に示すように、半絶縁性GaAsで構成された半導体基板101上にHBTなどの素子を作りこむことによって高低差約1μmの段差部102が形成される。尚、この段差部102は電極等である。
図4(a)は、オゾンテオス膜を形成する際に、第1のオゾン濃度及び第2のオゾン濃度を用いる場合、図4(b)は、オゾンテオス膜の成長に応じてオゾン濃度を変更するために、オゾン濃度を時間と共に連続的に変化させてオゾンテオス膜の形成を行い場合、図4(c)は、オゾン濃度を時間に対して数段に渡るステップ状に変化させてオゾンテオス膜の形成を行う場合のグラフとなる。
図5(a)は、基板501上に設けられる電極等の段差部503をプラズマCVD法によりSiO2膜502を形成するか、あるいは常圧CVD法により低濃度オゾンを用いてオゾンテオス膜502を形成する場合を示し、段差部503にくぼみ502aが発生する。図5(b)は、基板501上に設けられる電極等の段差部503を常圧CVD法により高濃度オゾンを用いてオゾンテオス膜504を形成する図を示し、高濃度オゾンを用いることにより段差被膜性を向上させ、図5(a)に示すくぼみ502aの発生を防止する。
102 段差部
103 第1のオゾンテオス膜
104 第2のオゾンテオス膜
105 金属膜
106 薄膜抵抗
501 半導体基板
502,504,506 オゾンテオス膜
502a くぼみ
503 段差部
505 SiO2膜
507 ボイド
Claims (14)
- 半導体基板上に、オゾンを含む反応ガスを用いた化学的気相成長法により第1のシリコン酸化膜を形成する第1の成膜工程と、
前記第1のシリコン酸化膜上に、前記第1の成膜工程の場合よりもオゾン濃度を減少させた前記化学的気相成長法によって第2のシリコン酸化膜を、第1のシリコン酸化膜よりも薄い膜厚にて形成する第2の成膜工程とを含む
ことを特徴とする半導体装置の成膜方法。 - 前記第1の成膜工程におけるオゾン濃度が100g/m3以上であり、かつ前記第2の
成膜工程におけるオゾン濃度が50g/m3以下である
ことを特徴とする請求項1記載の半導体装置の成膜方法。 - 前記第2のシリコン酸化膜の膜厚が50nm以上である
ことを特徴とする請求項1記載の半導体装置の成膜方法。 - 前記第1の成膜工程におけるオゾン濃度が約140g/m3であり、かつ前記第2の成
膜工程におけるオゾン濃度が約10g/m3である
ことを特徴とする請求項2記載の半導体装置の成膜方法。 - 前記第1のシリコン酸化膜の膜厚が700〜900nmであり、前記第2のシリコン酸化膜の膜厚が50〜100nmである
ことを特徴とする請求項3記載の半導体装置の成膜方法。 - 前記半導体基板は、段差部を有し、前記第1のシリコン酸化膜の膜厚が前記段差部の高低差の50%以上となる
ことを特徴とする請求項1記載の半導体装置の成膜方法。 - 前記段差部の高低差が500nm以上である
ことを特徴とする請求項6記載の半導体装置の成膜方法。 - 前記反応ガスは有機シラン系原料を含む
ことを特徴とする請求項1記載の半導体装置の成膜方法。 - 前記有機シラン系原料としてテトラエトキシシランを用いる
ことを特徴とする請求項8記載の半導体装置の成膜方法。 - 前記半導体装置の成膜方法は、さらに、
前記第2の成膜工程の後に、前記第2のシリコン酸化膜上に金属膜を形成する工程と、
前記金属膜の一部を、ドライエッチングを用いて除去する工程とを含む
ことを特徴とする請求項1記載の半導体装置の成膜方法。 - 前記化学的気相成長法は、大気圧の圧力下で行われる
ことを特徴とする請求項1記載の半導体装置の成膜方法。 - 半導体基板上に、オゾンを含む反応ガスを用いた化学的気相成長法により第1のシリコン酸化膜および第2のシリコン酸化膜を形成する成膜方法であって、
前記第1のシリコン酸化膜上に前記第2のシリコン酸化膜を形成する際に、前記第1のシリコン酸化膜を形成するオゾン濃度より小さくし、かつ前記第2のシリコン酸化膜の成長に応じて前記オゾン濃度を減少させるとともに、前記第2のシリコン酸化膜の膜厚を前記第1のシリコン酸化膜の膜厚よりも薄くする
ことを特徴とする半導体装置の成膜方法。 - 前記オゾン濃度は、時間と共に連続的に変化させる
ことを特徴とする請求項12記載の半導体装置の成膜方法。 - 前記オゾン濃度は、時間に対しステップ状に変化させる
ことを特徴とする請求項12記載の半導体装置の成膜方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004156736A JP4099462B2 (ja) | 2003-05-30 | 2004-05-26 | 半導体装置の成膜方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003155065 | 2003-05-30 | ||
JP2004156736A JP4099462B2 (ja) | 2003-05-30 | 2004-05-26 | 半導体装置の成膜方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005019974A JP2005019974A (ja) | 2005-01-20 |
JP4099462B2 true JP4099462B2 (ja) | 2008-06-11 |
Family
ID=34196609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004156736A Expired - Fee Related JP4099462B2 (ja) | 2003-05-30 | 2004-05-26 | 半導体装置の成膜方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4099462B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH065077U (ja) * | 1991-11-14 | 1994-01-21 | 株式会社安川電機 | 開閉操作の鎖錠装置 |
-
2004
- 2004-05-26 JP JP2004156736A patent/JP4099462B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH065077U (ja) * | 1991-11-14 | 1994-01-21 | 株式会社安川電機 | 開閉操作の鎖錠装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2005019974A (ja) | 2005-01-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH06140372A (ja) | 半導体装置の製造方法 | |
JP2000208744A (ja) | 五酸化タンタル層を用いた集積回路用コンデンサを製造するための方法 | |
US20020179952A1 (en) | MIM capacitor and manufacturing method therefor | |
US20220020642A1 (en) | Ald (atomic layer deposition) liner for via profile control and related applications | |
JP4099462B2 (ja) | 半導体装置の成膜方法 | |
JP2001060592A (ja) | 半導体装置の製造方法 | |
EP1098358A2 (en) | Method for making field effect devices and capacitors with thin film dielectrics and resulting devices | |
WO1996041374A1 (en) | Double half via antifuse | |
EP3142145B1 (en) | Method of forming integrated circuit contacts | |
US6767768B2 (en) | Method for forming antifuse via structure | |
JP2000022096A (ja) | 半導体素子の製造方法 | |
US7241703B2 (en) | Film forming method for semiconductor device | |
KR100505407B1 (ko) | 반도체 소자의 하드 마스크막 식각방법 | |
JPH0817845A (ja) | 半導体装置及びその製造方法 | |
KR20030086932A (ko) | 트랜지스터용 게이트 구조체 및 그 제조 방법 | |
JPH05121564A (ja) | 半導体装置及びその製造方法 | |
JP3332326B2 (ja) | 半導体ウエハ上への電極形成方法 | |
JP2658884B2 (ja) | 半導体装置の製造方法 | |
JP3142700B2 (ja) | 半導体装置及びその製造方法 | |
JP2002075991A (ja) | 薄膜の形成方法及び半導体装置の製造方法 | |
JPH04359423A (ja) | 半導体装置の製造方法 | |
JPH0794448A (ja) | 半導体装置の製造方法 | |
KR100315038B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
JP3157194B2 (ja) | 半導体装置の製造方法 | |
JPH0669447A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050328 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070301 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070308 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070426 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070828 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071026 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080219 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080317 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110321 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110321 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120321 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130321 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130321 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140321 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |