JPH0669447A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0669447A JPH0669447A JP4221122A JP22112292A JPH0669447A JP H0669447 A JPH0669447 A JP H0669447A JP 4221122 A JP4221122 A JP 4221122A JP 22112292 A JP22112292 A JP 22112292A JP H0669447 A JPH0669447 A JP H0669447A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 44
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 44
- 239000003990 capacitor Substances 0.000 claims abstract description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 238000005530 etching Methods 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- 238000009826 distribution Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000005121 nitriding Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】容量素子を有する半導体装置において、容量素
子の下部電極と容量誘電体膜と下地絶縁層との境界付近
の容量誘電体膜に欠陥が発生しやすいという問題を回避
し、半導体装置の歩留りと信頼性を向上させる。 【構成】容量素子の下部電極３下の絶縁層１０の表面膜
として窒化シリコン膜７を用いる。 【効果】下部電極３上と絶縁層１０上に成長する容量誘
電体膜の窒化シリコン膜４の膜厚差を減らし、下部電極
と容量誘電体膜と下地絶縁層との境界付近の容量誘電体
膜に欠陥が発生することを防止することができる。
子の下部電極と容量誘電体膜と下地絶縁層との境界付近
の容量誘電体膜に欠陥が発生しやすいという問題を回避
し、半導体装置の歩留りと信頼性を向上させる。 【構成】容量素子の下部電極３下の絶縁層１０の表面膜
として窒化シリコン膜７を用いる。 【効果】下部電極３上と絶縁層１０上に成長する容量誘
電体膜の窒化シリコン膜４の膜厚差を減らし、下部電極
と容量誘電体膜と下地絶縁層との境界付近の容量誘電体
膜に欠陥が発生することを防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係わり、特に半導体装置における容量素子及びそ
の製造方法に関する。
方法に係わり、特に半導体装置における容量素子及びそ
の製造方法に関する。
【０００２】
【従来の技術】図４（ａ）〜（ｃ）を参照して従来技術
の容量素子を説明する。従来は下部電極３，容量誘電体
膜９および上部電極６から構成される容量素子を形成す
る場合、下部電極３の下面を絶縁層１０としての酸化シ
リコン膜２上に直接被着して形成していた。
の容量素子を説明する。従来は下部電極３，容量誘電体
膜９および上部電極６から構成される容量素子を形成す
る場合、下部電極３の下面を絶縁層１０としての酸化シ
リコン膜２上に直接被着して形成していた。
【０００３】すなわち、先ず、酸化シリコン膜２をシリ
コン基板１上に形成する（図４（ａ））。次に、シリコ
ン基板１に達するコンタクトホール１１をリソグラフィ
−技術およびエッチング技術を用いて酸化シリコン膜２
に開孔した後、下部電極３を形成する不純物をドープし
た多結晶シリコン膜を堆積する（図４（ｂ））。そし
て、リソグラフィ−技術およびエッチング技術を用いて
この多結晶シリコン膜を所望の形状に加工して下部電極
３を形成し、下部電極３の表面の自然酸化膜を弗酸等に
より除去する。そして、その後の自然酸化膜の再成長を
抑制するためにＮＨ3 雰囲気中において８００〜９００
℃の温度で急速熱窒化を行なう。その後、ＳｉＨ2 Ｃｌ
2 とＮＨ3 から成るガス系の減圧化学気相成長法によっ
て窒化シリコン膜４を形成する。窒化シリコン膜４単層
では、電気的絶縁性が不十分であるため、この窒化シリ
コン膜４の表面に熱酸化により１〜２ｎｍの膜厚の酸化
シリコン膜５を形成して残余せる窒化シリコン膜４と共
に容量誘電体膜９とする。次に、上部電極６を形成する
不純物をドープした多結晶シリコン膜を堆積し、この多
結晶シリコン膜をリソグラフィ−技術及びエッチング技
術を用いて所望の形状に加工して上部電極６を形成して
容量素子を得ていた（図４（ｃ））。
コン基板１上に形成する（図４（ａ））。次に、シリコ
ン基板１に達するコンタクトホール１１をリソグラフィ
−技術およびエッチング技術を用いて酸化シリコン膜２
に開孔した後、下部電極３を形成する不純物をドープし
た多結晶シリコン膜を堆積する（図４（ｂ））。そし
て、リソグラフィ−技術およびエッチング技術を用いて
この多結晶シリコン膜を所望の形状に加工して下部電極
３を形成し、下部電極３の表面の自然酸化膜を弗酸等に
より除去する。そして、その後の自然酸化膜の再成長を
抑制するためにＮＨ3 雰囲気中において８００〜９００
℃の温度で急速熱窒化を行なう。その後、ＳｉＨ2 Ｃｌ
2 とＮＨ3 から成るガス系の減圧化学気相成長法によっ
て窒化シリコン膜４を形成する。窒化シリコン膜４単層
では、電気的絶縁性が不十分であるため、この窒化シリ
コン膜４の表面に熱酸化により１〜２ｎｍの膜厚の酸化
シリコン膜５を形成して残余せる窒化シリコン膜４と共
に容量誘電体膜９とする。次に、上部電極６を形成する
不純物をドープした多結晶シリコン膜を堆積し、この多
結晶シリコン膜をリソグラフィ−技術及びエッチング技
術を用いて所望の形状に加工して上部電極６を形成して
容量素子を得ていた（図４（ｃ））。
【０００４】
【発明が解決しようとする課題】容量誘電体膜に用いら
れているシリコン窒化膜はＳｉＨ2 Ｃｌ2 とＮＨ3 から
成るガス系より減圧気相成長法により成長されるが、こ
の成長の初期過程は下地の表面状態に依存する。酸化シ
リコン膜上への窒化シリコン膜の成長は、窒化シリコン
膜上やシリコン膜上への窒化シリコン膜の成長に比べ成
長の開始が遅れる（例えば、第５２回応用物理学会学術
講演会講演予稿集ＮＯ２，Ｐ６５７，１０Ｐ−Ｂ−
３）。
れているシリコン窒化膜はＳｉＨ2 Ｃｌ2 とＮＨ3 から
成るガス系より減圧気相成長法により成長されるが、こ
の成長の初期過程は下地の表面状態に依存する。酸化シ
リコン膜上への窒化シリコン膜の成長は、窒化シリコン
膜上やシリコン膜上への窒化シリコン膜の成長に比べ成
長の開始が遅れる（例えば、第５２回応用物理学会学術
講演会講演予稿集ＮＯ２，Ｐ６５７，１０Ｐ−Ｂ−
３）。
【０００５】図４の容量素子において、酸化シリコン膜
２上の窒化シリコン膜４の部分の膜厚は、シリコン膜か
ら成る下部電極３上の窒化シリコン膜４の部分の膜厚よ
りも２〜４ｎｍ薄くなってしまう。
２上の窒化シリコン膜４の部分の膜厚は、シリコン膜か
ら成る下部電極３上の窒化シリコン膜４の部分の膜厚よ
りも２〜４ｎｍ薄くなってしまう。
【０００６】このような窒化シリコン膜４の膜厚の差
が、下部電極３，容量誘電体膜９および絶縁層１０とし
ての酸化シリコン膜２の三者の境界１２付近において、
容量誘電体膜９としての窒化シリコン膜４にしばしば欠
陥を引き起こす原因となっていた。この傾向は容量値増
加のために窒化シリコン膜４を薄膜化した場合に特に顕
著となる。
が、下部電極３，容量誘電体膜９および絶縁層１０とし
ての酸化シリコン膜２の三者の境界１２付近において、
容量誘電体膜９としての窒化シリコン膜４にしばしば欠
陥を引き起こす原因となっていた。この傾向は容量値増
加のために窒化シリコン膜４を薄膜化した場合に特に顕
著となる。
【０００７】したがって従来技術ではこの欠陥により、
半導体装置の歩留や信頼性が低下するという問題点があ
った。
半導体装置の歩留や信頼性が低下するという問題点があ
った。
【０００８】
【課題を解決するための手段】本発明の特徴は、半導体
基板と、前記半導体基板上に形成された絶縁層と、前記
絶縁層にその一部が接して前記半導体基板上に形成され
た容量下部電極と、前記容量下部電極の露出全面上から
前記絶縁層の上面にかけて連続的に被着形成された容量
誘電体膜と、前記容量誘電体膜上に被着形成された容量
上部電極とを有する半導体装置において、前記容量下部
電極と前記絶縁層と前記容量誘電体膜の三者がなす境界
の前記絶縁層の表面部分は窒化シリコンを成分とする表
面膜である半導体装置にある。
基板と、前記半導体基板上に形成された絶縁層と、前記
絶縁層にその一部が接して前記半導体基板上に形成され
た容量下部電極と、前記容量下部電極の露出全面上から
前記絶縁層の上面にかけて連続的に被着形成された容量
誘電体膜と、前記容量誘電体膜上に被着形成された容量
上部電極とを有する半導体装置において、前記容量下部
電極と前記絶縁層と前記容量誘電体膜の三者がなす境界
の前記絶縁層の表面部分は窒化シリコンを成分とする表
面膜である半導体装置にある。
【０００９】本発明の他の特徴は、半導体基板上に第１
の窒化シリコン膜を有する絶縁層を形成する工程と、前
記絶縁層に前記半導体基板に達するコンタクトホールを
形成する工程と、前記コンタクトホールを通して前記半
導体基板に接続し、不純物をドープしたシリコン膜から
成る容量素子の下部電極を形状形成する工程と、前記下
部電極の露出全面上から前記絶縁層の前記第１の窒化シ
リコン膜上にかけて第２の窒化シリコン膜を、前記容量
素子の容量誘電体膜の一部として、連続的に被着形成す
る工程と、熱酸化により前記第２の窒化シリコン膜の表
面を酸化して酸化シリコン膜を、前記容量誘電体膜の他
部として、形成する工程と、前記下部電極に対向して前
記酸化シリコン膜の表面に被着し、不純物をドープした
シリコン膜から成る容量素子の上部電極を形状形成する
工程とを有する半導体装置の製造方法にある。
の窒化シリコン膜を有する絶縁層を形成する工程と、前
記絶縁層に前記半導体基板に達するコンタクトホールを
形成する工程と、前記コンタクトホールを通して前記半
導体基板に接続し、不純物をドープしたシリコン膜から
成る容量素子の下部電極を形状形成する工程と、前記下
部電極の露出全面上から前記絶縁層の前記第１の窒化シ
リコン膜上にかけて第２の窒化シリコン膜を、前記容量
素子の容量誘電体膜の一部として、連続的に被着形成す
る工程と、熱酸化により前記第２の窒化シリコン膜の表
面を酸化して酸化シリコン膜を、前記容量誘電体膜の他
部として、形成する工程と、前記下部電極に対向して前
記酸化シリコン膜の表面に被着し、不純物をドープした
シリコン膜から成る容量素子の上部電極を形状形成する
工程とを有する半導体装置の製造方法にある。
【００１０】
【実施例】次に本発明の第１の実施例としてのスタック
キャパシタ（積上げ型容量素子）について図１を参照し
て説明する。
キャパシタ（積上げ型容量素子）について図１を参照し
て説明する。
【００１１】先ず、図１（ａ）に示すように、シリコン
基板１の上に酸化シリコン膜２を形成し、その上に膜厚
５０〜１００ｎｍの窒化シリコン膜７をＳｉＨ2 Ｃｌ2
とＮＨ3 から成るガス系の減圧化学気相成長法によって
成長温度６５０℃〜７５０℃、圧力２０Ｐａ〜１００Ｐ
ａで形成する。この窒化シリコン膜７は容量素子の下部
電極の下地となる膜である。
基板１の上に酸化シリコン膜２を形成し、その上に膜厚
５０〜１００ｎｍの窒化シリコン膜７をＳｉＨ2 Ｃｌ2
とＮＨ3 から成るガス系の減圧化学気相成長法によって
成長温度６５０℃〜７５０℃、圧力２０Ｐａ〜１００Ｐ
ａで形成する。この窒化シリコン膜７は容量素子の下部
電極の下地となる膜である。
【００１２】次に、図１（ｂ）に示すように、シリコン
基板１に達するコンタクトホール１１をリソグラフィ−
技術およびエッチング技術を用いて窒化シリコン膜７お
よび酸化シリコン膜２を貫通して開孔した後、下部電極
３を形成する不純物をドープした多結晶シリコン膜を気
相成長法により３００〜５００ｎｍ程度の膜厚に堆積す
る。
基板１に達するコンタクトホール１１をリソグラフィ−
技術およびエッチング技術を用いて窒化シリコン膜７お
よび酸化シリコン膜２を貫通して開孔した後、下部電極
３を形成する不純物をドープした多結晶シリコン膜を気
相成長法により３００〜５００ｎｍ程度の膜厚に堆積す
る。
【００１３】その後、リソグラフィ−技術およびエッチ
ング技術を用いて多結晶シリコン膜を所望形状に加工し
て下部電極３を形成する。下部電極３をパターニングし
た後、ストレスを緩和するためにアニールを行っても良
い。次に、下部電極３の表面の自然酸化膜を弗酸により
除去した後、その後の自然酸化膜の再成長を抑制するた
めにＮＨ3 雰囲気中において８００〜９００℃の温度で
急速熱窒化を行い厚さ１〜２ｎｍの極薄の窒化シリコン
膜を下部電極表面に形成する。
ング技術を用いて多結晶シリコン膜を所望形状に加工し
て下部電極３を形成する。下部電極３をパターニングし
た後、ストレスを緩和するためにアニールを行っても良
い。次に、下部電極３の表面の自然酸化膜を弗酸により
除去した後、その後の自然酸化膜の再成長を抑制するた
めにＮＨ3 雰囲気中において８００〜９００℃の温度で
急速熱窒化を行い厚さ１〜２ｎｍの極薄の窒化シリコン
膜を下部電極表面に形成する。
【００１４】その後、ＳｉＨ2 Ｃｌ2 とＮＨ3 から成る
ガス系の減圧化学気相成長法により、成長温度６５０℃
〜７５０℃、圧力２０Ｐａ〜１００Ｐａで、膜厚４〜７
ｎｍの窒化シリコン膜４を堆積する。このとき、下部電
極３下の絶縁層１０の表面膜として窒化シリコン膜７を
用いているため、下部電極３上と絶縁層１０上とで容量
誘電体膜としての窒化シリコン膜４の膜厚の差は小さく
なり、従来技術において起こりがちであった下部電極３
の側面下端の境界１２付近で発生する容量絶縁膜（窒化
シリコン膜４を含む容量絶縁膜）９の欠陥を抑えること
が出来る。次に、窒化シリコン膜４単層では、電気的絶
縁性が不十分であるため、この窒化シリコン膜４の表面
に、８００〜９００℃の酸化性雰囲気の熱酸化により、
１〜２ｎｍの膜厚の酸化シリコン膜５を形成して残余せ
る窒化シリコン膜４と共に容量誘電体膜９とする。次
に、上部電極６を形成する不純物をドープした膜厚１５
０〜２５０ｎｍの多結晶シリコン膜を堆積し、この多結
晶シリコン膜をリソグラフィ−技術及びエッチング技術
を用いて所望の形状に加工して上部電極６を形成して、
図１（ｃ）の容量素子を得る。上記したように図１
（ｃ）の容量素子では、容量下部電極３と絶縁層１０と
容量誘電体膜９の三者がなす境界１２の絶縁層１０の表
面部分は窒化シリコンを成分とする表面膜７であるか
ら、容量誘電体膜９としての窒化シリコン膜４に欠陥が
発生することを防止でき、半導体装置の歩留、信頼性が
向上する。
ガス系の減圧化学気相成長法により、成長温度６５０℃
〜７５０℃、圧力２０Ｐａ〜１００Ｐａで、膜厚４〜７
ｎｍの窒化シリコン膜４を堆積する。このとき、下部電
極３下の絶縁層１０の表面膜として窒化シリコン膜７を
用いているため、下部電極３上と絶縁層１０上とで容量
誘電体膜としての窒化シリコン膜４の膜厚の差は小さく
なり、従来技術において起こりがちであった下部電極３
の側面下端の境界１２付近で発生する容量絶縁膜（窒化
シリコン膜４を含む容量絶縁膜）９の欠陥を抑えること
が出来る。次に、窒化シリコン膜４単層では、電気的絶
縁性が不十分であるため、この窒化シリコン膜４の表面
に、８００〜９００℃の酸化性雰囲気の熱酸化により、
１〜２ｎｍの膜厚の酸化シリコン膜５を形成して残余せ
る窒化シリコン膜４と共に容量誘電体膜９とする。次
に、上部電極６を形成する不純物をドープした膜厚１５
０〜２５０ｎｍの多結晶シリコン膜を堆積し、この多結
晶シリコン膜をリソグラフィ−技術及びエッチング技術
を用いて所望の形状に加工して上部電極６を形成して、
図１（ｃ）の容量素子を得る。上記したように図１
（ｃ）の容量素子では、容量下部電極３と絶縁層１０と
容量誘電体膜９の三者がなす境界１２の絶縁層１０の表
面部分は窒化シリコンを成分とする表面膜７であるか
ら、容量誘電体膜９としての窒化シリコン膜４に欠陥が
発生することを防止でき、半導体装置の歩留、信頼性が
向上する。
【００１５】次に本発明の第２の実施例について図２を
参照して説明する。
参照して説明する。
【００１６】まず、図２（ａ）に示すように、第１の実
施例の図１（ａ）と同様に窒化シリコン膜７を形成した
後、さらに膜厚５０〜１００ｎｍの酸化シリコン膜８を
気相成長法により成長する。
施例の図１（ａ）と同様に窒化シリコン膜７を形成した
後、さらに膜厚５０〜１００ｎｍの酸化シリコン膜８を
気相成長法により成長する。
【００１７】次に図２（ｂ）に示すように、シリコン基
板１に達するコンタクトホール１１を酸化シリコン膜
８、窒化シリコン膜７および酸化シリコン膜２を貫通し
て開孔した後、第１の実施例の図１（ｂ）と同様に下部
電極を形成する不純物をドープした多結晶シリコン膜３
を気相成長法により堆積する。
板１に達するコンタクトホール１１を酸化シリコン膜
８、窒化シリコン膜７および酸化シリコン膜２を貫通し
て開孔した後、第１の実施例の図１（ｂ）と同様に下部
電極を形成する不純物をドープした多結晶シリコン膜３
を気相成長法により堆積する。
【００１８】その後、多結晶シリコン膜を所望形状に加
工して下部電極３を形状形成する。この後、ストレスを
緩和するためにアニールを行っても良い。次に、弗酸に
より酸化シリコン膜８の全てをエッチングして除去す
る。この際に、下部電極３の自然酸化膜も除去される
が、再び自然酸化膜が成長するのを抑制するためにＮＨ
3雰囲気中において８００〜９００℃の温度で急速熱窒
化を行う。以下、第１の実施例と同様に容量誘電体膜９
を形成し、上部電極６を形成して図２（ｃ）の容量素子
を得る。この第２の実施例でも図２（ｃ）に示すよう
に、容量下部電極３と絶縁層１０と容量誘電体膜９の三
者がなす境界２２の絶縁層１０の表面部分は窒化シリコ
ンを成分とする表面膜７であるから容量誘電体膜９とし
ての窒化シリコン膜４に欠陥を引き起こすことは無くな
る。また、第２の実施例では下部電極３の下面も容量電
極表面として使用されるから、第１の実施例よりもより
大きな容量値が得られるという利点をも有する。
工して下部電極３を形状形成する。この後、ストレスを
緩和するためにアニールを行っても良い。次に、弗酸に
より酸化シリコン膜８の全てをエッチングして除去す
る。この際に、下部電極３の自然酸化膜も除去される
が、再び自然酸化膜が成長するのを抑制するためにＮＨ
3雰囲気中において８００〜９００℃の温度で急速熱窒
化を行う。以下、第１の実施例と同様に容量誘電体膜９
を形成し、上部電極６を形成して図２（ｃ）の容量素子
を得る。この第２の実施例でも図２（ｃ）に示すよう
に、容量下部電極３と絶縁層１０と容量誘電体膜９の三
者がなす境界２２の絶縁層１０の表面部分は窒化シリコ
ンを成分とする表面膜７であるから容量誘電体膜９とし
ての窒化シリコン膜４に欠陥を引き起こすことは無くな
る。また、第２の実施例では下部電極３の下面も容量電
極表面として使用されるから、第１の実施例よりもより
大きな容量値が得られるという利点をも有する。
【００１９】図３は、従来技術による容量素子の耐圧分
布と本発明の第１の実施例による容量素子の耐圧分布を
比較したグラフである。従来技術の結果を示す図３
（ａ）では０ＭＶ／ｃｍ付近にＡモードと呼ばれるピー
クと２〜４ＭＶ／ｃｍ付近にＢモードと呼ばれる分布の
それぞれの不良が発生するが、本発明の第１の実施例の
結果を示す図３（ｂ）ではこれらの不良は発生していな
いことが判る。
布と本発明の第１の実施例による容量素子の耐圧分布を
比較したグラフである。従来技術の結果を示す図３
（ａ）では０ＭＶ／ｃｍ付近にＡモードと呼ばれるピー
クと２〜４ＭＶ／ｃｍ付近にＢモードと呼ばれる分布の
それぞれの不良が発生するが、本発明の第１の実施例の
結果を示す図３（ｂ）ではこれらの不良は発生していな
いことが判る。
【００２０】
【発明の効果】以上説明したように本発明は、容量素子
の下部電極下の絶縁層１０の表面膜として窒化シリコン
膜を設けたので、従来技術で問題となっていた下部電極
と容量誘電体膜と下地絶縁層の三者の境界付近に発生す
る容量誘電体膜の欠陥をほぼ１００％抑えることがで
き、これにより半導体装置の歩留と信頼性を向上する効
果を有する。
の下部電極下の絶縁層１０の表面膜として窒化シリコン
膜を設けたので、従来技術で問題となっていた下部電極
と容量誘電体膜と下地絶縁層の三者の境界付近に発生す
る容量誘電体膜の欠陥をほぼ１００％抑えることがで
き、これにより半導体装置の歩留と信頼性を向上する効
果を有する。
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】従来技術による容量素子の耐圧分布と本発明の
第１の実施例による容量素子の耐圧分布を比較した図で
ある。
第１の実施例による容量素子の耐圧分布を比較した図で
ある。
【図４】従来技術を示す断面図である。
１ シリコン基板 ２，５，８ 酸化シリコン膜 ３ 下部電極 ４，７ 窒化シリコン膜 ６ 上部電極 ９ 容量誘電体膜 １０ 絶縁層 １１ コンタクトホール １２，２２ 下部電極３と絶縁層１０と容量誘電体膜
９の三者がなす境界
９の三者がなす境界
Claims (2)
- 【請求項１】 半導体基板と、前記半導体基板上に形成
された絶縁層と、前記絶縁層にその一部が接して前記半
導体基板上に形成された容量下部電極と、前記容量下部
電極の露出全面上から前記絶縁層の上面にかけて連続的
に被着形成された容量誘電体膜と、前記容量誘電体膜上
に被着形成された容量上部電極とを有する半導体装置に
おいて、前記容量下部電極と前記絶縁層と前記容量誘電
体膜の三者がなす境界の前記絶縁層の表面部分は窒化シ
リコンを成分とする表面膜であることを特徴とする半導
体装置。 - 【請求項２】 半導体基板上に第１の窒化シリコン膜を
有する絶縁層を形成する工程と、前記絶縁層に前記半導
体基板に達するコンタクトホールを形成する工程と、前
記コンタクトホールを通して前記半導体基板に接続し、
不純物をドープしたシリコン膜から成る容量素子の下部
電極を形状形成する工程と、前記下部電極の露出全面上
から前記絶縁層の前記第１の窒化シリコン膜上にかけて
第２の窒化シリコン膜を、前記容量素子の容量誘電体膜
の一部として、連続的に被着形成する工程と、熱酸化に
より前記第２の窒化シリコン膜の表面を酸化して酸化シ
リコン膜を、前記容量誘電体膜の他部として、形成する
工程と、前記下部電極に対向して前記酸化シリコン膜の
表面に被着し、不純物をドープしたシリコン膜から成る
容量素子の上部電極を形状形成する工程とを有すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221122A JPH0669447A (ja) | 1992-08-20 | 1992-08-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221122A JPH0669447A (ja) | 1992-08-20 | 1992-08-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669447A true JPH0669447A (ja) | 1994-03-11 |
Family
ID=16761818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4221122A Pending JPH0669447A (ja) | 1992-08-20 | 1992-08-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669447A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6763129B1 (en) | 1999-10-05 | 2004-07-13 | Kabushiki Kaisha Toshiba | Image processing apparatus |
-
1992
- 1992-08-20 JP JP4221122A patent/JPH0669447A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6763129B1 (en) | 1999-10-05 | 2004-07-13 | Kabushiki Kaisha Toshiba | Image processing apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000926 |