JP4095578B2 - 集積回路および集積回路を動作させる方法 - Google Patents
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Description
Jan M.Rabaey,「DIGITAL INTEGRATED CIRCUITS−A Design Perspective」,Prentice Hall,1996年,Chapter7
前記第2の位相(T2)において、前記カスケードの最後のマルチプレクサ(Mux4)を除く、前記すべてのさらなるマルチプレクサ(Mux1、Mux3)に制御信号が印加され、これにより、該マルチプレクサの場合に該データ入力の該データ出力への導通する接続が生成されてもよい。
本発明は、いわゆるデュアルレール技術を用いることによって、電荷積分が変更されることを防止し得るという考え方に基づく。データまたは信号パス内の各ビットが、スイッチングネットワークまたはスイッチングメカニズムの正確に1つの電気ノードkによって物理的に表される従来のシングルレール技術と対照的に、デュアルレール技術での実現において、各ビットは、2つのノードkおよびkqで表され、kがこのビットの正しい論理値bに対応し、kqが相補的値bn=not(b)に対応する場合、このビットは、有効な論理値を有する。
(1、1)、(0、1)、(1、1)、(1、0)、(1、1)、(1、0)、(1、1)、(0、1)...
であり得る。
RSフリップフロップRSF1(RS−Sh4EnN)、RSF2(RS−PrSh21Q)およびRSF3(RS−PrShQ)によって生成されたマスキング信号と、
信号PrShQからRSフリップフロップRSF1およびRSF2へのフィードバック、信号s4<2:0>の復号回路DS2へのフィードバック、および信号sh2<1>、sh1<1>のRSフリップフロップRSF3へのフィードバック(これらの関係は、図5における「因果性矢印(causality arrows)」によって示される)と、
デュアルレールデコーダ入力(sh_dir、sh_dir_q)、(sh−dir_n、sh_dir_qn)および(sh_pos<2:0>、sh_pos<2:0>)ならびに信号ShftEn(シフトイネーブル)の時間的挙動(図5に示される)と
によって達成され、この時間的挙動の立ち上がりエッジは、位相T2から位相T3への遷移を示す。なぜなら、このエッジは、データパスのプリチャージを終了し、従って、位相T3および位相T4における実際のシフト動作を引き起こすからである。しかしながら、最初に、信号sh2<1>およびsh1<1>は、スイッチオフされ、ここから、信号PrShQの立ち上がりエッジが導出される。
(a、aq) データ入力または信号
(ar、arq) データ入力または信号
(al、alq) データ入力または信号
(aj、ajq)、j=1、2、4 データ入力または信号
(ajr、ajrq)、j=1、2、4 データ入力または信号
(aj1、ajlq)、j=1、2、4 データ入力または信号
(z、zq) データ出力または信号
sl、s0、sr 制御入力
Shj<2:0>ただし、j=1、2、4 制御信号
VE プリチャージユニット
PrShQ 制御信号
HS 保持回路
Tr1、Tr2、Tr3、Tr4 トランジスタ
N0、N1、N2 トランジスタ
N4、N5、N6 トランジスタ
VP 供給電位端子
BP 基準電位端子
T1、T2、T3、T4 時間位相
DS1(デコード−sh4) 復号回路
DS2(デコード−sh21) 復号回路
RSF1(RS−Sh4EnN) RS フリップフロップ
RSF2(RS−PrSh21Q) RS フリップフロップ
RSF3(RS−PrShQ) RS フリップフロップ
RSF4(RS−ShftEn) RS フリップフロップ
ML マスターラッチ
SL スレーブラッチ
ST 信号変換
ShftEn 信号
ShEnSq セット入力
ShEnSq リセット入力
(sh_dir、sh_dir_q) デュアルレールデコーダ入力
(sh_pos<2:0>、sh_pos<2:0> デュアルレールデコーダ入力
(sh_dir_qn、sh_dir_n) デュアルレールデコーダ入力
PG パルス生成用回路
Clk クロック信号
Rst リセット信号
Claims (24)
- 少なくとも2つのカスケード接続されたマルチプレクサ(Mux1、Mux2、Mux4)であって、該マルチプレクサの各々が、複数のデータ入力(ar、arq;a0、a0q;al、alq)と、データ出力(z、zq)と、制御入力(sr、s0、sl)とを有し、該制御入力に存在する信号(shj<2:0>、j=1、2、4)が、該データ入力のどれが該データ出力と接続されるかを規定し、マルチプレクサの該データ出力(z、zq)は、下流に接続された該マルチプレクサの該データ入力(a0、a0q)の1つと接続され、これにより、該カスケードを通って伸びるデータパスが形成され、各データ入力および各データ出力は、デュアルレール信号を印加するための2つの端子を有する、マルチプレクサと、
制御信号(PrShQ)で駆動され得る少なくとも1つのプリチャージユニット(VE)であって、該プリチャージユニットは、該マルチプレクサ(Mux1、Mux2、Mux4)の1つの該データ出力または該データ入力と接続され、かつ、計算動作を実行する前に、該マルチプレクサ(Mux1、Mux2、Mux4)の該データ出力(z、zq)および/またはデータ入力(a0、a0q)をプリチャージ状態にすることができる、プリチャージユニットと
を備える、集積回路。 - 前記プリチャージユニットは、前記集積回路の供給電位端子(VP)または基準電位端子(BP)と、該集積回路の前記データパスとの間に接続される、請求項1に記載の回路。
- 前記プリチャージユニットは、前記集積回路の前記データ出力を表す前記カスケードの最後のマルチプレクサ(Mux2)の前記データ出力と接続される、請求項1または2に記載の回路。
- 前記プリチャージユニットは、前記集積回路の前記データ入力を表す前記カスケードの第1のマルチプレクサ(Mux4)の前記データ入力と接続される、請求項1〜3の1つに記載の回路。
- 前記プリチャージユニットは、前記マルチプレクサの1つの前記データ出力と、下流に接続されたマルチプレクサの前記データ入力との間に接続される、請求項1〜4の1つに記載の回路。
- 前記集積回路の前記データ出力に接続されたプリチャージユニット(VE)によって、前記マルチプレクサ(Mux1、Mux2、Mux4)の各々の前記データ出力(z、zq)にプリチャージ信号が印加され得る、請求項1〜5の1つに記載の回路。
- 前記集積回路の前記データ入力に接続されたプリチャージユニット(VE)によって、前記マルチプレクサ(Mux1、Mux2、Mux4)の各々の前記データ入力(a、aq)にプリチャージ信号が印加され得る、請求項1〜6の1つに記載の回路。
- 前記データパスに保持回路(HS)が接続され、該保持回路(HS)は、マルチプレクサの前記データ出力にデュアルレール信号が存在する場合、それぞれの信号値を前記供給電位端子または前記基準電位端子(BP、VP)に接続させる、請求項1〜7の1つに記載の回路。
- 前記保持回路(HS)は、前記プリチャージユニット(VE)に接続される、請求項8に記載の回路。
- 前記保持回路(HS)は、前記集積回路の前記データ出力に設けられる、請求項8または9に記載の回路。
- 前記保持回路(HS)は、2つの交差接続されたトランジスタを有し、かつ、前記回路の前記データ出力と、前記供給電位端子または前記基準電位端子(VP)との間に接続される、請求項8、9または10に記載の回路。
- 前記集積回路は、対数シフタである、請求項1〜11の1つに記載の回路。
- 前記マルチプレクサ(Mux1、Mux2、Mux4)および前記プリチャージユニット(VE)に駆動回路(AS)が接続され、該駆動回路は、該マルチプレクサ(Mux1、Mux2、Mux4)の前記制御信号(shj<2:0>)と該プリチャージユニット(VE)の前記制御信号(PrShQ)との時間的同期を実行する、請求項1〜12の1つに記載の回路。
- 請求項1〜13の1つに記載の集積回路を動作させる方法であって、
計算ステップ、特に、シフト動作の実行の前に、マルチプレクサカスケードのデータパスにおけるデータ入力(ar、arq;a0、a0q;a1、alq)およびデータ出力(z、zq)にプリチャージ信号が印加される、方法。 - プリチャージ信号を印加するために、
第1の位相(T1)において、不活性な制御信号(shj<2:0>、j=1、2、4)が、前記カスケードのすべてのマルチプレクサに印加され、これにより、それぞれのマルチプレクサのデータ入力とデータ出力との間に導通する接続が存在せず、前記プリチャージユニット(VE)に制御信号(PrShQ)が印加され、これにより、該プリチャージユニットに接続されたデータパスの部分がプリチャージ状態にされる、請求項14に記載の方法。 - プリチャージ信号を印加するために、
第2の位相(T2)において、前記マルチプレクサの少なくともいくつかに制御信号が印加され、これにより、該少なくともいくつかのマルチプレクサの場合、前記データ入力の前記データ出力への導通する接続が生成され、その結果、前記データパスのさらなる部分は、プリチャージ状態にされる、請求項15に記載の方法。 - プリチャージ信号を印加するために、
第3の位相(T3)において、不活性な制御信号(shj<2:0>、j=1、2、4)が前記カスケードのすべてのマルチプレクサに印加され、これにより、それぞれのマルチプレクサのデータ入力とデータ出力との間に導通する接続がもはや存在せず、前記プリチャージユニット(VE)を不活性化する制御信号(PrShQ)が該プリチャージユニットに印加される、請求項16に記載の方法。 - 前記プリチャージ位相の終了後、前記計算ステップを実行するために、
前記第3の位相(T3)において、前記計算動作のために必要とされる制御信号が、前記集積回路の前記データ入力を表す前記カスケードの第1のマルチプレクサ(Mux4)に印加される、請求項17に記載の方法。 - 前記計算ステップを実行するために、
第4の位相(T4)において、前記計算動作のために必要とされる制御信号が、前記カスケードの前記第1のマルチプレクサ(Mux4)を除く少なくとも2つのマルチプレクサ(Mux1、Mux2)に印加される、請求項18に記載の方法。 - 前記プリチャージユニット(VE)が前記集積回路の前記データ出力に接続され、
前記第2の位相(T2)において、前記集積回路の前記データ入力を表す前記カスケードの第1のマルチプレクサ(Mux4)を除く少なくとも2つのマルチプレクサ(Mux1、Mux2)に制御信号が印加され、これにより、該第1のマルチプレクサ(Mux4)を除く少なくとも2つのマルチプレクサ(Mux1、Mux2)において前記データ入力の前記データ出力への導通する接続が生成される、請求項16〜19の1つに記載の方法。 - 前記第2の位相(T2)における前記カスケードの前記第1のマルチプレクサ(Mux4)の前記データ入力に、該第1のマルチプレクサの該データ入力と接続されたプリチャージユニットによってプリチャージ信号が印加される、請求項20に記載の方法。
- 前記プリチャージユニット(VE)は、前記集積回路の前記データ入力と接続され、
前記第2の位相(T2)において、前記集積回路の前記データ出力を表す前記カスケードの最後のマルチプレクサ(Mux2)を除く少なくとも2つのマルチプレクサ(Mux1、Mux4)に制御信号が印加され、これにより、該最後のマルチプレクサ(Mux2)を除く少なくとも2つのマルチプレクサ(Mux1、Mux4)において該データ入力の該データ出力への導通する接続が生成される、請求項16〜19の1つに記載の方法。 - 前記プリチャージ信号は、第2の位相(T2)において、前記カスケードの前記最後のマルチプレクサ(Mux2)の前記データ出力に、該最後のマルチプレクサの該データ出力と接続されたプリチャージユニットによって印加される、請求項22に記載の方法。
- 前記マルチプレクサカスケードにおいて下流に接続されたマルチプレクサのデータ入力に接続されたマルチプレクサのデータ出力が、前記集積回路の前記データ入力および前記データ出力に設けられたプリチャージユニットによってプリチャージされる、請求項16〜19の1つに記載の方法。
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