JP4089662B2 - バイポーラトランジスタとその製造方法 - Google Patents
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Description
本発明は、ヘテロ接合バイポーラトランジスタに適用して好適なバイポーラトランジスタとその製造方法に関する。
従来のヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、例えば図１２Ａに概略平面図を示し、図１２Ｂに、図１２ＡのＸ−Ｘ線の概略断面図を示すように、例えば半絶縁性半導体による基板１００上に、順次サブコレクタ層１０１、コレクタ層１０２、ベース層１０３が積層され、上面にベース層１０３が臨む半導体メサ部ＢＭが形成され、このメサＢＭ上に、エミッタ層１０４が限定的に形成されて成る。
このＨＢＴにおいて、ベース層１０３にオーミックコンタクトされるベース電極１０５に対してベース電極に係わる外部配線を接続するコンタクト部を、ベースメサ部ＢＭ上に設けることは、ベース領域の面積が広くなり、ベース・コレクタ間の容量が大きくなり、トランジスタの高周波特性、すなわち特性周波数ｆT、ゲインなどの劣化を来たす。
これを防ぐために、図１２で示すように、ベース電極１０５を、半絶縁性半導体の基板１００上に島状に形成した例えばＳｉＮによる絶縁層１０６上に差し渡るように半導体メサ部ＢＭより外側に延長させ、この絶縁層１０６上の固定延長部を、ベース配線のコンタクト部１０５Ｃとしている。
この構成において、エミッタ層１０４は、例えばベース電極１０５の配置部を挟んでその両側にそれぞれ配置形成され、これらにエミッタ電極１０７が形成され、その両外側のサブコレクタ層１０１上にコレクタ電極１０８が形成される。
この構成において、エミッタ層１０４は、例えばベース電極１０５の配置部を挟んでその両側にそれぞれ配置形成され、これらにエミッタ電極１０７が形成され、その両外側のサブコレクタ層１０１上にコレクタ電極１０８が形成される。
しかし、上述したように、ベース電極１０５を、半絶縁性半導体基体１００上の絶縁層１０６に差し渡って形成し、コンタクト部１０５Ｃを設けることは、その製造工程が、きわめて複雑になり、形状の制御性も難しいなどの問題点がある。
一方、簡便なＨＢＴ構造として、図１３に示すように、半絶縁性半導体の基体２００上に形成したサブコレクタ層２０１、コレクタ層２０２、ベース層２０３、エミッタ層２０４等による積層半導体層に分離溝２１０が形成され、この分離溝２１０によってベース層２０３が上面に臨む半導体メサ部ＢＭとこれと分離された上述した積層半導体の一部から成る分離部２０６が形成され、これらメサ部ＢＭと分離部２０６に差し渡る延長部を有するベース電極２０５を形成した構成によるバイポーラトランジスタの提案がなされている（例えば特許文献１，非特許文献２参照）。
この場合、ベース配線コンタクト部２０５Ｃは、分離部２０６上に固定されたベース電極２０５の固定延長部とされる。
そして、コレクタ電極２０８は、半導体メサ部ＢＭ外のサブコレクタ層２０１上に配置され、エミッタ電極２０７は、エミッタ層２０４上に配置される。
この場合、ベース配線コンタクト部２０５Ｃは、分離部２０６上に固定されたベース電極２０５の固定延長部とされる。
そして、コレクタ電極２０８は、半導体メサ部ＢＭ外のサブコレクタ層２０１上に配置され、エミッタ電極２０７は、エミッタ層２０４上に配置される。
上述した図１２に示したＨＢＴ、図１３に示したＨＢＴのいずれにおいても、そのベース電極１０５及び２０５は、半導体メサ部ＢＭからその外側に延長して形成され、その外端が、それぞれ絶縁層１０６や、積層半導体による分離部２０６上に固定され、その中間部下においては、半導体層がくりぬかれたいわゆるエア層が存在するエアブリッジ構成とされる。
このエアブリッジを構成するエア層は、ベース電極１０５及び２０５の形成後において、ベース電極１０５及び２０５下に入り込むいわゆるサイドエッチングが生じるウエットエッチングによって、ベース電極１０５及び２０５下の半導体層をくりぬいて形成する。
しかし、この場合、そのくりぬきのエッチング制御が難しい。また、このエッチングによって電極縁部と半導体との界面において、異常なエッチングが進行し、トランジスタ特性の低下、信頼性の低下、製造時の歩留まりの低下を来たすなどの問題がある。
しかし、この場合、そのくりぬきのエッチング制御が難しい。また、このエッチングによって電極縁部と半導体との界面において、異常なエッチングが進行し、トランジスタ特性の低下、信頼性の低下、製造時の歩留まりの低下を来たすなどの問題がある。
また、特にＩｎＰ系ＨＢＴにおいて、基板としてＩｎＰが用いられ、これに格子整合するＩｎＰ系の半導体層によるサブコレクタ層、コレクタ層が用いられるときは、このサイドエッチングに強い結晶選択性を有することから、ベース電極の配置方向の選定に制約が生じ、その配置設計に制約が生じ、その製造方法が煩雑となり、歩留まりの低下を来たすなどの問題がある。
また、エアブリッジの部分でベース電極金属がベースメサ部の端部に接していると、ベース金属の応力歪や金属元素の拡散が直下の半導体層におよび、メサ部側面に臨むベース・コレクタ接合の側面（端面）でのベース・コレクタ間のリーク電流が生じ、これによって信頼性の低下をきたすおそれが生じるという問題が発生する。
また、共通の基板上に例えばＩｎＧａＡｓ層を有する複数個のＩｎＰ系ＨＢＴ素子を形成する場合、そのＩｎＧａＡｓは、バンドギャップが小さいことから、素子間分離は、通常の中性不純物のイオン注入による素子分離法を適用することができず、メサ構造によらざるを得ない。
特開2001-308312号公報
信学技報ED99-262
本発明は、例えば上述したメサ構造によらざるを得ないＩｎＰ系ＨＢＴ等におけるような上述したベース電極に対するベース配線コンタクトをベースメサ部外の延長部に設け、エアブリッジ構造とする場合において、簡潔な構成を有し、信頼性の高いバイポーラトランジスタを、高い歩留まりをもって製造することができるバイポーラトランジスタとその製造方法を提供するものである。
本発明によるバイポーラトランジスタは、上面に臨んでベース層が形成された半導体メサ部を有するバイポーラトランジスタであって、上記半導体メサ部が、２個以上所要の間隔を保持して配置され、上記ベース電極が、隣り合う少なくとも２個の半導体メサ部の各ベース層に共通にコンタクトして設けられ、該共通のベース電極が、上記対の半導体メサ部間における凹所上に差し渡る浮上延長部を有し、該浮上延長部を上記ベース電極に対するベース配線のコンタクト部としたことを特徴とする。
また、本発明は、上述した各本発明によるバイポーラトランジスタにあって、上記ベース電極が、上記半導体メサ部の上面において上記半導体メサ部の側縁から所要の幅Ｗを保持する内側で空間的に立ち上がる立ち上り部を介して上記浮上延長部が設けられて成ることを特徴とする。
また、本発明は、上記幅Ｗが、上記半導体メサ部の側縁から０．５μｍ以上に選定されたことを特徴とする。
また、本発明は、上記幅Ｗが、上記半導体メサ部の側縁から０．５μｍ以上に選定されたことを特徴とする。
また、本発明は、上述した本発明による各バイポーラトランジスタにあって、バイポーラトランジスタが、ヘテロ接合型バイポーラトランジスタであることを特徴とする。
また、本発明は、上述した本発明による各バイポーラトランジスタにあって、上記バイポーラトランジスタが、ＩｎＰ系ヘテロ接合型バイポーラトランジスタであることを特徴とする。
また、本発明は、上述した本発明による各バイポーラトランジスタにあって、上記バイポーラトランジスタが、ベース層がＩｎＧａＡｓまたはＧａＡｓＳｂ、コレクタ層がＩｎＧａＡｓまたはＩｎＰより成るＩｎＰ系ヘテロ接合型バイポーラトランジスタであることを特徴とする。
また、本発明は、上述した本発明による各バイポーラトランジスタにあって、上記バイポーラトランジスタが、ＩｎＰ系ヘテロ接合型バイポーラトランジスタであることを特徴とする。
また、本発明は、上述した本発明による各バイポーラトランジスタにあって、上記バイポーラトランジスタが、ベース層がＩｎＧａＡｓまたはＧａＡｓＳｂ、コレクタ層がＩｎＧａＡｓまたはＩｎＰより成るＩｎＰ系ヘテロ接合型バイポーラトランジスタであることを特徴とする。
本発明によるバイポーラトランジスタの製造方法は、基体上に、少なくともコレクタ層、ベース層、エミッタ層が積層され、上記ベース層の一部が上面に臨む半導体メサ部を形成する工程と、上記ベース層にコンタクトされた、上記半導体メサ部よりその外側の凹所上に差し渡る浮上延長部を有するベース電極の形成工程とを有し、該ベース電極の形成工程が、ベース電極形成用支持部材の形成工程と、ベース電極金属層のパターン化工程とを有し、上記ベース電極形成用支持部材の形成工程は、上記ベース電極の形成部において上記半導体メサ部上にメサ側縁部から所定の幅Ｗに跨り、上記ベース電極の浮上延長部の形成部の上記凹所内に渡って上記ベース形成用支持部材を形成し、上記ベース電極金属層のパターン化工程は、上記ベース電極の形成部以外にリフトオフ用レジストを形成する工程と、少なくとも上記ベース電極の形成部上を含む領域に電極金属層を形成する工程と、上記リフトオフ用レジスト除去することによって上記電極金属層をパターン化して上記ベース電極を形成する工程とを有する。
上述したように本発明においては、隣り合う少なくとも２個の半導体メサ部の上面に臨むベース層に共通にコンタクトしたベース電極が、対のメサ部間における凹所上に差し渡る浮上延長部を有し、この浮上延長部にベース電極に対するベース配線のコンタクト部を設けることに特徴を有するものである。
このように、ベース電極に対する配線のコンタクト部を、半導体メサ部以外の場所に配置したことによって、メサ部においてこのコンタクト部を設ける場合に比し、メサ部の面積の縮小化を図ることができ、ベース・コレクタ間接合容量の低減化を図ることができ、トランジスタの高周波特性、すなわちｆTや、利得の向上を図ることができる。
このように、ベース電極に対する配線のコンタクト部を、半導体メサ部以外の場所に配置したことによって、メサ部においてこのコンタクト部を設ける場合に比し、メサ部の面積の縮小化を図ることができ、ベース・コレクタ間接合容量の低減化を図ることができ、トランジスタの高周波特性、すなわちｆTや、利得の向上を図ることができる。
また、ベース電極に対するベース配線のコンタクトが、半導体メサ部近傍において、すなわちベース電極のベース層へのコンタクト部近傍でなされることから、電極及び配線に付随する通電路の短縮化により、抵抗及び寄生容量の低減化を図ることができ、トランジスタの周波数特性の向上を図ることができる。
また、このように、ベース電極に対するベース配線のコンタクトが、半導体メサ部近傍とすることができることから、この部分のベース電極の浮上延長部の機械的安定化が図られ、ベース配線のコンタクトを良好に行うことができる。
また、ベース配線コンタクト後においては、電極ベース配線によってベース電極のこの浮上延長部の保持機能を奏することができる。
また、このように、ベース電極に対するベース配線のコンタクトが、半導体メサ部近傍とすることができることから、この部分のベース電極の浮上延長部の機械的安定化が図られ、ベース配線のコンタクトを良好に行うことができる。
また、ベース配線コンタクト後においては、電極ベース配線によってベース電極のこの浮上延長部の保持機能を奏することができる。
また、従来におけるように、ベース電極の浮上延長部の遊端を半導体の分離部に固定するとか、基体上に固定のための島状の絶縁層を特段に設けて、これにベース電極を固定する場合に比し、占有面積の縮小、製造の簡易化をはかることができる。
また、ベース配線のコンタクト部の配置位置の自由度が大となることから、例えば配線のレイアウトの自由度が高まる。
また、ベース配線のコンタクト部の配置位置の自由度が大となることから、例えば配線のレイアウトの自由度が高まる。
また、例えば大出力用のバイポーラトランジスタにおいては、上記したように、複数のそれぞれトランジスタ構成を有する半導体メサ部を形成し、これらに差し渡って共通のベース電極を形成し、その中間における凹所上の浮上延長部をベース配線コンタクト部とする構成とすることにより、更に、配線コンタクト部の上述した機械的安定化を高めることができる。
また、本発明構成において、半導体メサ部の縁部から所定の幅Ｗだけ内側で、ベース電極を立ち上げる形状とすることにより、殊にその所定幅Ｗを０．５以上とすることにより、後述するように、ベース電極のコンタクトによる応力歪や金属元素の拡散などに起因するメサ側面に臨むベース・コレクタ接合の側面（端面）でのベース・コレクタ間リーク電流を防止することができるものである。
また、本発明製造方法においては、浮上延長部の形成部にベース電極形成用支持部材を形成し、この上にリフトオフ法によって所定のパターンのベース電極を形成して、その後電極金属の支持部材を除去する構成をとることから、この支持部材が半導体メサ部とは異なる材料によって構成し、かつその除去を行う例えば溶剤が、半導体メサ部の構成材を侵食させることがない材料に選定することにより、浮上型構成とするための冒頭に述べたベース電極下をくりぬくためのサイドエッチングによって半導体メサ部が侵食されることによるバイポーラトランジスタの特性への影響を回避でき、生産性の向上、歩留まりの向上を図って設計どおりの特性を有するバイポーラトランジスタの形成を行うことができるものである。
また、本発明製造方法によれば、ベース電極下の半導体空間の形成、すなわち浮上部の形成をサイドエッチングによって半導体をくりぬくという手法によらないことから、前述したように、ＩｎＰ系ＨＢＴにおけるようにメサ型形状をとらざるを得ないＨＢＴにおいて、また、このＩｎＰ系ＨＢＴ場合にサイドエッチングが生じやすい結晶軸方向が特定される場合のベース電極の取り出し方向の制限など、パターン設計の制約の緩和が図られるものである。
本発明によるヘテロ接合型バイポーラトランジスタＨＢＴの一実施の形態例を図１Ａの模式的平面図と、図１ＡのＸ−Ｘ線上の模式的断面図を示す図１Ｂを参照して説明するが、言うまでもなく、本発明はこの実施の形態例に限定されるものではない。
［ＨＢＴの実施の形態例］
この実施の形態例は、例えばＩｎＰ系のパワーアンプ用のＨＢＴに適用した場合で、この場合、共通の例えばＩｎＰによる半絶縁性の基板１０上に、共通のサブコレクタ層１１が形成され、この上にそれぞれコレクタ層１２、ベース層１３が順次積層された第１及び第２半導体メサ部ＢＭ１及びＢＭ２が所要の間隔を保持して形成されて成る。
この実施の形態例は、例えばＩｎＰ系のパワーアンプ用のＨＢＴに適用した場合で、この場合、共通の例えばＩｎＰによる半絶縁性の基板１０上に、共通のサブコレクタ層１１が形成され、この上にそれぞれコレクタ層１２、ベース層１３が順次積層された第１及び第２半導体メサ部ＢＭ１及びＢＭ２が所要の間隔を保持して形成されて成る。
これら第１及び第２半導体メサ部ＢＭ１及びＢＭ２上には、Ｘ−Ｘ線に対して対称的に、それぞれ上面にエミッタ電極１７がオーミックに被着されたそれぞれ対の第１及び第２エミッタメサ部ＥＭ１及びＥＭ２を有する。
また、サブコレクタ層１１の、上記Ｘ−Ｘ線に対して対称的に第１及び第２半導体メサ部ＢＭ１及びＢＭ２を挟む両側にそれぞれコレクタ電極１８がオーミックにコンタクトされて成る。
また、サブコレクタ層１１の、上記Ｘ−Ｘ線に対して対称的に第１及び第２半導体メサ部ＢＭ１及びＢＭ２を挟む両側にそれぞれコレクタ電極１８がオーミックにコンタクトされて成る。
そして、第１及び第２半導体メサ部ＢＭ１及びＢＭ２の上面に臨む各ベース層１３に、共通のベース電極１５が、上記Ｘ−Ｘ線に沿って、第１及び第２半導体メサ部ＢＭ１及びＢＭ２に差し渡って配置される。
このベース電極１５は、各第１及び第２半導体メサ部ＢＭ１及びＢＭ２の各ベース層１３にその両端がオーミックコンタクトされるが、このコンタクト部から、それぞれ第１及び第２半導体メサ部ＢＭ１及びＢＭ２の上面から離間するように立ち上がって、両第１及び第２半導体メサ部ＢＭ１及びＢＭ２間に生じる凹所４０上に差し渡る共通の浮上延長部１５Ｆが形成される。
このベース電極１５の各半導体メサ部上面からの立ち上がり位置は、図１Ｂに示すように、第１及び第２半導体メサ部ＢＭ１及びＢＭ２の互いの対向縁部から内側、すなわち中心側に所要の幅Ｗを有するように選定される。
この幅Ｗは、具体的には、０．５μｍ以上に選定される。
この幅Ｗは、具体的には、０．５μｍ以上に選定される。
そして、このベース電極１５に対するベース配線のコンタクト部１５Ｃを、ベース電極１５の上述した浮上延長部１５Ｆとするものであり、このコンタクト部１５Ｃにおいて図１Ｂに示すように、所要の幅広部とすることができる。
このように、ベース電極１５がコンタクトされた第１及び第２半導体メサ部ＢＭ１及びＢＭ２を覆って、絶縁層４１例えば層間絶縁層が形成される。
そして、ベース電極１５の浮上延長部１５Ｆ上に、配線コンタクト開口４１ａが、フォトリソグラフィ等によって形成され、この開口４１ａを通じて、ベース電極１５にコンタクトされるべきベース配線４２が、ベース電極の浮上延長部１５Ｆのベース配線コンタクト部１５Ｃでコンタクトされる。
上述した絶縁層４１は、例えば、ＳｉＮ、ＳｉＯ２、ＢＣＢ（ベンゾシクロブテン）等によって形成することができ、この場合、ベース電極１５の、浮上延長部１５Ｆ下の凹所４０内に空間３０が残存する構成とすることもできるし、例えば上述した絶縁層４１の形成時にこの空間３０を、完全もしくは不完全に埋め込む構成とすることもできる。
そして、ベース電極１５の浮上延長部１５Ｆ上に、配線コンタクト開口４１ａが、フォトリソグラフィ等によって形成され、この開口４１ａを通じて、ベース電極１５にコンタクトされるべきベース配線４２が、ベース電極の浮上延長部１５Ｆのベース配線コンタクト部１５Ｃでコンタクトされる。
上述した絶縁層４１は、例えば、ＳｉＮ、ＳｉＯ２、ＢＣＢ（ベンゾシクロブテン）等によって形成することができ、この場合、ベース電極１５の、浮上延長部１５Ｆ下の凹所４０内に空間３０が残存する構成とすることもできるし、例えば上述した絶縁層４１の形成時にこの空間３０を、完全もしくは不完全に埋め込む構成とすることもできる。
尚、図示しないが、エミッタ電極１７及びコレクタ電極１８に対してもそれぞれの配線がコンタクトされる。
次に、本発明によるＨＢＴの製造方法の実施の形態を例示する。
［ＨＢＴの製造方法の実施の形態例］
この実施の形態例は、上述した図１で説明した例えばパワーアンプ用のＩｎＰ系のＨＢＴを製造する場合であり、図２〜図６を参照して説明する。これら図２〜図６の各Ａ図は、各製造工程における概略平面図を示し、各Ｂ図は、各Ａ図のＸ−Ｘ線上の断面図を示し、図２Ｃは、図２ＡのＸ´−Ｘ´線上の断面図を示す。
［ＨＢＴの製造方法の実施の形態例］
この実施の形態例は、上述した図１で説明した例えばパワーアンプ用のＩｎＰ系のＨＢＴを製造する場合であり、図２〜図６を参照して説明する。これら図２〜図６の各Ａ図は、各製造工程における概略平面図を示し、各Ｂ図は、各Ａ図のＸ−Ｘ線上の断面図を示し、図２Ｃは、図２ＡのＸ´−Ｘ´線上の断面図を示す。
図２に示すように、例えば半絶縁性のＩｎＰによる基板１０が用意され、この上に、一旦全面的に順次第１導電型例えばｎ型の高不純物濃度のＩｎＧａＡｓもしくはＩｎＰによるサブコレクタ層１１、ｎ型のＩｎＰによる厚さ５００ｎｍ程度のコレクタ層１２、第２導電型例えばｐ型の高不純物濃度のＩｎＧａＡｓによる例えば厚さ５０ｎｍのベース層１４と、ｎ型のＩｎＰによる例えば厚さ５０ｎｍのエミッタ層１４と、高濃度ｎ型の例えばＩｎＧａＡｓによる厚さ１５０ｎｍのエミッタキャップ層２０とを、一旦全面的に例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）によって形成する。
更に、エミッタキャップ層２０上に、例えば、Ｔｉ／Ｐｔ／Ａｕ(厚さ50/50/200nm)構造のエミッタ電極１７を蒸着、スパッタリング等によって形成する。
更に、エミッタキャップ層２０上に、例えば、Ｔｉ／Ｐｔ／Ａｕ(厚さ50/50/200nm)構造のエミッタ電極１７を蒸着、スパッタリング等によって形成する。
次に、半導体メサ部の形成工程がなされる。
この工程においては、順次フォトリソグラフィによるパターンエッチングによって、エミッタ電極１７、エミッタキャップ層２０、エミッタ層１４に対して所要のパターンのメサエッチングを行って、図２Ａに示すように、例えばＸ−Ｘ線を挟んでそれぞれ対称的に配置された対向する対の第１エミッタメサ部１と、これらと所要の間隔を保持して同様にＸ−Ｘ線を挟んでそれぞれ対称的に配置された対向する対の第２エミッタメサ部ＥＭ２を形成する。
この工程においては、順次フォトリソグラフィによるパターンエッチングによって、エミッタ電極１７、エミッタキャップ層２０、エミッタ層１４に対して所要のパターンのメサエッチングを行って、図２Ａに示すように、例えばＸ−Ｘ線を挟んでそれぞれ対称的に配置された対向する対の第１エミッタメサ部１と、これらと所要の間隔を保持して同様にＸ−Ｘ線を挟んでそれぞれ対称的に配置された対向する対の第２エミッタメサ部ＥＭ２を形成する。
更に、各対の第１エミッタメサ部ＥＭ１を有する部分と、第２エミッタメサ部ＥＭ２を有する部分とがそれぞれ上面に残されるように、ベース層１３とコレクタ層１２とを順次メサエッチングして、それぞれ対の第１及び第２エミッタメサ部ＥＭ１及びＥＭ２が対向して形成されたトランジスタ構造の第１及び第２半導体メサ部ＢＭ１及びＢＭ２を所要の間隔Ｄを保持して形成する。
このようにして共通のサブコレクタ層１１上に所要の間隔を保持して、それぞれコレクタ層１２及びベース層１３を有し、さらにベース層１３上に対のエミッタメサ部ＥＭ１、ＥＭ２が形成された第１及び第２半導体メサ部ＢＭ１及びＢＭ２が形成される。
そして、コレクタ共通のトランジスタ構造を有する半導体メサ部ＢＭ１及びＢＭ２が基板１０上に形成され、両者間に幅Ｄの凹所４０が形成される。
そして、コレクタ共通のトランジスタ構造を有する半導体メサ部ＢＭ１及びＢＭ２が基板１０上に形成され、両者間に幅Ｄの凹所４０が形成される。
次に、ベース電極の形成工程がなされる。
すなわち、この工程においては、図５に示す、両半導体メサ部ＢＭ１及びＢＭ２に差し渡って共通のベース電極１５を、各対のエミッタメサ部ＥＭ１間及びＥＭ２間においてベース電極１５下に空間３０を形成して、かつＸ−Ｘ線に沿って延在するように形成するための第１段階工程がとして、図３に示すように、ベース電極１５の形成部における両半導体メサ部ＥＭ１及びＥＭ２間に生じた凹み部分にベース電極形成用支持部材３２を充填する。
そして、このベース電極形成用支持部材３２は、図１Ｂで示した半導体メサ部ＢＭ１及びＢＭ２の縁部から最終的に形成するベース電極１５の立ち上がり位置までの幅Ｗの０．５μｍ以上に相当する幅をもって半導体メサ部ＢＭ１及びＢＭ２の縁部から内側に跨るように形成される。
このベース電極形成用支持部材３２は、例えばフォトレジストによって形成することができベーキング処理がなされることによって、表面が丸みを帯びた断面形状とされる。また、更に紫外線照射による硬化処理、いわゆるUVキュアを行う。
すなわち、この工程においては、図５に示す、両半導体メサ部ＢＭ１及びＢＭ２に差し渡って共通のベース電極１５を、各対のエミッタメサ部ＥＭ１間及びＥＭ２間においてベース電極１５下に空間３０を形成して、かつＸ−Ｘ線に沿って延在するように形成するための第１段階工程がとして、図３に示すように、ベース電極１５の形成部における両半導体メサ部ＥＭ１及びＥＭ２間に生じた凹み部分にベース電極形成用支持部材３２を充填する。
そして、このベース電極形成用支持部材３２は、図１Ｂで示した半導体メサ部ＢＭ１及びＢＭ２の縁部から最終的に形成するベース電極１５の立ち上がり位置までの幅Ｗの０．５μｍ以上に相当する幅をもって半導体メサ部ＢＭ１及びＢＭ２の縁部から内側に跨るように形成される。
このベース電極形成用支持部材３２は、例えばフォトレジストによって形成することができベーキング処理がなされることによって、表面が丸みを帯びた断面形状とされる。また、更に紫外線照射による硬化処理、いわゆるUVキュアを行う。
次に、図４に示すように、最終的にベース電極形成部に開口３３ａが形成されたリフトオフマスク層３３を形成し、このマスク３３上に、全面的にベース電極を形成するベース電極金属層３４を、スパッタリング等によって形成する。この開口３３ａの形成におけるフォトリソグラフィの現像に際して、上述したベース電極形成用支持部材３２は、ＵＶキュアがなされていることによってこれが除去されることが回避される。
しかし、ベース電極形成用支持部材３２が、リフトオフマスクと混ざり合うおそれのない材料によるときは、上述したキュア処理を必要としない。
しかし、ベース電極形成用支持部材３２が、リフトオフマスクと混ざり合うおそれのない材料によるときは、上述したキュア処理を必要としない。
このリフトオフマスク層３３は、例えば図７Ａに示すように、下層にリフトオフレイヤ３３Ｂが形成され、上層のフォトレジスト層３３Ａが形成されたいわゆるダブルレイヤ構造とすることができる。
そして、上層のフォトレジスト層３３Ａに対して、目的とするベース電極１５のパターンに対応する開口３３ａをフォトリソグラフィによって形成し、これに対する現像、すなわち開口３３ａの形成において、その現像液によって、下層のリフトオフレイヤ３３Ｂにサイドエッチングが生じ、下層のリフトオフレイヤ３３Ｂには、開口３３ａの周縁より後退した開口３３ｂが形成され、上層の開口３３ａによって開口３３ｂの周縁上にひさし３５が形成される。
そして、上層のフォトレジスト層３３Ａに対して、目的とするベース電極１５のパターンに対応する開口３３ａをフォトリソグラフィによって形成し、これに対する現像、すなわち開口３３ａの形成において、その現像液によって、下層のリフトオフレイヤ３３Ｂにサイドエッチングが生じ、下層のリフトオフレイヤ３３Ｂには、開口３３ａの周縁より後退した開口３３ｂが形成され、上層の開口３３ａによって開口３３ｂの周縁上にひさし３５が形成される。
したがって、このマスク層３３上から、ベース電極金属層３４を例えば蒸着すると、上層のマスク層３３Ａの開口３３ａのパターンに対応するパターンをもって、すなわち目的とするベース電極１５の形成部、すなわちベース電極形成用支持部材３２上と各半導体メサ部ＢＭ１及びＢＭ２のベース層上のベース電極１５の形成部に、ベース電極金属層３４が直接的に堆積される。
このとき、上層のマスク層３３Ａ上にもベース電極金属層３４が形成されるが、ひさし３５によって、ベース電極１５の形成部におけるベース電極金属層３４と、上層マスク層３３Ａ上のベース電極金属層３４とが分断して形成される。
このとき、上層のマスク層３３Ａ上にもベース電極金属層３４が形成されるが、ひさし３５によって、ベース電極１５の形成部におけるベース電極金属層３４と、上層マスク層３３Ａ上のベース電極金属層３４とが分断して形成される。
この状態で、マスク層３３を除去する。このようにすると、コレクタと共にマスク層３３上のベース電極金属層３４が除去される。すなわち、リフトオフされ、残されたベース電極金属層３４によって、図５に示すように、目的とするベース電極１５が形成される。このとき、ベース電極形成用支持部材３２も除去され、此処に空間３０が形成され、エアブリッジ構造が形成される。
尚、このようなリフトオフは、上述したダブルレイヤ構造によることなく、例えば図７Ｂに示すように、現像時にひさし３５が発生する例えばＲＤ２０００（日立化成社製商品名）による単層レジストを用いることによって行うこともできる。
ベース電極金属層３４としては、Ｔｉ／Ｐｔ／Ａｕ構造（厚さTi/Pt/Au〜50/50/200nm）によって構成することができる。
このようにしてエアブリッジ構造、すなわち浮上延長部１５Ｆが形成される。
そして、本発明においては、この浮上延長部１５Ｆを、ベース電極１５に対する配線のコンタクト部１５Ｃとする。このため、この浮上延長部１５Ｆを幅広とし、コンタクトに必要な面積、例えば約３μｍ平方の面積とする。
このようにしてエアブリッジ構造、すなわち浮上延長部１５Ｆが形成される。
そして、本発明においては、この浮上延長部１５Ｆを、ベース電極１５に対する配線のコンタクト部１５Ｃとする。このため、この浮上延長部１５Ｆを幅広とし、コンタクトに必要な面積、例えば約３μｍ平方の面積とする。
また、このベース電極１５は、第１及び第２半導体メサ部ＢＭ１及びＢＭ２の互いの対向縁部から各メサ部の内側に幅Ｗだけ入り込んだ位置から立ち上がる構成とする。この幅Ｗは、０．５μｍ以上とする。
尚、ベース電極１５の厚さ、エアブリッジ部すなわち浮上延長部１５Ｆの幅、メサ間隔Ｄ等は、このエアブリッジに必要とする機械的強度を考慮して決定される。
尚、ベース電極１５の厚さ、エアブリッジ部すなわち浮上延長部１５Ｆの幅、メサ間隔Ｄ等は、このエアブリッジに必要とする機械的強度を考慮して決定される。
次に、図６に示すように、第１及び第２半導体メサ部ＢＭ１及びＢＭ２を挟んでその両側において、サブコレクタ層１１上に、オーミックにコンタクトしてコレクタ電極１８を形成し、その後、サブコレクタ層１１をエッチングして素子間分離を行う。
その後、ベース電極１５がコンタクトされた第１及び第２半導体メサ部ＢＭ１及びＢＭ２を覆って、図６Ｂに鎖線図示すように、例えばＳｉＮ、ＳｉＯ２、ＢＣＢ（ベンゾシクロブテン）等による絶縁層４１を形成する。
そして、ベース電極１５の浮上延長部１５Ｆ上に、配線コンタクト開口４１ａが、フォトリソグラフィ等によって形成され、この開口４１ａを通じて、ベース電極１５にコンタクトされるべきベース配線４２が、ベース電極の浮上延長部１５Ｆのベース配線コンタクト部１５Ｃでコンタクトされる。
上述した絶縁層４１は、ベース電極１５の、浮上延長部１５Ｆ下の凹所４０における空間３０が残存する構成とすることもできるし、この空間３０を完全にもしくは不完全に埋め込む構成とすることもできる。
そして、ベース電極１５の浮上延長部１５Ｆ上に、配線コンタクト開口４１ａが、フォトリソグラフィ等によって形成され、この開口４１ａを通じて、ベース電極１５にコンタクトされるべきベース配線４２が、ベース電極の浮上延長部１５Ｆのベース配線コンタクト部１５Ｃでコンタクトされる。
上述した絶縁層４１は、ベース電極１５の、浮上延長部１５Ｆ下の凹所４０における空間３０が残存する構成とすることもできるし、この空間３０を完全にもしくは不完全に埋め込む構成とすることもできる。
更に、このベース配線４２が形成された配線層上に、図示しないが、更に層間絶縁層を介して上層の配線層を形成し、層間絶縁層に穿設したコンタクトホールを通じて、両配線層間を接続する多層配線構造とすることもできる。
上述したように、本発明構造において、ベース電極１５を、第１及び第２半導体メサ部ＢＭ１及びＢＭ２の縁部から０．５μｍ以上の幅Ｗを保持して立ち上げるときは、メサの側面に延在するコレクタ・ベース間のリーク電流の改善を図ることができる。
図８中、曲線８１，８２及び８３は、上記幅Ｗを、Ｗ＝０．５μｍ，Ｗ＝１．０μｍ及びＷ＝１．５μｍに変化させたときのコレクタ・ベース間電圧Ｖｃｂに対するコレクタ・ベース間電流Ｉｃｂoの測定結果を示すもので、これによれば、Ｗ≧０．５μｍ、より好ましくはＷ≧１．０でコレクタ・ベース間のリーク電流の改善が図られる。
図８中、曲線８１，８２及び８３は、上記幅Ｗを、Ｗ＝０．５μｍ，Ｗ＝１．０μｍ及びＷ＝１．５μｍに変化させたときのコレクタ・ベース間電圧Ｖｃｂに対するコレクタ・ベース間電流Ｉｃｂoの測定結果を示すもので、これによれば、Ｗ≧０．５μｍ、より好ましくはＷ≧１．０でコレクタ・ベース間のリーク電流の改善が図られる。
尚、本発明によるバイポーラトランジスタ及びその製造方法は、上述した例に限られるものではなく、例えば図９に概略断面図を示すように、トランジスタ構造を有する第１及び第２半導体メサ部ＢＭ１及びＢＭ２において、そのコレクタ層１２に関してもメサ部CM1,CM2とされた形状及び製造方法によることができる。
また、上述した例では、複数のメサ部、すなわち第１及び第２半導体メサ部ＢＭ１及びＢＭ２間にベース電極１５が差し渡って形成された構成とした場合であるが、参考例として、図１０にその概略断面図を示すように、ベース電極１５の一端のみが半導体メサ部ＢＭのベース層にコンタクトされた構造とすることもできる。
また、エアブリッジ部は、１箇所に限られるものではなく、例えば図１１にその一例の概略平面図を示すように、３個以上（図１１においては上述したトランジスタ構造を有する第１および第２半導体メサ部ＢＭ１及びＢＭ２に加えて更に同様の構成によるトランジスタ構造を有する第３半導体メサ部ＢＭ３の３個の半導体メサ部を設けた場合を例示している）を形成し、これら間による複数箇所の浮遊延長部１５Ｆを形成し、これらにベース配線４２のコンタクト１５Ｃが形成される構成とすることができるなど、種々の配置構成によることができる。
尚、図９〜図１１において、図１〜図６の対応する部分に同一符号を付して重複説明を省略する。
また、上述したＩｎＰ系のバイポーラトランジスタにおいて、各部の組成は上述した例に限定されるものではない。
すなわち、例えばコレクタ層１２は、ＩｎＰのほかＩｎＧａＡｓにより、ベース層１３は、ＩｎＧａＡｓのほかＧａＡｓＳｂにより、またエミッタ層１４は、ＩｎＰのほかＩｎＡｌＡｓによるなど種々の構成とすることができる。
また、本発明は、ＧａＡｓ系等のバイポーラトランジスタＨＢＴ等に適用することもでき、この場合、コレクタ層及びベース層をＧａＡｓにより、エミッタ層をＡｌＧａＡｓあるいはＩｎＧａＰによって構成することができる。
また、ＩｎＰ系バイポーラトランジスタを、ＧａＡｓ基板を用いて、この上にＩｎＡｌＡｓ、あるいはＩｎＰによるメタモルフィックバッファ層を形成することによって、非格子整合型のＩｎＰ系バイポーラトランジスタを構成することもできる。
すなわち、例えばコレクタ層１２は、ＩｎＰのほかＩｎＧａＡｓにより、ベース層１３は、ＩｎＧａＡｓのほかＧａＡｓＳｂにより、またエミッタ層１４は、ＩｎＰのほかＩｎＡｌＡｓによるなど種々の構成とすることができる。
また、本発明は、ＧａＡｓ系等のバイポーラトランジスタＨＢＴ等に適用することもでき、この場合、コレクタ層及びベース層をＧａＡｓにより、エミッタ層をＡｌＧａＡｓあるいはＩｎＧａＰによって構成することができる。
また、ＩｎＰ系バイポーラトランジスタを、ＧａＡｓ基板を用いて、この上にＩｎＡｌＡｓ、あるいはＩｎＰによるメタモルフィックバッファ層を形成することによって、非格子整合型のＩｎＰ系バイポーラトランジスタを構成することもできる。
上述したように、本発明によるバイポーラトランジスタ例えばＨＢＴ及びその製造方法によれば、半導体メサ部からその外側の凹所４０上に差し渡る浮上延長部１５Ｆを形成し、この浮上延長部１５Ｆにベース電極に対するベース配線のコンタクト部１５Ｃを設ける構成としたことにより、この配線コンタクト部を、従来におけるように半導体メサ部以外に電極延長部を固定する絶縁層や、メサ部を特段に配置することがないことから、簡潔な構造、及び面積の縮小化が図られる。また、ベース配線のコンタクト部の配置位置の自由度が大となることから、例えば配線のレイアウトの自由度が高まる。
また、ベース電極１５に対するベース配線のコンタクトが、半導体メサ近傍において、すなわちベース電極のベース層へのコンタクト部近傍でなされることから、電極及び配線に付随する抵抗及び寄生容量の低減化を図ることができ、トランジスタの周波数特性の向上を図ることができる。
また、このように、ベース電極１５に対するベース配線のコンタクト１５Ｃが、半導体メサ近傍とすることができることから、この部分のベース電極の浮上延長部１５Ｆの機械的安定化は良好であり、ベース配線のコンタクトを良好に行うことができる。
また、ベース配線コンタクト後においては、電極ベース配線によってベース電極のこの浮上延長部の保持機能を奏することができる。
また、ベース配線コンタクト後においては、電極ベース配線によってベース電極のこの浮上延長部の保持機能を奏することができる。
特に、例えば大出力用のバイポーラトランジスタにおいては、複数のそれぞれトランジスタ構成を有する半導体メサ部を形成し、これらに差し渡って共通のベース電極を形成し、その中間における凹所上の浮上延長部をベース配線コンタクト部とする構成とするときは、更に、配線コンタクト部の上述した機械的安定化を高めることができる。
また、本発明製造方法においては、サイドエッチングによってベース電極１５の延長部下の半導体層をエッチング除去する方法を回避したことにより、半導体メサ部が侵食されることによるバイポーラトランジスタの特性への影響を回避でき、生産性の向上、歩留まりの向上を図って設計どおりの特性を有するバイポーラトランジスタの形成を行うことができるものである。
１０，１００，２００・・・基体、１１，１０１，２０１・・・サブコレクタ層、１２，１０２，２０２・・・コレクタ層、１３，１０３，２０３・・・ベース層、１４，１０４，２０４・・・エミッタ層、１５、１０５，２０５・・・ベース電極、１５Ｃ，１０５Ｃ，２０５Ｃ・・・ベース配線コンタクト部、１５Ｆ・・・浮上延長部、１７，１０７，２０７・・・エミッタ電極、１８，１０８，２０８・・・コレクタ電極、２０・・・エミッタキャップ層、３０・・・空間、３２・・・ベース電極、３３・・・リフトオフマスク層、３４・・・ベース電極金属層、３５・・・ひさし、４０・・・凹所、４１・・・絶縁層、４２ベース配線、１０６・・・絶縁層、２１０・・・分離溝、ＢＭ・・・半導体メサ部、ＢＭ１及びＢＭ２・・・第１及び第２半導体メサ、ＥＭ１及びＥＭ２・・・第１及び第２のエミッタメサ部
Claims (7)
- 上面に臨んでベース層が形成された半導体メサ部を有するバイポーラトランジスタであって、
上記半導体メサ部が、２個以上所要の間隔を保持して配置され、
上記ベース電極が、隣り合う少なくとも２個の半導体メサ部の各ベース層に共通にコンタクトして設けられ、
該共通のベース電極が、上記対の半導体メサ部間における凹所上に差し渡る浮上延長部を有し、
該浮上延長部を上記ベース電極に対するベース配線のコンタクト部としたことを特徴とするバイポーラトランジスタ。 - 上記ベース電極が、上記半導体メサ部の上面において上記半導体メサ部の側縁から所要の幅Ｗを保持する内側で空間的に立ち上がる立ち上り部を介して上記浮上延長部が設けられて成ることを特徴とする請求項１に記載のバイポーラトランジスタ。
- 上記幅Ｗが、上記半導体メサ部の側縁から０．５μｍ以上に選定されたことを特徴とする請求項２に記載のバイポーラトランジスタ。
- 上記バイポーラトランジスタが、ヘテロ接合型バイポーラトランジスタであることを特徴とする請求項１，２または３に記載のバイポーラトランジスタ。
- 上記バイポーラトランジスタが、ＩｎＰ系ヘテロ接合型バイポーラトランジスタであることを特徴とする請求項１，２または３に記載のバイポーラトランジスタ。
- 上記バイポーラトランジスタが、ベース層がＩｎＧａＡｓまたはＧａＡｓＳｂ、コレクタ層がＩｎＧａＡｓまたはＩｎＰより成るＩｎＰ系ヘテロ接合型バイポーラトランジスタであることを特徴とする請求項１，２または３に記載のバイポーラトランジスタ。
- 基体上に、少なくともコレクタ層、ベース層、エミッタ層が積層され、上記ベース層の一部が上面に臨む半導体メサ部を形成する工程と、
上記ベース層にコンタクトされた、上記半導体メサ部よりその外側の凹所上に差し渡る浮上延長部を有するベース電極の形成工程とを有し、
該ベース電極の形成工程が、ベース電極形成用支持部材の形成工程と、ベース電極金属層のパターン化工程とを有し、
上記ベース電極形成用支持部材の形成工程は、上記ベース電極の形成部において上記半導体メサ部上にメサ側縁部から所定の幅Ｗに跨り、上記ベース電極の浮上延長部の形成部の上記凹所内に渡って上記ベース形成用支持部材を形成し、
上記ベース電極金属層のパターン化工程は、上記ベース電極の形成部以外にリフトオフ用レジストを形成する工程と、少なくとも上記ベース電極の形成部上を含む領域に電極金属層を形成する工程と、上記リフトオフ用レジスト除去することによって上記電極金属層をパターン化して上記ベース電極を形成する工程とを有することを特徴とするバイポーラトランジスタの製造方法。
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| US8212291B2 (en) * | 2008-03-12 | 2012-07-03 | Georgia Tech Research Corporation | Inverse mode SiGe HBT cascode device and fabrication method |
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| US8927379B2 (en) * | 2012-09-26 | 2015-01-06 | International Business Machines Corporation | Method to bridge extrinsic and intrinsic base by selective epitaxy in BiCMOS technology |
| US20160020307A1 (en) | 2014-07-16 | 2016-01-21 | Win Semiconductors Corp. | Heterojunction Bipolar Transistor |
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