本発明は、ヘテロ接合バイポーラトランジスタおよびその製造方法に関し、より具体的にはV族元素として燐を含むエミッタ層を有するヘテロ接合バイポーラトランジスタと、その製造方法に関するものである。
ヘテロ接合バイポーラトランジスタ(HBT;Heterojunction Bipolar Transistor)は、以降、HBTと略称する。HBTでは、例えば、NPN型バイポーラトランジスタの構成において、p型ベースよりもバンドギャップの大きな半導体材料をn型エミッタに用い、接合面をヘテロ接合とすることにより、下記のようなトランジスタの高性能化に有利な特徴を多く有している。すなわち、p型ベース層の低抵抗化のためにドープするp型不純物濃度を高くした場合にも、エミッタ注入効率の低下を起こさず、従って大きな電流増幅率が得られること、さらにベース抵抗を低く抑えられることなどの特徴である。
特に、ヘテロ接合の形成にIII−V族化合物半導体材料を用いる場合には、ベース等に優れた電子輸送特性を有する半導体材料を選択できる。また、ヘテロ接合を形成する材料の選択によりヘテロ接合におけるバンド不連続を種々に設計できるなど、ヘテロ接合の組み合わせが広がること、さらには、同一基板上に電子デバイスのみならず光デバイスをも集積するなど、電子デバイスと光デバイスとの融合も可能となるIII−V化合物半導体を用いたHBTの中でも、ヘテロ接合の組み合わせにInGaAs層とInP層とを採用するHBTは、特にInGaAs層は電子輸送特性が優れ、かつ、これら材料系のバンドギャップエネルギーは光デバイスともよく適合するという利点を持っている。
HBTにおいては、高い高周波特性を得るとともに、高い電流利得を得ることが重要な要素の一つとなっている。
この目的のため、例えばヘテロ接合を形成するn型エミッタとp型ベースとのそれぞれの材料にAlGaAsとGaAsとを用いたHBTでは、図18に示されるように、AlGaAsエミッタ層44がGaAsエミッタキャップ層45の外側に張り出した構造が採用されている(例えば非特許文献1)。GaAsは表面再結合速度が大きいため、p型ベースにGaAsを用いたHBT(以後、GaAs−HBTと記述する)では図19に示されるような構造では、ベース表面における電子35と正孔36の再結合31が電流利得を減少させる。そのため、この報告例では図18に示されるようにエミッタ層44においてエミッタレッジ46と呼ばれる完全に空乏化した部分をエミッタキャップ層45の外側に設けてベース層43の表面を覆って安定化させることにより、GaAs表面における再結合を抑制して電流利得の減少を防いでいる。
しかしながら、上記図18に示される非特許文献1の構造では、真性エミッタ領域44aとベース電極12との間のベース層43の表面大部分はエミッタレッジ46で覆われるものの、エミッタレッジ46とベース電極12との間には依然としてベース層43の表面が露出した露出領域47が残されている。そこで、例えば特許文献1では、図20に示すように、エミッタレッジ46をベース電極12の外側にまで広げて、真性トランジスタ領域21とベース電極12の間のベース層43表面を完全にエミッタレッジ46で覆うことにより、ベース層43表面での再結合を抑制している。
しかしながら、これらの報告例の構造では、ベース層43表面をエミッタ層44で保護するためにエミッタキャップ層45に対してエミッタ層44を外側にある程度大きく張り出す形状に加工する必要がある。したがって、エミッタ電極11とベース電極12間の距離が大きく離れるため、エミッタベース間のベース抵抗32が増加する。しかも、特許文献1ではベースコンタクトをエミッタレッジの上から取る必要があるため、ベースコンタクト抵抗33も増加する。
その結果HBTの高周波特性を示す指標の一つである最大発振周波数f
MAXが損なわれるという問題がある。なぜなら、f
MAXは下記の数1式で与えられるからである。
ここで、fTは電流利得遮断周波数、RBはベース抵抗、CBCはコレクタ容量である。
さて、本発明が適用の対象とするHBTの一例であるInPエミッタを用いたHBT(以後、InP−HBTと記述する)では、図21に示されているように、通常、ベース層としてInGaAsが用いられている(例えば、非特許文献2参照)。InGaAsは表面再結合速度がGaAsと比べて1桁小さいことが知られていることから、InP−HBTにおいてはGaAs−HBTの場合のようにベース表面での再結合を抑制するという意味においてはエミッタレッジを設ける必要は必ずしもない。実際にInP−HBTはエミッタレッジがない構造において素子を微細化しても電流利得がほとんど劣化しないことが報告されている。
しかしながら、エミッタにInPを用いたHBTの場合、高温で長時間保管した場合にエミッタメサの結晶方位に依存した電流利得の低下が生じるという問題が新たに報告されている(例えば、非特許文献3参照)。この原因は、InP表面に表面欠陥が生じることによって表面再結合が発生することにあると言われている。
本発明者は、InPエミッタ層の側面の方位とエミッタ層側面における表面再結合との関係について詳しく検討を行った。すなわち、図22(a)および図22(b)に示した異なるエミッタメサ方位を持つ素子それぞれを摂氏150度で100時間保管し、ベース電流の変化を調べた。その結果、InPエミッタの外周形状が[1−10]方向に平行な長辺、[110]方向に平行な短辺を有する素子においては図23(a)に示すように高温保管後もベース電流の増加が少ないのに対し、InPエミッタの外周形状が[110]方向に平行な長辺、[1−10]方向に平行な短辺を有する素子では図23(b)に示すように高温保管後にベース電流が著しく増加する欠点が分かった。すなわち、InPエミッタの側面のうち、[110]方向に沿ったエミッタ層の側面において高温保管により「表面再結合・リーク電流」が発生することが分かる。
上述した欠点を解決する手段として、GaAs−HBTの場合と同じように空乏化したエミッタレッジを設ければ、表面欠陥の生じるエミッタ側面を真性トランジスタ領域から電気的に分離することができる。しかしながら、GaAs−HBTの場合と同じ理由によってベース抵抗が増加するため、単なるエミッタレッジを設けただけでは高い高周波特性と高い電流利得とを両立させることはできない。
特開平11−121462号公報
「1989年5月、アイ・イー・イー・イー・エレクトロン・デバイス・レターズ、第10巻、第5号、200〜202頁」(IEEE ELECTRON DEVICE LETTERS, VOL.10, NO.5,MAY,1989,p200〜202)
「1996年11月、ジャパニーズ・ジャーナル・オブ・アプライド・フィジックス、第35巻、第11号、5646〜5654頁」(JAPANESE JOURNAL OF APPLIED PHYSICS VOL.35,NO.11,NOVEMBER,1996,p5646〜5654)
「1998年8月、アイ・イー・イー・イー・エレクトロン・デバイス・レターズ、第19巻、第8号、303〜305頁」 (IEEE ELECTRON DEVICE LETTERS, VOL.19, NO.8,AUGUST,1996,p303〜305)
解決しようとする課題は、従来のHBTでは、高周波特性を損なうことなくエミッタ側面における再結合・リーク電流に起因する電流利得の減少を抑制できない点である。
表面再結合・リーク電流によるベース電流の増加を抑制するため、エミッタ領域の真性トランジスタ領域から電気的に分離できるエミッタ層張り出し部を設け、主要な辺に沿った安定なエミッタ層の側面においてこのエミッタ層張り出し部の大きさを最小限にとどめるかまたは全く形成しないことを特徴としている。この構成により、高周波特性を損なうこともない。
具体的には、本発明は、(001)面または(001)面より5度以内の傾きを有する面を主要な面とする半導体基板上に、第1導電型のコレクタ層、第2導電型のベース層、第1導電型のエミッタ層、および第1導電型のエミッタキャップ層それぞれが順次積層形成され、前記エミッタ層が前記エミッタキャップ層の外側に張り出したエミッタ層張り出し部を有するヘテロ接合バイポーラトランジスタにおいて、高周波特性を損なうことなくエミッタ側面における再結合・リーク電流に起因する電流利得の減少を抑制できる条件を有した上記エミッタ層張り出し部を備えている。このエミッタ層張り出し部は、エミッタキャップ層およびエミッタ電極それぞれとの間の相互寸法を、高周波特性を損なうことなくエミッタ側面における再結合・リーク電流に起因する電流利得の減少を抑制可能な所定値に規定していることを特徴としている。
所定値の一つは、エミッタ層張り出し部の長さが、結晶方位[1−10]およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタ層の側面を前記エミッタキャップ層で規定される真性トランジスタ領域から電気的に分離する長さであること、
他の一つは、エミッタ層張り出し部の長さが、結晶方位[1−10]およびこれと結晶学的に等価な方向に略平行な方向ではエミッタ層張り出し部の表面を実質的に電流が流れない長さであること、
他の一つは、前記エミッタ層が、結晶方位[1−10]およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタキャップ層の外に張り出すこと、
他の一つは、前記エミッタ層が、結晶方位[1−10]およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタキャップ層の外に張り出し、結晶方位[110]およびこれと結晶学的に等価な方向に略平行な方向には前記エミッタ層張り出し部の幅はゼロまたは[1−10]方向への張り出し長さよりも短いこと、
他の一つは、前記エミッタ層張り出し部が、結晶方位[1−10]およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタ電極の外に張り出さない長さを有し、かつ結晶方位[110]およびこれと結晶学的に等価な方向に略平行な方向ではゼロまたは前記エミッタ電極の外に張り出さず、かつ[1−10]方向への張り出し長さよりも小さい長さを有すること、
更に残りの一つは、前記エミッタ層張り出し部が、結晶方位[1−10]およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタ電極の外に張り出す長さであり、かつ結晶方位[110]およびこれと結晶学的に等価な方向に略平行な方向ではゼロないし前記エミッタ電極の外に張り出さない長さであること、である。
上述するヘテロ接合バイポーラトランジスタの製造方法では、上述した構造を形成するため、
前記エミッタキャップ層上に上述した所定形状のエミッタ電極を形成する工程と、
前記エミッタ電極をエッチングマスクとして前記エミッタキャップ層の不要部分を選択的にエッチング除去する工程と、
前記エミッタ電極及び前記エミッタキャップ層をマスク材で被覆した後、結晶方位[1−10]およびこれと結晶学的に等価な方向に略平行な方向では、前記エミッタ層の側面を前記エミッタキャップ層で規定される真性トランジスタ領域から外に張り出すように前記エミッタ層をエッチング除去する工程とを含んでいる。
上述した構成に、少なくとも低誘電率絶縁膜を含む層間絶縁膜を用いた多層配線構造を加える場合、プロトンの半導体層への侵入を抑制するため、この低誘電率絶縁膜の上下の何れか一方、又は両方それぞれに半導体層へ加わる歪を抑制する歪抑制層と半導体層へのプロトンの侵入を抑制するプロトン侵入抑止層とのいずれか一方、若しくは両方を形成している。
本発明によるヘテロ接合バイポーラトランジスタは、高温で保管したり通電するなどのストレスを与えた場合に表面再結合が生じるInPエミッタ層の側面を真性トランジスタ領域となる真性エミッタ領域から電気的に分離することを目的としたエミッタ層張り出し部が設けられているため、高温通電により表面再結合・リーク電流が増加する不安定なエミッタ側面が真性エミッタ領域に近接して表面再結合・リーク電流により素子特性が劣化することが抑制される。従って、ベース電流の増加が抑制できるという利点がある。
なお、本発明では主要な辺である[1−10]方向に平行な辺に沿った安定なエミッタ層側面において、エミッタ層の真性トランジスタ領域から分離する必要がないため、エミッタ層張り出し部の大きさを最小限にとどめるかまたは全く形成していない。従って、エミッタベース間距離は必要以上に大きくならずベース抵抗の増加がないので、高周波特性を損なうことはない。
上述した利点に加え、本発明によるヘテロ接合バイポーラトランジスタは低誘電率絶縁膜から半導体層へのプロトンの侵入を防ぐことができるため、更に、層間絶縁膜に起因する信頼性の悪化を防止することができる。
表面再結合・リーク電流によるベース電流の増加が抑制されるという目的を、エミッタ領域の真性トランジスタ領域から電気的に分離できるエミッタ層張り出し部を設け、主要な辺に沿った安定なエミッタ層の側面においてエミッタ層張り出し部の大きさを最小限にとどめるかまたは全く形成しないことにより、高周波特性を損なわずに実現した。
以降に、図面を参照して本実施の形態について説明する。なお、参照図面において、構造を説明する部分は模式図であり、説明の主要対象部分以外は省略されており、かつその配置関係が示されるのみで、その大きさの相互関係は図面が正確に示すものではない。また、同一機能の構成要素は、組成または形状に差がある場合でも、対比して理解を容易にするため、それぞれの構成例における全ての図面にわたって同一の名称および番号符号が付与されている。
図1から図9までを参照して、本発明の一つの実施例について説明する。
図1(a)から図1(c)までは、本発明によるヘテロ接合バイポーラトランジスタ(以降、HBTと略称する)の一つの実施例を示す。図1(a)は、本実施例のHBT素子構造の平面形状を模式的に示す図である。図1(b)はHBT素子構造の中央を横断するA−A断面形状を模式的に示す図である。また、図1(c)は、HBT素子構造の中央を横断するB−B断面形状を模式的に示す図である。
本実施例として図示されるHBTでは、第1導電型のコレクタ層にn型InGaAsサブコレクタ層2およびn型InGaAsコレクタ層3、第2導電型のベース層にp型InGaAsベース層4、第1導電型のエミッタ層にInPエミッタ層5、および第1導電型のエミッタキャップ層にn型InGaAsエミッタキャップ層6それぞれが適用される。
すなわち、(001)面を主表面とする半絶縁性InP基板1に、エピタキシャル成長法により、n型InGaAsサブコレクタ層2、n型InGaAsコレクタ層3、p型InGaAsベース層4、InPエミッタ層5、n型InGaAsエミッタキャップ層6の各層が順次積層形成され、エピ層構造が構成されている。n型InGaAsエミッタキャップ層6上にエミッタ電極11が、p型InGaAsベース層4上にベース電極12が、n型InGaAsサブコレクタ層2上にコレクタ電極13が、それぞれ設けられている。また、エミッタ層5は、図1(c)に示されるように、エミッタキャップ層6の側面から外側に張り出して側面5bを形成するエミッタ層張り出し部5cを有している。
エミッタ電極11の平面形状は、長辺、短辺が各々[1−10]、[110]方向に平行な向きを有する長方形である。ただし、長辺の方位が[1−10]方向に略平行であれば、エッチング加工後のエミッタメサ形状は、エミッタ電極11の長辺が[1−10]方向に平行な場合と同様の形状となるため、本実施例の効果が損なわれることはない。また、InGaAsエミッタキャップ層6の平面形状は図1(a)に示されるように、各辺はエミッタ電極11の外周よりも内側に存在する。また、InPエミッタ層5の平面形状は図1(a)に示すように[1−10]方向に平行でない辺はすべてエミッタ電極11の外側に位置し、しかも[1−10]方向に平行な辺はエミッタ電極11より内側かつInGaAsエミッタキャップ層6の外周より外側に位置する。また、エミッタ電極11に対して対称的な形状にベース電極12が形成され、そのベース電極12を囲むようにコレクタ電極13が形成されている。また、素子の外側にメサ・エッチング加工を施し、素子分離がなされている。
次に、図2から図4までを参照して、図1示されるHBTを製造するプロセスを以下に述べる。図2(a)から図2(g)までは、このHBT素子構造を形成する一連の工程を概略的に示す図である。図3(a)から図3(c)までは、図1示されるHBT素子構造のうち、エミッタメサ構造を形成する工程を概略的に示した断面図である。また、図4(a)から図4(c)までは、図1示されるHBT素子構造のうち、エミッタメサ構造を形成する工程を概略的に示した平面図である。
まず、(001)面を主表面とする半絶縁性InP基板1上に、Siを1e19/cm3にドーピングした厚さ500nmのn型InGaAsサブコレクタ層2、Siを1e16/cm3にドーピングした厚さ300nmのn型InGaAsコレクタ層3、炭素を4e19/cm3にドーピングした厚さ50nmのp型InGaAsベース層4、Siを3e17/cm3にドーピングした厚さ50nmのInPエミッタ層5、Siを3e19/cm3にドーピングした厚さ150nmのn型InGaAsエミッタキャップ層6それぞれを、順次エピタキシャル成長する。
次いで、n型InGaAsエミッタキャップ層6上に、電極材料として、例えば、WSiを堆積し、さらに不要部分を除去することでパターニングして、長方形の形状をとるエミッタ電極11を形成する。
次いで、エミッタ電極11をマスクとしてInGaAsエミッタキャップ層6をエッチングする。エッチング後におけるInGaAsエミッタキャップ層6の外周形状は、エミッタ電極11の形状を縮小した形状となる。
この工程後の構造は、図2(a)、図3(a)、および図4(a)に示される。
次いで、図2(b)、図3(b)、および図4(b)に示されるように、エミッタ電極11を覆い、しかもエミッタ電極11の形状に対して[1−10]方向および[−110]方向に長い形状にフォトレジスト7でパターンを形成する。そのフォトレジスト7をマスクとし、エッチング液として、塩酸を含む水溶液を用いることで、図2(c)、図3(c)、および図4(c)に示されるように、InPのエミッタ層5のみが選択的にエッチングされる。この結果、図3(c)および図4(c)に示されるように、フォトレジスト7の形状がエミッタ電極形状に対して[1−10]方向および[−110]方向に長いため、エッチング加工後におけるInPエミッタ層5の外周形状は、InGaAsエミッタキャップ層6の外周形状に対して[1−10]方向および[−110]方向に張り出した形状となり、エミッタ層張り出し部5cが形成される。InPエミッタ層5をエッチング加工する際、[1−10]方向および[−110]方向へのエミッタ層張り出し部5cの張り出し幅5dは0.3μm以上、望ましくは0.5μm以上、さらに望ましくは1.0μm以上とされる。
このように、エミッタ層張り出し部5cの張り出し幅5dを少なくとも0.3 μm以上にすることにより、エミッタ層張り出し部5cの抵抗5eが増加する。このためエミッタ層張り出し部5cには実質的に電流が流れなくなり、表面再結合の生じるエミッタ側面5bをエミッタキャップ層6で規定される真性トランジスタ領域から電気的に分離することができる。また、同様にエミッタ層張り出し部5cの表面に流れるリーク電流を抑えることができる。さらに、図4(c)に示される[110]方向および[−1−10]方向へのエミッタ層張り出し幅5fは0〜1.0μm、望ましくは0〜0.5μm、さらに望ましくは0〜0.3μmとする。このようにエミッタ張り出し幅5fを1.0μm以下とすることで、ベース抵抗を小さくすることができる。
次いで、エミッタ層5のエッチング加工工程を終えた後に、露出しているp型InGaAsのベース層4上に開口部を設けたフォトレジストを形成する。この開口部を設けたフォトレジストとエミッタ電極11とをマスクとして利用することにより、PtとAuを含む金属を、p型InGaAsのベース層4上に堆積して図2(d)に示されるように、ベース電極12の形成がなされる。InPのエミッタ層5の外周のうち、主要な辺をなす[1−10]方向に平行な辺においては、n型InGaAsのエミッタキャップ層6とInPのエミッタ層5とはエミッタ電極11よりも内側に位置するようにエッチング加工されているため、このベース電極12の形成工程では、エミッタ電極11に対して、ベース電極12の形成が自己整合的になされる。
次いで、図2(e)で示されるように、p型InGaAsのベース層4の不要なベース領域と、n型InGaAsのコレクタ層3の不要部分とを、選択的にエッチング除去してベースメサを形成し、下層のn型InGaAsサブコレクタ層2の表面を露出させる。
さらに、図2(f)で示されるように、露出させたn型InGaAsサブコレクタ層2上にコレクタ電極13を形成する。このコレクタ電極形成工程に引き続き、HBT素子領域以外のn型InGaAsサブコレクタ層2の不要部分を、半絶縁性InP基板1に達するまでエッチング除去して図2(g)に示されるように形成し、素子間の絶縁分離を図る。この素子絶縁エッチング工程を完了した時点で、図1に示す、本実施例のHBTが作製される。
本実施例では、図1(a)および図1(b)に示されるように、エッチング加工後におけるInPエミッタ層5の外周形状について、[1−10]に平行な辺がInGaAsエミッタキャップ層6で規定される真性トランジスタ領域21よりも外側に位置するようにInPエミッタ層5を加工している。しかし、例えば図5に示されるように、InGaAsエミッタキャップ層6とInPエミッタ層5との[1−10]方向に平行な辺の位置が一致しても本発明の効果が損なわれることはない。
また、本実施例ではInPエミッタ層5を加工する際のマスクとして、図2(b)、図3(b)、または図4(b)に示した長方形のフォトレジストパターンを用いているが、例えば、図6(a)に示す形状のフォトレジスト7でInGaAsエミッタキャップ層6およびエミッタ電極11の先端部分だけを覆ってもよい。この場合、エッチング加工後におけるInPエミッタ層5の外周形状は、図6(b)のようにフォトレジストの形状を反映した形状となるが、本発明の効果が損なわれることはない。
さらに、本実施例ではエミッタ電極11の形状を、長辺は[1−10]方向に、短辺は[110]方向に平行な長方形としている。しかし、エッチング加工後のInGaAsエミッタキャップ層6の外周形状が[1−10]方向に平行な辺を長辺として構成される限り、エミッタ電極11の形状は特に長方形に限定されるものではなく、例えば、図7に示したような多角形でも本発明の効果が損なわれることはない。なお、ここでエミッタ電極の平面形状の変形例を示すのは、エミッタ電極をエッチングマスクとしてエミッタキャップ層を形成する場合、エミッタキャップ層の形状はエミッタ電極の形状を反映するため、結果的には、エミッタ層張り出し部の形状の変形例となるからである。
さらに、エミッタ電極11の長辺が結晶方位[1−10]に略平行でなくても、例えば図8(a)のように[1−10]に平行な長辺を有する長方形の長辺に複数の小突起が付加された形状であれば、InGaAsエミッタキャップ層6をエッチング加工する際に[1−10]方向、[110]方向およびこれらに等価な方向に対するエッチングレートに比べ、[100]方向、[010]方向およびこれらに等価な方向に対するエッチングレートが有意に高いエッチング液を用いることにより、図8(b)に示されるように、InGaAsエミッタキャップ層6の外周形状が[1−10]方向に平行な辺を主要な辺として構成されるため、本発明の効果が損なわれることはない。
また、本実施例では、InGaAsエミッタキャップ層6をエッチング加工した後のInGaAsエミッタキャップ層6の外周形状を、エミッタ電極11を縮小した形状としているが、例えば、図9に示されるように、[1−10]方向、[110]方向およびこれらに等価な方向に対するエッチングレートより、[100]方向およびこれに等価な方向に対するエッチングレートが有意に高いエッチング液を用いることにより、エッチング加工後のInGaAsエミッタキャップ層6の外周形状が六角形あるいは八角形となっても、InPエミッタ層5の側面と真性エミッタ領域である真性トランジスタ領域となるエミッタキャップ層6の側面との距離が電気的に分離する長さであるという関係を満たす限りにおいては本発明の効果が損なわれることはない。
また、本実施例では、ベース層としてp型InGaAsを用いているが、エミッタ層とのエッチング選択性を有する材料であれば、例えば、ベース層としてp型GaAsSbを用いてもよい。さらに、コレクタ層およびサブコレクタ層の材料としてInGaAsではなくInPを用いてもよい。
また、本実施例では、半絶縁性InP基板の主表面を(001)面としているが、主表面の面方位と[001]方向のずれが5度以内であれば本発明の効果が損なわれることはない。
さらに、本実施例では、エミッタ層としてInP層を用いているが、例えばエミッタ層がInAlAs層とInP層とのように複数のエピ層から構成されていても、少なくともInP層についてエミッタ層の張り出し構造がエミッタ層の側面と真性トランジスタ領域となるエミッタキャップ層の側面との距離が電気的に分離する長さであるという関係で形成されていれば、本発明の効果が損なわれることはない。
以上に説明した通り、本発明で示したInPエミッタ層の形状に特徴を有する実施形態を利用することにより、作製されるHBTにおいてInPエミッタ層側面のうち、不安定な側面を真性エミッタ領域である真性トランジスタ領域から遠ざけることが可能となり、高温保管などによって誘発される表面再結合・リーク電流の発生が抑制されるため、信頼性に優れたHBTの作製が可能となる。
図10から図13までを参照して、本発明によるHBTのうち、上記図1を参照したものとは別の一つの実施例について説明する。
図10(a)は、本実施例のHBT素子構造の平面形状を模式的に示す図である。図10(b)はHBT素子構造の中央を横断するA−A断面形状を模式的に示す図である。また、図10(c)は、HBT素子構造の中央を横断するB−B断面形状を模式的に示す図である。
本実施例のHBTでは、(001)面を主表面とする半絶縁性InP基板1上にエピタキシャル成長法により、n型InGaAsサブコレクタ層2、n型InGaAsコレクタ層3、p型InGaAsベース層4、InPエミッタ層5、およびn型InGaAsエミッタキャップ層6それぞれが順次積層形成され、HBTのエピ層構造が構成されている。n型InGaAsエミッタキャップ層6上にエミッタ電極11が、p型InGaAsベース層4上にベース電極12が、またn型InGaAsサブコレクタ層2上にコレクタ電極13が、それぞれ設けられている。また、エミッタ層5は、図10(c)に示されるように、エミッタキャップ層6の側面から外側に張り出して側面5bを形成するエミッタ層張り出し部5cを有している。
エミッタ電極11の平面形状は、長辺、短辺が各々[1−10]、[110]方向に平行な向きを有する長方形である。また、n型InGaAsエミッタキャップ層6の平面形状は、図10(a)に示されるように、各辺はエミッタ電極11の外周よりも内側に存在する。また、InPエミッタ層5の平面形状は、図10(a)に示されるように、各辺がInGaAsエミッタキャップ層6の外周よりも外側、かつエミッタ電極11よりも内側に位置している。更に、InPエミッタ層5の外周を構成する辺のうち、[1−10]方向に平行な辺から真性トランジスタ領域21までの距離L1よりも[1−10]方向に平行でない辺から真性トランジスタ領域21までの距離L2の方が大きい。また、エミッタ電極11に対して対称的な形状にベース電極12が形成され、そのベース電極12を囲むようにコレクタ電極13が形成されている。また、素子の外側にメサ・エッチング加工を施し、素子分離がなされている。
次に、図11から図13までに図10を併せ参照して、図10に示された実施例のHBTを製造するプロセスを述べる。
図11(a)から図11(g)までは、このHBT素子構造を形成する一連の工程を概略的に示す図である。図12(a)から図12(c)までは、図10に示されるHBT素子構造のうち、エミッタメサ構造を形成する工程を概略的に示した断面図である。また、図13(a)から図13(d)までは、図10に示されるHBT素子構造のうち、エミッタメサ構造を形成する工程を概略的に示した平面図である。
まず、(001)面を主表面とする半絶縁性InP基板1上に、Siを1e19/cm3にドーピングした厚さ500nmのn型InGaAsサブコレクタ層2、Siを1e16/cm3にドーピングした厚さ300nmのn型InGaAsコレクタ層3、炭素を4e19/cm3にドーピングした厚さ50nmのp型InGaAsベース層4、Siを3e17/cm3にドーピングした厚さ50nmのInPエミッタ層5、かつ、Siを3e19/cm3にドーピングした厚さ150nmのn型InGaAsエミッタキャップ層6それぞれを、順次エピタキシャル成長する。
次いで、n型InGaAsエミッタキャップ層6上に電極材料として例えばWSiを堆積し、さらに不要部分を除去することでパターニングして、長方形の形状をとるエミッタ電極11を形成する。
次いで、図11(a)、図12(a)、および図13(a)に示されるように、このエミッタ電極11に対し、[1−10]方向に平行な辺の一部を覆い、[110]方向に平行な辺は露出させるようにフォトレジスト7aでパターンを形成し、エミッタ電極11およびフォトレジスト7aをマスクとして、等方性のエッチング液を用いてInGaAsエミッタキャップ層6をエッチングする。
次いで、フォトレジスト7aを除去し、エミッタ電極11をマスクとしてInGaAsエミッタキャップ層6をエッチングする。エッチング後のInGaAsエミッタキャップ層6の外周形状は、図11(b)、図12(b)、および図13(b)に示されるように、エミッタ電極11の形状に対して、[110]方向および[−1−10]方向よりも[1−10]方向および[−110]方向に大きく後退した形状となる。
次いで、図11(c)、図12(c)、および図13(c)に示されるように、エミッタ電極11の各辺を均等に拡大した形状でエミッタ電極を覆うようにフォトレジスト7でパターンを形成する。次いで、そのフォトレジスト7をマスクとし、エッチング液として塩酸を含む水溶液を用いることによりInPのエミッタ層5のみを選択的にエッチングする。
InGaAsエミッタキャップ層6の外周形状がエミッタ電極11の形状に対して[1−10]方向に大きく後退した形状であるため、図11(d)、図12(d)および図13(d)に示されるように、エッチング加工後のInPエミッタ層5の外周形状はInGaAsエミッタキャップ層6に対して[1−10]方向および[−110]方向に張り出した形状となる。InPエミッタ層5をエッチング加工する際、[1−10]方向および[−110]方向へのエミッタ層5の張り出し幅5dは0.3μm以上、望ましくは0.5μm以上、さらに望ましくは1.0μm以上とする。このようにエミッタ層5の張り出し幅5dを少なくとも0.3 μm以上にすることにより、エミッタ層張り出し部5cの抵抗5eが増加するためエミッタ層張り出し部5cには実質的に電流が流れなくなり、表面再結合の生じるエミッタ層側面5bをエミッタキャップ層6で規定される真性トランジスタ領域から電気的に分離することができる。また、同様にエミッタ層張り出し部5cの表面に流れるリーク電流を抑えることができる。
さらに、[110]方向および[−1−10]方向へのエミッタ層5の張り出し幅5fは0〜1.0μm、望ましくは0〜0.5μm、さらに望ましくは0〜0.3μmとする。このようにエミッタ層5の張り出し幅5fを1.0μm以下とすることで、ベース抵抗を小さくすることができる。
このエミッタ層のエッチング加工工程を終えた後、図11(e)のベース電極12の形成工程から図11(h)の素子絶縁エッチング工程までの一連の工程を、上記図1を参照した実施例に記載する手順に準じて行うことにより、図10に示される本実施例のHBTを作製することができる。
以上に説明した通り、本発明で示したInPエミッタ層5の形状に特徴を有する実施形態を利用することにより、作製されるHBTにおいてInPエミッタ層5の側面5bのうち、不安定な側面を真性トランジスタ領域21から遠ざけることが可能となり、熱的ストレスによる表面再結合の発生が抑制されるため、信頼性に優れたHBTの作製が可能となる。
また、エミッタ層5の外周線がすべてエミッタ電極11の外周よりも内側に存在するため、後工程でベース電極を形成する際に、エミッタ電極11の全外周に対して自己整合的にベース電極が形成できるという利点がある。
図14から図17までを参照して、本発明によるHBTのうち、上記図1および図10を参照したものとは別の一つの実施例について説明する。
図14(a)は、本実施例のHBT素子構造の平面形状を模式的に示す図である。図14(b)はHBT素子構造の中央を横断するA−A断面形状を模式的に示す図である。また、図14(c)は、HBT素子構造の中央を横断するB−B断面形状を模式的に示す図である。
本実施例のHBTでは、(001)面を主表面とする半絶縁性InP基板1上にエピタキシャル成長法により、n型InGaAsサブコレクタ層2、n型InGaAsコレクタ層3、p型InGaAsベース層4、InPエミッタ層5、およびn型InGaAsエミッタキャップ層6それぞれの層が順次積層形成され、HBTのエピ層構造が構成されている。n型InGaAsエミッタキャップ層6上にエミッタ電極11、p型InGaAsベース層4上にベース電極12、かつn型InGaAsサブコレクタ層2上にコレクタ電極13それぞれが設けられている。また、エミッタ層5は、図14(c)に示されるように、エミッタキャップ層6の側面から外側に張り出して側面5bを形成するエミッタ層張り出し部5cを有している。
エミッタ電極11の平面形状は、長辺、短辺が各々[1−10]、[110]方向に平行な向きを有する長方形である。また、n型InGaAsエミッタキャップ層6の平面形状は図14(a)に示されるように、各辺はエミッタ電極11の外周よりも内側に存在する。また、InPエミッタ層5の平面形状は図14(a)に示されるように各辺がInGaAsエミッタキャップ層6の外周よりも外側かつエミッタ電極11よりも内側に位置し、しかもInPエミッタ層5の外周を構成する辺のうち、[1−10]方向に平行な辺から真性トランジスタ領域21までの距離L1よりも[1−10]方向に平行でない辺から真性トランジスタ領域21までの距離L2の方が大きい。また、エミッタ電極11に対して対称的な形状にベース電極12が形成され、そのベース電極12を囲むようにコレクタ電極13が形成されている。また、素子の外側にメサ・エッチング加工を施し、素子分離がなされている。
次に、図15から図17までを参照して、図14示されるHBTを製造するプロセスを以下に述べる。図15(a)から図15(h)までは、このHBT素子構造を形成する一連の工程を概略的に示す図である。図16(a)から図16(d)までは、図1示されるHBT素子構造のうち、エミッタメサ構造を形成する工程を概略的に示した断面図である。また、図17(a)から図17(c)までは、図14示されるHBT素子構造のうち、エミッタメサ構造を形成する工程を概略的に示した平面図である。
まず、(001)面を主表面とする半絶縁性InP基板1上に、Siを1e19/cm3にドーピングした厚さ500nmのn型InGaAsサブコレクタ層2、Siを1e16/cm3にドーピングした厚さ300nmのn型InGaAsコレクタ層3、炭素を4e19/cm3にドーピングした厚さ50nmのp型InGaAsベース層4、Siを3e17/cm3にドーピングした厚さ50nmのInPエミッタ層5、およびSiを3e19/cm3にドーピングした厚さ150nmのn型InGaAsエミッタキャップ層6それぞれを、順次エピタキシャル成長する。
次いで、n型InGaAsエミッタキャップ層6上に電極材料として例えばWSiを堆積し、さらに不要部分を除去することでパターニングして、長方形の形状をとるエミッタ電極11を形成する。
次いで、図15(a)、図16(a)、および図17(a)に示されるように、このエミッタ電極11に対し、[1−10]方向に平行な辺の一部を覆い、[110]方向に平行な辺は露出させるようにフォトレジスト7aでパターンを形成し、エミッタ電極11およびフォトレジスト7をマスクとして、等方性のエッチング液を用いてInGaAsエミッタキャップ層6をエッチングする。
次いで、フォトレジスト7aを除去し、エミッタ電極11をマスクとしてInGaAsエミッタキャップ層6をエッチングする。エッチング後のInGaAsエミッタキャップ層6の外周形状は、図15(b)、図16(b))、および図17(b)に示されるように、エミッタ電極11の形状に対して、エミッタ電極11の[1−10]方向に平行な辺に沿った領域における後退量に比べ、それ以外の領域の後退量が大きい形状となる。
次いで、InPエミッタ層5をエッチング加工する際のマスク材として例えば窒化シリコン膜8を堆積し、さらに、図15(c)および図16(c)に示されるように、エミッタ電極11の庇の下のみに窒化シリコン膜8が残るように窒化シリコン膜8をエッチング加工する。
次いで、窒化シリコン膜8をマスクとし、エッチング液として、塩酸を含む水溶液を用いることでInPエミッタ層5のみを選択的にエッチングする。エミッタ電極11の庇はエミッタ電極11の長辺に沿った領域よりもそれ以外の領域の方が大きく形成されているため、図15(d)、図16(d)、および図17(c)に示されるように、エッチング加工後のInPエミッタ層5の外周形状はInGaAsエミッタキャップ層6に対して[1−10]方向および[−110]方向に張り出した形状となる。
InPエミッタ層5をエッチング加工する際、[1−10]方向および[−110]方向へのエミッタ層5の張り出し幅5dは0.3μm以上、望ましくは0.5μm以上、さらに望ましくは1.0μm以上とする。
このようにエミッタ張り出し幅5dを少なくとも0.3μm以上にすることにより、エミッタ層張り出し部5cの抵抗5eが増加するためエミッタ層張り出し部5cには実質的に電流が流れなくなり、表面再結合の生じるエミッタ層側面5bをエミッタキャップ層6で規定される真性トランジスタ領域から電気的に分離することができる。また、同様にエミッタ層張り出し部5cの表面に流れるリーク電流を抑えることができる。さらに、[110]方向および[−1−10]方向へのエミッタ層5の張り出し幅5fは0〜1.0μm、望ましくは0〜0.5μm、さらに望ましくは0〜0.3μmとする。このようにエミッタ層5の張り出し幅5fを1.0μm以下とすることで、ベース抵抗を小さくすることができる。
このエミッタ層のエッチング加工工程を終えた後、図15(e)のベース電極12の形成工程から図15(h)の素子絶縁エッチング工程までの一連の工程を、上記図1を参照した実施例に記載する手順に準じて行うことにより、図14に示される本実施例のHBTを作製することができる。
なお、本実施例ではInPエミッタ層5をエッチング加工する際のマスク材として窒化シリコン膜を用いているが、酸化シリコン膜あるいはフォトレジストなどをマスク材として用いてもよい。
以上に説明した通り、本発明で示したInPエミッタ層の形状に特徴を有する実施形態を利用することにより、作製されるHBTにおいてInPエミッタ層側面のうち、不安定な側面を真性トランジスタ領域から遠ざけることが可能となり、高温保管後の表面欠陥に起因する表面再結合の発生が抑制されるため、信頼性に優れたHBTの作製が可能となる。さらに、本実施例の形態では、InPエミッタ層を加工する際のマスク材として、フォトレジストに比べてInPとの密着性が高い窒化シリコン膜を用いることによってInPのサイドエッチングレートを低くすることが可能となるため、エミッタメサ形状の制御性が高まる効果がある。
図24を参照して、本発明によるHBTのうち、層間絶縁膜まで含めた一つの実施例について説明する。
図24(a)は、本実施例のHBT素子構造の平面形状を模式的に示す図である。図24(b)は実施例4によるHBT素子構造の中央を横断するA−A断面形状を模式的に示す図である。また、図24(c)は、実施例4によるHBT素子構造の中央を横断するB−B断面形状を模式的に示す図である。
本実施例として図示されるHBTでは、第1導電型のコレクタ層にn型InGaAsサブコレクタ層2およびn型InGaAsコレクタ層3、第2導電型のベース層にp型InGaAsベース層4、第1導電型のエミッタ層にInPエミッタ層5、および第1導電型のエミッタキャップ層にn型InGaAsエミッタキャップ層6それぞれが適用される。
すなわち、(001)面を主表面とする半絶縁性InP基板1に、エピタキシャル成長法により、n型InGaAsサブコレクタ層2、n型InGaAsコレクタ層3、p型InGaAsベース層4、InPエミッタ層5、n型InGaAsエミッタキャップ層6の各層が順次積層形成され、エピ層構造が構成されている。n型InGaAsエミッタキャップ層6上にエミッタ電極11が、p型InGaAsベース層4上にベース電極12が、n型InGaAsサブコレクタ層2上にコレクタ電極13が、それぞれ設けられている。また、エミッタ層5は、図24(c)に示されるように、エミッタキャップ層6の側面から外側に張り出して側面5bを形成するエミッタ層張り出し部5cを有している。
エミッタ電極11の平面形状は、長辺、短辺が各々[1−10]、[110]方向に平行な向きを有する長方形である。ただし、長辺の方位が[1−10]方向に略平行であれば、エッチング加工後のエミッタメサ形状は、エミッタ電極11の長辺が[1−10]方向に平行な場合と同様の形状となるため、本実施例の効果が損なわれることはない。また、InGaAsエミッタキャップ層6の平面形状は図24(a)に示されるように、各辺はエミッタ電極11の外周よりも内側に存在する。
また、InPエミッタ層5の平面形状は図24(a)に示すように[1−10]方向に平行でない辺はすべてエミッタ電極11の外側に位置し、しかも[1−10]方向に平行な辺はエミッタ電極11より内側かつInGaAsエミッタキャップ層6の外周より外側に位置する。また、エミッタ電極11に対して対称的な形状にベース電極12が形成され、そのベース電極12を囲むようにコレクタ電極13が形成されている。また、素子の外側にメサ・エッチング加工を施し、素子分離がなされている。
本実施例のHBTでは図24(b)、(c)に示すように層間絶縁膜として、低誘電率材料である例えばビスベンゾシクロブテン(以後、BCBと略称する)膜30が用いられている。
低誘電率材料を用いることにより配線での高周波特性の劣化を抑えることが可能になる。ところがBCB膜30は半導体層との間の密着性を良くするため密着カップリング剤とともに用いられるが、カップリング剤からプロトンが放出されることが発明者らの実験で明らかになった。そのためBCBが半導体層に直接接触しているとプロトンが半導体層へ吸着または侵入することになる。これがエミッタ層5に吸着するとエミッタ層5の側壁において表面ポテンシャルが低下し、リーク電流が発生する要因となる。また、ベース層4に侵入するとプロトンはカーボンアクセプタを不活性化する。これらはいずれもHBTの特性変動を引き起こし、信頼性に重大な影響を与える。
そのため本実施例ではプロトンを通過させない絶縁性無機化合物膜として、例えば酸化アルミニウム膜31をBCB膜30と半導体層の間に挟み込んでこれを防止している。また、BCB膜30と半導体層との間には大きな熱膨張係数差があり半導体層には大きな歪が加わっている。これにより半導体表面の分極が顕著になり、表面の一部はマイナスに帯電して、ここにプラスに帯電しているプロトンが吸着しやすくなることからやはり信頼性の悪化を招く。BCB膜30上の窒化シリコン膜8は熱膨張係数がBCBに比べて小さく、BCBが半導体表面に加える応力を緩和することができる。そのため半導体表面の分極を抑制することが可能になり、プロトンの半導体表面への吸着を抑制することができる。また、これらの効果により信頼性の劣化を防止することができる。
以上の結果、本実施例によるヘテロ接合バイポーラトランジスタでは、高周波特性を劣化させることなく高信頼なヘテロ接合バイポーラトランジスタが得られる。
本実施例では、ベース層としてp型InGaAsを用いているが、エミッタ層とのエッチング選択性を有する材料であれば、例えば、ベース層としてp型GaAsSbを用いてもよい。さらに、コレクタ層およびサブコレクタ層の材料としてInGaAsではなくInPを用いてもよい。
また、本実施例では、半絶縁性InP基板の主表面を(001)面としているが、主表面の面方位と[001]方向のずれが5度以内であれば本発明の効果が損なわれることはない。
さらに、本実施例では、エミッタ層としてInP層を用いているが、例えばエミッタ層がInAlAs層とInP層とのように複数のエピ層から構成されていても、少なくともInP層についてエミッタ層の張り出し構造がエミッタ層の側面と真性トランジスタ領域となるエミッタキャップ層の側面との距離が電気的に分離する長さであるという関係で形成されていれば、本発明の効果が損なわれることはない。
さらに、本実施例では低誘電率絶縁膜としてBCBが用いられているが、この代わりに他の低誘電率絶縁膜、例えば水素化シルセスキオキサン(HSQ)、アルキルシルセスキオキサン(MSQ)、水素化アルキルシルセスキオキサン(HOSP)などを用いてもよい。
さらに、本実施例ではプロトンの半導体層への侵入防止のため酸化アルミニウム膜をBCBと半導体層の間に挟みこんでいるが、これを窒化アルミニウム、窒化シリコンなど他の絶縁性無機化合物膜にしても本発明の効果は損なわれない。
さらに本実施例では歪抑制層として窒化シリコンを用いたが、これを酸化シリコン、窒化アルミニウム、酸化アルミニウムなどにしても本発明の効果は損なわれない。
さらに、本実施例では低誘電率絶縁膜の上下に歪抑制層とプロトン侵入抑制層を同時に形成したが、このうちの一方のみを形成してもよいことは勿論である。
さらに本実施例では低誘電率絶縁膜の上下に歪抑制層とプロトン侵入抑制層のみを形成したが、この層構造にさらに他の絶縁膜を挟み込んで4層以上の層構造をとってもよいことは勿論である。
以上に説明した通り、本発明で示したInPエミッタ層の形状に特徴を有する実施形態を利用することにより、作製されるHBTにおいてInPエミッタ層側面のうち、不安定な側面を真性エミッタ領域である真性トランジスタ領域から遠ざけることが可能となり、高温保管などによって誘発される表面再結合・リーク電流の発生が抑制されるため、信頼性に優れたHBTの作製が可能となる。また、層間絶縁膜が低誘電率絶縁膜から半導体層へのプロトンの侵入を防止するための層構造を有していることからプロトンの半導体表面への吸着及び侵入による特性変動が防止され、信頼性に優れたHBTの作製が可能になる。
バイポーラトランジスタにおいてエミッタ層側面のうち、不安定な側面を真性トランジスタ領域から遠ざけるようなエミッタ層の形状に特徴を有する実施形態を利用することにより、高温において形成される表面欠陥に起因する表面再結合の発生を抑制することが可能となり、信頼性に優れたバイポーラトランジスタの作製に適用可能である。
また、層間絶縁膜に低誘電率絶縁膜を用いて配線を形成する構成において、プロトン拡散抑制層及び歪抑制層により半導体層へのプロトンの吸着及び侵入を抑制できるため、信頼性に優れたバイポーラトランジスタの作製に適用可能である。
本発明のHBTにおける素子構成を模式的に平面で説明する図である。(実施例1)
本発明のHBTにおける素子構成を模式的に図1(a)のA−A断面で説明する図である。(実施例1)
本発明のHBTにおける素子構成を模式的に図1(a)のB−B断面で説明する図である。(実施例1)
図1のHBTを製造する最初のプロセスの概略を説明する図である。
図1のHBTを製造する図2(a)に続くプロセスの概略を説明する図である。
図1のHBTを製造する図2(b)に続くプロセスの概略を説明する図である。
図1のHBTを製造する図2(c)に続くプロセスの概略を説明する図である。
図1のHBTを製造する図2(d)に続くプロセスの概略を説明する図である。
図1のHBTを製造する図2(e)に続くプロセスの概略を説明する図である。
図1のHBTを製造する図2(f)に続くプロセスの概略を説明する図である。
図1のHBT製造プロセス中、エミッタメサ構造を形成する最初の工程の概略を断面で説明する図である。
図1のHBT製造プロセス中、エミッタメサ構造を形成する図3(a)に続く工程の概略を断面で説明する図である。
図1のHBT製造プロセス中、エミッタメサ構造を形成する図3(b)に続く工程の概略を断面で説明する図である。
図1のHBT製造プロセス中、エミッタメサ構造を形成する最初の工程の概略を平面で説明する図である。
図1のHBT製造プロセス中、エミッタメサ構造を形成する図4(a)に続く工程の概略を平面で説明する図である。
図1のHBT製造プロセス中、エミッタメサ構造を形成する図4(b)に続く工程の概略を平面で説明する図である。
図1の実施例のHBTにおける素子構成に関し、エミッタキャップ層とエミッタ層との長辺が一致する場合のエミッタメサ構造を模式的に平面で説明する図である。
図2のHBT製造プロセス中、エミッタメサをエッチング加工する際のマスクパターンの一例を平面で説明する図である。
図2のHBT製造プロセス中、エミッタメサをエッチング加工する際のエッチング加工後のエミッタメサ構造の一例を平面で説明する図である。
図1のHBT構造のうち、エミッタ電極形状部分の別の一例を平面で説明する図である。
図1のエミッタメサ構造部分における別の一例を平面で説明する図である。
図1のエミッタメサ構造部分における別の一例をエミッタキャップ層を示して平面で説明する図である。
図1のエミッタメサ構造部分における更に別の一例を平面で説明する図である。
本発明のHBTにおける素子構成を模式的に平面で説明する図である。(実施例2)
本発明のHBTにおける素子構成を模式的に図10(a)のA−A断面で説明する図である。(実施例2)
本発明のHBTにおける素子構成を模式的に図10(a)のB−B断面で説明する図である。(実施例2)
図10のHBTを製造する最初のプロセスの概略を説明する図である。
図10のHBTを製造する図11(a)に続くプロセスの概略を説明する図である。
図10のHBTを製造する図11(b)に続くプロセスの概略を説明する図である。
図10のHBTを製造する図11(c)に続くプロセスの概略を説明する図である。
図10のHBTを製造する図11(d)に続くプロセスの概略を説明する図である。
図10のHBTを製造する図11(e)に続くプロセスの概略を説明する図である。
図10のHBTを製造する図11(f)に続くプロセスの概略を説明する図である。
図10のHBTを製造する図11(g)に続くプロセスの概略を説明する図である。
図10のHBT製造プロセス中、エミッタメサ構造を形成する最初の工程の概略を説明する断面図である。
図10のHBT製造プロセス中、エミッタメサ構造を形成する図12(a)に続く工程の概略を説明する断面図である。
図10のHBT製造プロセス中、エミッタメサ構造を形成する図12(b)に続く工程の概略を説明する断面図である。
図10のHBT製造プロセス中、エミッタメサ構造を形成する図12(c)に続く工程の概略を説明する断面図である。
図12のHBT製造プロセス中、エミッタメサ構造を形成する最初の工程の概略を説明する平面図である。
図12のHBT製造プロセス中、エミッタメサ構造を形成する図13(a)に続く工程の概略を説明する平面図である。
図12のHBT製造プロセス中、エミッタメサ構造を形成する図13(b)に続く工程の概略を説明する平面図である。
図12のHBT製造プロセス中、エミッタメサ構造を形成する図13(c)に続く工程の概略を説明する平面図である。
本発明のHBTにおける素子構成を模式的に平面で説明する図である。(実施例3)
本発明のHBTにおける素子構成を模式的に図14(a)のA−A断面で説明する図である。(実施例3)
本発明のHBTにおける素子構成を模式的に図14(a)のB−B断面で説明する図である。(実施例3)
図14のHBTを製造する最初のプロセスの概略を断面で説明する図である。
図14のHBTを製造する図15(a)に続くプロセスの概略を断面で説明する図である。
図14のHBTを製造する図15(b)に続くプロセスの概略を断面で説明する図である。
図14のHBTを製造する図15(c)に続くプロセスの概略を断面で説明する図である。
図14のHBTを製造する図15(d)に続くプロセスの概略を断面で説明する図である。
図14のHBTを製造する図15(e)に続くプロセスの概略を断面で説明する図である。
図14のHBTを製造する図15(f)に続くプロセスの概略を断面で説明する図である。
図14のHBTを製造する図15(g)に続くプロセスの概略を断面で説明する図である。
図15のHBT製造プロセス中、エミッタメサ構造を形成する最初の工程の概略を断面で説明する図である。
図15のHBT製造プロセス中、エミッタメサ構造を形成する図16(a)に続く工程の概略を断面で説明する図である。
図15のHBT製造プロセス中、エミッタメサ構造を形成する図16(b)に続く工程の概略を断面で説明する図である。
図15のHBT製造プロセス中、エミッタメサ構造を形成する図16(c)に続く工程の概略を断面で説明する図である。
図15のHBT製造プロセス中、エミッタメサ構造を形成する最初の工程の概略を平面で説明する図である。
図15のHBT製造プロセス中、エミッタメサ構造を形成する図17(a)に続く工程の概略を平面で説明する図である。
図15のHBT製造プロセス中、エミッタメサ構造を形成する図17(b)に続く工程の概略を平面で説明する図である。
従来のエミッタレッジを設けたGaAs−HBTの素子構成の一例を模式的に断面で説明する図である。
真性トランジスタ領域とベース電極との間に露出しているベース層の表面で電子と正孔の再結合が生じる様子を模式的に断面で説明する図である。
ベース電極の外側まで広がるエミッタ張り出し部を設けたHBTの素子構成の一例を模式的に断面で説明する図である。
エミッタメサ側面で電子と正孔の再結合が生じる様子を模式的に断面で説明する図である。
エミッタメサの外周形状を構成する長辺の方位が[1−10]方向に平行なHBTのエミッタメサ構造を模式的に平面で表した図である。
エミッタメサの外周形状を構成する長辺の方位が[110]方向に平行なHBTのエミッタメサ構造を模式的に平面で表した図である。
エミッタメサの外周形状を構成する長辺の方位が[1−10]方向に平行なHBTそれぞれを同一条件で高温保管する前後での電流電圧特性を比較した図である。
エミッタメサの外周形状を構成する長辺の方位が[110]方向に平行なHBTそれぞれを同一条件で高温保管する前後での電流電圧特性を比較した図である。
本発明のHBTにおける素子構成を模式的に平面で説明する図である。(実施例4)
本発明のHBTにおける素子構成を模式的に図24(a)のA−A断面で説明する図である。(実施例4)
本発明のHBTにおける素子構成を模式的に図24(a)のB−B断面で説明する図である。(実施例4)
符号の説明
1 基板
2 サブコレクタ層
3 コレクタ層
4 ベース層
5 エミッタ層
5b エミッタ層側面(表面再結合の生じる)
5c エミッタ層張り出し部
5d エミッタ張り出し幅([1−10]方向および[−110]方向への)
5e エミッタ層張り出し部の抵抗
5f エミッタ張り出し幅([110]方向および[−1−10]方向への)
6 エミッタキャップ層
7、7a フォトレジスト
8 窒化シリコン膜
11 エミッタ電極
12 ベース電極
13 コレクタ電極
21 真性トランジスタ領域
30 ビスベンゾシクロブテン(BCB)膜(低誘電率絶縁膜)
31 酸化アルミニウム膜(絶縁性無機化合物膜)