JP3566707B2 - ヘテロ接合バイポーラトランジスタ - Google Patents
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- 239000010931 gold Substances 0.000 claims description 116
- 238000009792 diffusion process Methods 0.000 claims description 88
- 239000004065 semiconductor Substances 0.000 claims description 24
- 239000012535 impurity Substances 0.000 claims description 16
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 14
- 230000002265 prevention Effects 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 12
- 230000004888 barrier function Effects 0.000 claims description 11
- 150000001875 compounds Chemical class 0.000 claims description 10
- 229910052737 gold Inorganic materials 0.000 claims description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 229910001020 Au alloy Inorganic materials 0.000 claims description 2
- 239000000470 constituent Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 244
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 42
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 33
- 125000006850 spacer group Chemical group 0.000 description 14
- 239000002184 metal Substances 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000000758 substrate Substances 0.000 description 7
- 230000007774 longterm Effects 0.000 description 6
- 238000007740 vapor deposition Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000013213 extrapolation Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
- H01L29/0817—Emitter regions of bipolar transistors of heterojunction bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は化合物半導体装置に関し、特にヘテロ接合バイポーラトランジスタに関する。
【０００２】
【従来の技術】
図１に、ＡｌＧａＡｓエミッタ層を持つ従来のヘテロ接合バイポーラトランジスタ（以下、ＨＢＴと略す）を示す。図示するＨＢＴは、半絶縁性ＧａＡｓ基板１０上に、ｎ＋−ＧａＡｓコレクタコンタクト層１１、ｎ−ＧａＡｓコレクタ層１２、ｐ＋−ＧａＡｓベース層１３、ｎ−ＡｌＧａＡｓエミッタ層１４、ｎ＋−ＧａＡｓエミッタコンタクト層１５及びｎ＋−ＩｎＧａＡｓエミッタコンタクト層１６をエピタキシャル成長させた層構成を有する。コレクタコンタクト層１１は、コレクタ電極１７とのオーミックコンタクトを得るために設けられている。同様に、ｎ＋−ＧａＡｓエミッタコンタクト層１５及びｎ＋−ＩｎＧａＡｓエミッタコンタクト層１６は、エミッタ電極１９とのオーミックコンタクトを得るために設けられている。コレクタ層１２、ベース層１３及びエミッタ層１４はｎｐｎ接合を形成し、バイポーラトランジスタを構成している。一般にエミッタ層１４は、ＧａＡｓに対しワイドギャップでＧａＡｓとの格子整合が容易なｎ−ＡｌＧａＡｓで形成されている。
【０００３】
エミッタ電極１９はＴｉ／Ｐｔ／Ａｕ、ベース電極１８はＰｔ／Ｔｉ／Ｐｔ／Ａｕ、コレクタ電極１７はＡｕＧｅ／Ｎｉ／Ａｕで構成されている。このように、電極を形成するメタルは一般に金（Ａｕ）系の材料を選択するのが一般的である。Ａｕ系の材料は、その形成時に、高度なドライエッチング技術を必要とせず、蒸着・リフトオフで電極形成が可能で、かつエレクトロマイグレーション耐性が高いという特性を持っている。エミッタ電極１９にＡｕを含む場合、Ｔｉなどの高融点金属で形成されたバリアメタルをＡｕとエピタキシャル層との間に挿入し、Ａｕのエピタキシャル層への拡散を抑制している。
【０００４】
【発明が解決しようとする課題】
しかしならが、Ｔｉなどの高融点金属で形成されたバリアメタルはＡｕの拡散を完全に抑制することはできないという問題点がある。Ａｕがエピタキシャル層１６、１５、１４の順に拡散し、ベース層１３に接近すると、エミッタ−ベース間リーク電流が増加し、極端な場合にはエミッタとベースがショートしてしまう。Ａｕの拡散は、エミッタ電流によるエレクトロマイグレーションにより引き起こされ、ＨＢＴの長期信頼度において大きな問題となっている。ベースリーク電流が増加することにより、コレクタ電流Ｉｃとベース電流Ｉｂ（ベースリーク電流を含む）の比、即ち電流増幅率ＨＦＥ（＝Ｉｃ／Ｉｂ）が低下するのである。ＨＦＥの低下は、ＩＣ回路動作不良や、パワー特性劣化をもたらす。
【０００５】
この問題は、ＨＢＴのようにエミッタ電流を多く流す動作条件下においては、エレクトロマイグレーションにより、Ａｕ拡散防止のための一般的な手法であるＴｉ等のバリアメタル挿入が、十分効果を発揮しないために生じている。
【０００６】
また、蒸着でエミッタ電極１９を形成する場合、同一マスクでＴｉのバリアメタルとＡｕを連続蒸着すると、パターンエッジでＴｉの外側にＡｕが広がって蒸着されるため、エミッタ電極１９の周辺部においてはバリアメタルなしの状態も起こりうる。バリアメタル厚に対しＡｕ厚が厚いほど、この状況は顕著となる。Ａｕの回り込みを抑制するため、Ａｕに対しバリアメタル厚を十分厚く蒸着した場合は、エミッタメタル（バリアメタル）自体による抵抗成分が増大してしまうという問題を生じる。
【０００７】
ＴｉよりもＡｕのバリア性の高いＴｉＷ等高融点金属でのエミッタメタルは蒸着・リフトオフでの形成が不可能であり、フォトリソグラフィーとドライエッチングの２工程でかつ寸法制御が必要なため、エミッタ電極層の寸法ばらつきが大きくなるという問題を生じる。
【０００８】
ベースリーク電流を十分に抑制するためには、Ａｕの拡散がベース層に到達していなくても十分とはいえない。拡散がエミッタ−ベース接合空乏層近傍まで進んだ場合には、エミッタ−ベース間に容易に再結合電流が流れるためである。これは、ｐｎ接合空乏層内部に不純物や結晶欠陥が存在すると、これを介して電子と正孔の再結合が起こり、電流が流れる現象である。
【０００９】
以上の理由から、従来のＨＢＴは長期間にわたり高い信頼性を維持するのが困難であった。
【００１０】
従って、本発明は上記問題点を解決し、Ａｕのエピタキシャル層への拡散を効果的に抑制して、長期間にわたり高い信頼性を維持できるヘテロ接合バイポーラトランジスタを提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、請求項１に記載のように、コレクタ層、ベース層及びエミッタ層を有するヘテロ接合バイポーラトランジスタにおいて、金を含むエミッタ電極と前記エミッタ層との間に、ＩｎＰ又はＩｎＧａＰのＡｕ拡散防止層を備え、前記エミッタ層と前記Ａｕ拡散防止層との間に、前記エミッタ層及び前記Ａｕ拡散防止層とは材料、含有不純物又は不純物濃度が異なる半導体層が介在することを特徴とするヘテロ接合バイポーラトランジスタである。本発明者の実験により、ＩｎＰ及びＩｎyＧａ1-yＰ（ｙ＝０．５）中におけるＡｕの拡散速度は、ＨＢＴのジャンクション温度Ｔｊによらず、ＧａＡｓ中の３０分の１以下、ＡｌxＧａ1-xＡｓ(ｘ＝０．３)中の７０分の１以下であることを見いだした。従って、金を含むエミッタ電極とベース層との間に、ＩｎＰ又はＩｎＧａＰのＡｕ拡散防止層を備え、スペーサ層として機能する上記半導体層を設けることで、Ａｕのエピタキシャル層への拡散を効果的に抑制して、長期間にわたり高い信頼性を維持できるヘテロ接合バイポーラトランジスタを実現することができる。
【００１２】
請求項１記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項２に記載のように、前記Ａｕ拡散防止層は、前記ベース層から５０ｎｍ以上離間している。Ａｕの拡散をベース層から５０ｎｍ以上離れた位置で止めれば、十分な信頼度が得られる。
【００１３】
請求項１または２記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項３に記載のように、前記Ａｕ拡散防止層は３ｎｍ以上の厚さをもつ。この条件により、約１０年以上の信頼性が得られる。
【００１４】
請求項１又は２記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項４に記載のように、前記Ａｕ拡散防止層は７ｎｍ以上の厚さをもつ。この条件により、約２５年以上の長期信頼性が得られる。
【００１５】
請求項１から４のいずれか一項記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項５に記載のように、前記Ａｕ拡散防止層は、前記エミッタ層及び前記Ａｕ拡散防止層とは、材料、含有不純物又は不純物濃度が異なる前記半導体層と前記エミッタ電極との間に、複数の化合物半導体層を介在して積層された複数の層を含む構成とすることができる。Ａｕ拡散防止層は１層構成でもよく、また複数の層からなる構成でもよい。
【００１８】
請求項５記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項６に記載のように、前記複数の層の厚みの合計は３ｎｍ以上である。この条件により、約１０年以上の信頼性が得られる。
【００１９】
請求項５記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項７に記載のように、前記複数の層の厚みの合計は７ｎｍ以上である。この条件により、約２５年以上の長期信頼性が得られる。
【００２０】
請求項５記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項８に記載のように、前記複数の化合物半導体層は異なる材料の層を含む。本発明のトランジスタの一態様を特定したものである。
【００２１】
請求項１から８記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項９に記載のように、前記エミッタ層が、ＡｌＧａＡｓ、ＩｎＰ及びＩｎＧａＰの一つである。ヘテロ接合バイポーラトランジスタの型を特定したものである。
【００２２】
請求項１から９のいずれか一項記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項１０に記載のように、前記エミッタ電極はその構成要素の少なくとも一部に金層を有する。エミッタ電極の一態様を特定したものである。
【００２３】
請求項１から９のいずれか一項記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項１１に記載のように、前記エミッタ電極はその構成要素の少なくと一部に金と他の元素との合金からなる層を有する。エミッタ電極の別の態様を特定したものである。
【００２４】
【発明の実施の形態】
まず、本発明の原理を説明する。
【００２５】
（本発明の原理）
本発明者は、ＨＢＴの高温加速通電試験において、ベースリーク電流が増加した劣化品の解析により、Ａｕの拡散速度はエピタキシャルウェーハを構成する各種化合物半導体の種類によって相互に異なることに着目した。
【００２６】
ＨＢＴ構造における各種化合物半導体中のＡｕの拡散速度を調査したところ、図２に示すように、ＩｎＰ及びＩｎｙＧａ１−ｙＰ（ｙ＝０．５）中におけるＡｕの拡散速度は、ＨＢＴのジャンクション温度Ｔｊによらず、ＧａＡｓ中の３０分の１以下、ＡｌｘＧａ１−ｘＡｓ（ｘ＝０．３）中の７０分の１以下であることを見いだした。なお、図２のグラフの横軸は接合温度（°Ｃ）、縦軸はＡｕの拡散速度（ｎｍ／ｈｏｕｒ）である。この結果より、ＩｎＰ又はＩｎＧａＰ層をエミッタ電極層とベース層の間に挿入すれば、ＩｎＰ又はＩｎＧａＰ層はＡｕ拡散防止層として機能することが容易に理解できる。
【００２７】
この場合、Ａｕの拡散がＡｕ拡散防止層で停止したとしても、Ａｕ拡散防止層がベース層に近接しすぎて配置された場合は、エミッタ−ベース間に再結合電流が流れてしまうことが考えられる。
【００２８】
図１に示したＨＢＴで、ＡｌＧａＡｓエミッタ層１４をＩｎＧａＰ層に変更した構造において、ＩｎＧａＰエミッタ層の厚みが３０ｎｍの場合、Ａｕの拡散はＩｎＧａＰエミッタ層最上部で停止しているにも関わらず、Ｔｊ＝１２０°Ｃにおける推定寿命は約３年と短いが、ＩｎＧａＰエミッタ層の厚みを５０ｎｍと厚くした場合、Ｔｊ＝１２０°Ｃにおける推定寿命は約１０年と十分な値が得られた。従って、好ましくは、Ａｕの拡散をベース層１３から５０ｎｍ以上離れた位置で止めれば、十分な信頼度が得られる。つまり、ＨＢＴにおいて、ベース層に接するエミッタ層と、Ａｕを電極として含むエミッタ電極層の間に、ベース層から５０ｎｍ以上離間して配置されたＩｎＰ又はＩｎＧａＰ層よりなるＡｕ拡散防止層を設けることが好ましい。
【００２９】
ＩｎＰ又はＩｎＧａＰのＡｕ拡散防止層の厚みを検討する。結論から言うと、ＩｎＰ又はＩｎＧａＰのＡｕ拡散防止層の厚みの下限は、３ｎｍ程度が効果的である。これはＩｎＰ又はＩｎＧａＰといえども、Ａｕの侵入を完全に防止できるわけではなく、若干の拡散が認められるので、それを加味して下層への拡散を効果的に防ぐことを考慮した厚さである。３００°ＣでのＡｕ拡散速度が約０．０３ｎｍ／ｈなので（図２を参照）、ＩｎＰ又はＩｎＧａＰ層の厚さが３ｎｍあれば、Ａｕが突き抜けるまで約１００ｈかかる。このとき劣化の活性化エネルギーＥａ＝０．８ｅＶとすると、１２０°Ｃでの平均故障時間（Ｍｅａｎ Ｔｉｍｅｔｏ Ｆａｉｌ：ＭＴＴＦ）は１０Ｅ５ｈ＝１１．４年と、一般的な信頼度目標の１０年をクリアできる。１０年以上の信頼性が欲しい場合、厚さ３ｎｍ以上のＡｕ拡散防止層が必要となる。また、２５年以上の長期信頼性を所望の場合は、同様の考えから、７ｎｍ以上のＡｕ拡散防止層が必要である。
【００３０】
なお、Ａｕの拡散が本発明によるＩｎＰ又はＩｎＧａＰのＡｕ拡散防止層を越えて進行したとしても、Ａｕ拡散防止層で相当量のＡｕがブロックされるので、その下層に対するＡｕ拡散の影響は小さく、本発明の効果が発揮されているといえる。
【００３１】
本発明は、ベース層と接触するエミッタ層がＡｌＧａＡｓのみならず、ＩｎＰ又はＩｎＧａＰである場合にも効果を発揮する。これらの層をエミッタとして使用する場合、エミッタ層自体がＡｕ拡散防止機能をもつことになるが、エミッタ層中へのＡｕ拡散を防止または拡散量（拡散深さ）を低減することは、デバイス特性や信頼性を向上することになるので、ＩｎＰ又はＩｎＧａＰのエミッタ層上に何らかの半導体層を介してＩｎＰ又はＩｎＧａＰのＡｕ拡散防止層を設けることは有用なのである。
【００３２】
Ａｕ拡散防止層は、前記エミッタ層と前記エミッタ電極との間に、複数の化合物半導体層を介在して積層された複数の層を含む構成であってもよい。この場合、前述した考察から、複数の層の厚みの合計が３ｎｍ以上であることが好ましい。更に、より長期にわたる信頼度を確保するためには、複数の層の厚みの合計が７ｎｍ以上であることが好ましい。更に、複数の化合物半導体層は、異なる材料の層を含む構成であっても良い。
【００３３】
エミッタ電極は、Ａｕ単層を含む多層構造でもよいし、Ａｕと他の元素との合金である場合にも、本発明は効果を発揮する。
【００３４】
エミッタ層とＩｎＰ又はＩｎＧａＰの拡散防止層との間は、両者が接していてもよいし、その間に他の半導体層（材料または含有不純物または不純物濃度が異なる半導体層）が介在していても良い。両者の間に介在する他の半導体層としては、典型的にはＧａＡｓやＩｎＧａＡｓがある。
【００３５】
（第１実施形態）
図３は、本発明の第１実施形態によるＡｌＧａＡｓ／ＧａＡｓ型ＨＢＴの断面図である。図３において、図１と同一の構成要素には同一の参照番号を付してある。
【００３６】
図３に示すように、ｎ＋−ＧａＡｓエミッタコンタクト層（スペーサ層ともいう）１５とＩｎＧａＡｓエミッタコンタクト層１６との間に、ｎ−ＩｎＧａＰのＡｕ拡散防止層２０が設けられている。このＡｕ拡散防止層２０はベース層１３から５０ｎｍ以上離間して配置されており、その厚みは好ましくは３ｎｍ以上、より長期にわたる信頼性を確保する必要がある場合には７ｎｍ以上あることがより好ましい。ｎ＋−ＧａＡｓスペーサ層１５は、エミッタ層１４とＡｕ拡散防止層２０との間に介在し、ｎ−ＡｌＧａＡｓエミッタ層１４及びｎ−ＩｎＧａＰのＡｕ拡散防止層２０とは材料、含有不純物又は不純物濃度が異なる半導体層である。
【００３７】
次に、図３に示す実施形態の実施例を第１実施例として説明する。
【００３８】
エピタキシャルウェーハは、半絶縁性ＧａＡｓ基板１０上に、コレクタコンタクト層１１（ｎ−ＧａＡｓ，５Ｅ１８ｃｍ−３、５００ｎｍ）、コレクタ層１２（ｎ−ＧａＡｓ、２Ｅ１６ｃｍ−３、５００ｎｍ）、ベース層１３（ｐ＋−ＧａＡｓ，２Ｅ１９ｃｍ−３、５０ｎｍ）、エミッタ層１４（ｎ−ＡｌＧａＡｓ、５Ｅ１７ｃｍ−３、５０ｎｍ）、スペーサ層１５（ｎ＋−ＧａＡｓ、５Ｅ１８ｃｍ−３、５０ｎｍ）、Ａｕ拡散防止層２０（ｎ−ＩｎＧａＰ、３Ｅ１８ｃｍ−３、１０ｎｍ）、エミッタコンタクト層１６（ｎ＋−ＩｎＧａＡｓ、１Ｅ１９ｃｍ−３、２００ｎｍ）の順に成長させる。
【００３９】
ウェーハプロセスは、最初にＴｉ／Ｐｔ／Ａｕ（５０ｎｍ／５０ｎｍ／１００ｎｍ）のエミッタ電極１９を形成する。その後、エミッタ電極１９周辺を、以下のようにメサエッチングする。ＩｎＧａＡｓエミッタコンタクト層１６は、Ｈ２ＳＯ４−Ｈ２Ｏ２系エッチング液により、ＩｎＧａＰのＡｕ拡散防止層２０はＨＣｌにより、ＧａＡｓスペーサ層１５はＨ２ＳＯ４−Ｈ２Ｏ２系エッチング液によりウェットエッチングを行う。次に、エミッタメサ周辺のベース電極形成部分のＡｌＧａＡｓエミッタ層１４をＨ２ＳＯ４−Ｈ２Ｏ２系エッチング液でエッチングし、ＧａＡｓベース層１３を露出させた後、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ（３０ｎｍ／３０ｎｍ／５０ｎｍ／１０００ｎｍ）のベース電極１８を形成する。更に、ベース電極１８の外側をコレクタコンタクト層１１までメサエッチングする。Ｈ２ＳＯ４−Ｈ２Ｏ２系エッチング液によるベースメサエッチである。最後に、ベースメサの外側のコレクタコンタクト層１１上に、ＡｕＧｅ／Ｎｉ／Ａｕ（６０ｎｍ／２０ｎｍ／１０００ｎｍ）のコレクタ電極１７を形成する。なお、電極はエミッタ、ベース、コレクタとも全て、フォトレジストによるパターン形成後、蒸着、リフトオフによって形成される。
【００４０】
（第２実施形態）
図４は、本発明の第２実施形態によるＩｎＧａＰ／ＧａＡｓ型ＨＢＴの断面図である。図４において、図１と同一の構成要素には同一の参照番号を付してある。
【００４１】
図４に示すように、エミッタ層２１はｎ−ＩｎＧａＰで形成されている。このエミッタ層２１上にｎ＋−ＧａＡｓスペーサ層２２が形成され、その上にｎ−ＩｎＧａＰのＡｕ拡散防止層２５が設けられている。Ａｕ拡散防止層２５上にはｎ＋−ＧａＡｓスペーサ層２３が設けられている。スペーサ層２３上にはｎ−ＩｎＧａＰのＡｕ拡散防止層２６が設けられ、その上にｎ＋−ＩｎＧａＡｓのエミッタコンタクト層２４が形成されている。エミッタ電極１９は、エミッタコンタクト層２４上に形成されている。Ａｕ拡散防止層２５はベース層１３から５０ｎｍ以上離間して配置されている。Ａｕ拡散防止層２５と２６の合計の厚みは好ましくは３ｎｍ以上、より長期にわたる信頼性を確保する必要がある場合には７ｎｍ以上あることがより好ましい。
【００４２】
次に、図４に示す実施形態の実施例を第２実施例として説明する。
【００４３】
エピタキシャルウェーハは、半絶縁性ＧａＡｓ基板１０上に、コレクタコンタクト層１１（ｎ−ＧａＡｓ，５Ｅ１８ｃｍ−３、５００ｎｍ）、コレクタ層１２（ｎ−ＧａＡｓ、２Ｅ１６ｃｍ−３、５００ｎｍ）、ベース層１３（ｐ＋−ＧａＡｓ，２Ｅ１９ｃｍ−３、５０ｎｍ）、エミッタ層２１（ｎ−ＩｎＧａＰ、５Ｅ１７ｃｍ−３、３０ｎｍ）、エミッタコンタクト（スペーサ）層２２（ｎ＋−ＧａＡｓ、５Ｅ１８ｃｍ−３、２０ｎｍ）、Ａｕ拡散防止層２５（ｎ−ＩｎＧａＰ、３Ｅ１８ｃｍ−３、５ｎｍ）、エミッタコンタクト（スペーサ）層２３（ｎ−ＧａＡｓ、５Ｅ１０ｃｍ−３、１０ｎｍ）、Ａｕ拡散防止層２６（ｎ−ＩｎＧａＰ、３Ｅ１８ｃｍ−３、５ｎｍ）、エミッタコンタクト層２４（ｎ＋−ＩｎＧａＡｓ、１Ｅ１９ｃｍ−３、１００ｎｍ）の順に成長させる。
【００４４】
ウェーハプロセスは、最初にＴｉ／Ｐｔ／Ａｕ（５０ｎｍ／５０ｎｍ／１００ｎｍ）のエミッタ電極１９を形成する。その後、エミッタ電極１９周辺を、以下のようにメサエッチングする。ＩｎＧａＡｓエミッタコンタクト層２４及びＧａＡｓスペーサ層２２、２３はＨ２ＳＯ４−Ｈ２Ｏ２系エッチング液により、ＩｎＧａＰのＡｕ拡散防止層２５、２６はＨＣｌにより交互にウェットエッチングを行う。次に、エミッタメサ周辺のベース電極形成部分のＩｎＧａＰエミッタ層２１をＨＣｌでエッチングし、ＧａＡｓベース層１３を露出させた後、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ（３０ｎｍ／３０ｎｍ／５０ｎｍ／１０００ｎｍ）のベース電極１８を形成する。更に、ベース電極１８の外側をコレクタコンタクト層１１までメサエッチングする。Ｈ２ＳＯ４−Ｈ２Ｏ２系エッチング液によるベースメサエッチである。最後に、ベースメサの外側のコレクタコンタクト層１１上に、ＡｕＧｅ／Ｎｉ／Ａｕ（６０ｎｍ／２０ｎｍ／１０００ｎｍ）のコレクタ電極１７を形成する。なお、電極はエミッタ、ベース、コレクタとも全て、フォトレジストによるパターン形成後、蒸着、リフトオフによって形成される。
【００４５】
上記構成はＡｕ拡散防止層を２層設けたものであるが、３層以上設けても良い。なお、Ａｕ拡散防止層を複数層から形成する構成は、図３のＡｌＧａＡｓ／ＧａＡｓ型ＨＢＴにも同様に適用できる。
【００４６】
（第３実施形態）
図５は、本発明の第３実施形態によるＩｎＰ／ＩｎＧａＡｓ型ＨＢＴの断面図である。
【００４７】
図示するＨＢＴは、半絶縁性ＩｎＰ基板４０上に、ｎ＋−ＩｎＧａＡｓコレクタコンタクト層４１、ｎ−ＩｎＰコレクタ層４２、ｐ−ＩｎＧａＡｓベース層４３、ｎ−ＩｎＰエミッタ層４４、ｎ＋−ＩｎＧａＡｓエミッタコンタクト層（スペーサ層ともいう）４５、ｎ−ＩｎＰのＡｕ拡散防止層５０及びｎ＋−ＩｎＧａＡｓエミッタコンタクト層４６をエピタキシャル成長させた層構成を有する。コレクタコンタクト層４１は、コレクタ電極４７とのオーミックコンタクトを得るために設けられている。同様に、ｎ＋−ＩｎＧａＡｓエミッタコンタクト層４５及びｎ＋−ＩｎＧａＡｓエミッタコンタクト層４６は、エミッタ電極４９とエミッタ層４４とのオーミックコンタクトを得るために設けられている。コレクタ層４２、ベース層４３及びエミッタ層４４はｎｐｎ接合を形成し、バイポーラトランジスタを構成している。ベース電極４８はベース層４３上に形成されている。
【００４８】
ｎ＋−ＩｎＧａＡｓスペーサ層４５とｎ＋−ＩｎＧａＡｓエミッタコンタクト層４８との間に設けられたｎ−ＩｎＰのＡｕ拡散防止層５０は、ベース層４３から５０ｎｍ以上離間して配置されており、その厚みは好ましくは３ｎｍ以上、より長期にわたる信頼性を確保する必要がある場合には７ｎｍ以上あることがより好ましい。ｎ＋−ＩｎＧａＡｓスペーサ層４５は、エミッタ層４４とＡｕ拡散防止層５０との間に介在し、ｎ−ＩｎＰエミッタ層４４及びｎ−ＩｎＰのＡｕ拡散防止層５０とは材料、含有不純物又は不純物濃度が異なる半導体層である。
【００４９】
次に、図５に示す実施形態の実施例を第３実施例として説明する。
【００５０】
エピタキシャルウェーハは、半絶縁性ＩｎＰ基板４０上に、コレクタコンタクト層４１（ｎ−ＩｎＧａＡｓ，１Ｅ１９ｃｍ−３、２００ｎｍ）、コレクタ層４２（ｎ−ＩｎＰ、５Ｅ１６ｃｍ−３、５００ｎｍ）、ベース層４３（ｐ−ＩｎＧａＡｓ，２Ｅ１９ｃｍ−３、７０ｎｍ）、エミッタ層４４（ｎ−ＩｎＰ、５Ｅ１７ｃｍ−３、５０ｎｍ）、スペーサ層４５（ｎ＋−ＩｎＧａＡｓ，３Ｅ１８ｃｍ−３、５０ｎｍ）、Ａｕ拡散防止層５０（ｎ−ＩｎＰ、２Ｅ１８ｃｍ−３、５ｎｍ）、エミッタコンタクト層４６（ｎ＋−ＩｎＧａＡｓ、１Ｅ１９ｃｍ−３、２００ｎｍ）の順に成長させる。
【００５１】
ウェーハプロセスは、まずＴｉ／Ｐｔ／Ａｕ（５０ｎｍ／５０ｎｍ／１００ｎｍ）のエミッタ電極４９を形成する。その後エミッタ電極４９周辺をメサエッチングする。ＩｎＧａＡｓエミッタコンタクト層４６はＨ２ＳＯ４−Ｈ２Ｏ２系エッチング液により、ＩｎＰ層のＡｕ拡散防止層５０はＨＣｌにより、ＩｎＧａＡｓスペーサ層４５は、Ｈ２ＳＯ４−Ｈ２Ｏ２系エッチング液によりウェットエッチングを行う。次にエミッタメサ周辺のベース電極形成部分のＩｎＰエミッタ層４４をＨＣｌでエッチングしてＩｎＧａＡｓベース層４３を露出させた後、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ（３０ｎｍ／３０ｎｍ／５０ｎｍ／１０００ｎｍ）のベース電極４８を形成する。更に、ベース電極４８の外側をコレクタコンタクト層４１まで、ベースメサを形成する。このエッチングにおいて、ＩｎＧａＡｓベース層４３はＨ２ＳＯ４−Ｈ２Ｏ２系エッチング液により、ＩｎＰコレクタ層４２はＨＣｌによってエッチングする。最後に、ベースメサの外側のコレクタコンタクト層４１上に、ＡｕＧｅ／Ｎｉ／Ａｕ（６０ｎｍ／２０ｎｍ／１０００ｎｍ）のコレクタ電極４７を形成する。なお、電極はエミッタ、ベース、コレクタとも全て、フォトレジストによるパターン形成後、蒸着、リフトオフによって形成される。
【００５２】
なお、第３実施形態において、前述の第２実施形態と同様にして、Ａｕ拡散防止層を２層以上設けることができる。
【００５３】
次に、第１から第３実施例の高温加速通電試験の結果と、ＩｎＰ又はＩｎＧａＰのＡｕ拡散防止層を有しない従来構造の試験結果とを、図６に示す。ＨＦＥが初期値から７０％以下の値となった時点で故障と定義した場合の、平均故障時間ＭＴＴＦを比較している。２５０、２７５、３００°ＣのＭＴＴＦからの外挿により、例えばＴｊ＝１２０°ＣのＭＴＴＦは、本発明の適用により、ＡｌＧａＡｓ／ＧａＡｓ型のＨＢＴで約２０倍、ＩｎＧａＰ／ＧａＡｓ型ＨＢＴでは約１００倍の値を示すに至った。
【００５４】
以上のように、本発明を採用した結果、Ａｕの拡散がＩｎＰ又はＩｎＧａＰ層において抑制されるため、長期通電動作時もＨＦＥの低下が極めて少ない長寿命、高信頼度のＨＢＴを実現することができた。
【００５５】
なお、各実施の形態において、エミッタ層とＡｕ拡散防止層との間にスペーサ層を設けることなく、Ａｕ拡散防止層をエミッタ層に接するように設けてもよい。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、Ａｕのエピタキシャル層への拡散を効果的に抑制して、長期間にわたり高い信頼性を維持できるヘテロ接合バイポーラトランジスタを提供することができる。
【図面の簡単な説明】
【図１】従来のヘテロ接合バイポーラトランジスタの断面図である。
【図２】本発明者が行った化合物半導体中のＡｕの拡散速度の測定結果を示すグラフである。
【図３】本発明の第１実施形態による半導体装置の断面図である。
【図４】本発明の第２実施形態による半導体装置の断面図である。
【図５】本発明の第３実施形態による半導体装置の断面図である。
【図６】本発明者が行った高温加速通電試験によるヘテロ接合バイポーラトランジスタの寿命測定結果を示すグラフである。
【符号の説明】
１０ 半絶縁性ＧａＡｓ基板
１１ ｎ＋−ＧａＡｓコレクタコンタクト層
１２ ｎ−ＧａＡｓコレクタ層
１３ ｐ＋−ＧａＡｓベース層
１４ ｎ−ＡｌＧａＡｓエミッタ層
１５ ｎ＋−ＧａＡｓエミッタコンタクト層（スペーサ層）
１６ ｎ＋−ＩｎＧａＡｓエミッタコンタクト層
１７ コレクタ電極
１８ ベース電極
１９ エミッタ電極
２０ ＩｎＧａＰのＡｕ拡散防止層
２１ ｎ−ＩｎＧａＰエミッタ層
２２ ｎ＋−ＧａＡｓスペーサ層
２３ ｎ＋−ＧａＡｓスペーサ層
２４ ｎ＋−ＩｎＧａＡｓエミッタコンタクト層
２５ ｎ−ＩｎＧａＰのＡｕ拡散防止層
２６ ｎ−ＩｎＧａＰのＡｕ拡散防止層
４０ 半絶縁性ＩｎＰ基板
４１ ｎ＋−ＩｎＧａＡｓコレクタコンタクト層
４２ ｎ−ＩｎＰコレクタ層
４３ ｐ−ＩｎＧａＡｓベース層
４４ ｎ−ＩｎＰエミッタ層
４５ ｎ＋−ＩｎＧａＡｓスペーサ層
４６ ｎ＋−ＩｎＧａＡｓエミッタコンタクト層
４７ コレクタ電極
４８ ベース電極
４９ エミッタ電極
５０ ｎ−ＩｎＰのＡｕ拡散防止層
【発明の属する技術分野】
本発明は化合物半導体装置に関し、特にヘテロ接合バイポーラトランジスタに関する。
【０００２】
【従来の技術】
図１に、ＡｌＧａＡｓエミッタ層を持つ従来のヘテロ接合バイポーラトランジスタ（以下、ＨＢＴと略す）を示す。図示するＨＢＴは、半絶縁性ＧａＡｓ基板１０上に、ｎ＋−ＧａＡｓコレクタコンタクト層１１、ｎ−ＧａＡｓコレクタ層１２、ｐ＋−ＧａＡｓベース層１３、ｎ−ＡｌＧａＡｓエミッタ層１４、ｎ＋−ＧａＡｓエミッタコンタクト層１５及びｎ＋−ＩｎＧａＡｓエミッタコンタクト層１６をエピタキシャル成長させた層構成を有する。コレクタコンタクト層１１は、コレクタ電極１７とのオーミックコンタクトを得るために設けられている。同様に、ｎ＋−ＧａＡｓエミッタコンタクト層１５及びｎ＋−ＩｎＧａＡｓエミッタコンタクト層１６は、エミッタ電極１９とのオーミックコンタクトを得るために設けられている。コレクタ層１２、ベース層１３及びエミッタ層１４はｎｐｎ接合を形成し、バイポーラトランジスタを構成している。一般にエミッタ層１４は、ＧａＡｓに対しワイドギャップでＧａＡｓとの格子整合が容易なｎ−ＡｌＧａＡｓで形成されている。
【０００３】
エミッタ電極１９はＴｉ／Ｐｔ／Ａｕ、ベース電極１８はＰｔ／Ｔｉ／Ｐｔ／Ａｕ、コレクタ電極１７はＡｕＧｅ／Ｎｉ／Ａｕで構成されている。このように、電極を形成するメタルは一般に金（Ａｕ）系の材料を選択するのが一般的である。Ａｕ系の材料は、その形成時に、高度なドライエッチング技術を必要とせず、蒸着・リフトオフで電極形成が可能で、かつエレクトロマイグレーション耐性が高いという特性を持っている。エミッタ電極１９にＡｕを含む場合、Ｔｉなどの高融点金属で形成されたバリアメタルをＡｕとエピタキシャル層との間に挿入し、Ａｕのエピタキシャル層への拡散を抑制している。
【０００４】
【発明が解決しようとする課題】
しかしならが、Ｔｉなどの高融点金属で形成されたバリアメタルはＡｕの拡散を完全に抑制することはできないという問題点がある。Ａｕがエピタキシャル層１６、１５、１４の順に拡散し、ベース層１３に接近すると、エミッタ−ベース間リーク電流が増加し、極端な場合にはエミッタとベースがショートしてしまう。Ａｕの拡散は、エミッタ電流によるエレクトロマイグレーションにより引き起こされ、ＨＢＴの長期信頼度において大きな問題となっている。ベースリーク電流が増加することにより、コレクタ電流Ｉｃとベース電流Ｉｂ（ベースリーク電流を含む）の比、即ち電流増幅率ＨＦＥ（＝Ｉｃ／Ｉｂ）が低下するのである。ＨＦＥの低下は、ＩＣ回路動作不良や、パワー特性劣化をもたらす。
【０００５】
この問題は、ＨＢＴのようにエミッタ電流を多く流す動作条件下においては、エレクトロマイグレーションにより、Ａｕ拡散防止のための一般的な手法であるＴｉ等のバリアメタル挿入が、十分効果を発揮しないために生じている。
【０００６】
また、蒸着でエミッタ電極１９を形成する場合、同一マスクでＴｉのバリアメタルとＡｕを連続蒸着すると、パターンエッジでＴｉの外側にＡｕが広がって蒸着されるため、エミッタ電極１９の周辺部においてはバリアメタルなしの状態も起こりうる。バリアメタル厚に対しＡｕ厚が厚いほど、この状況は顕著となる。Ａｕの回り込みを抑制するため、Ａｕに対しバリアメタル厚を十分厚く蒸着した場合は、エミッタメタル（バリアメタル）自体による抵抗成分が増大してしまうという問題を生じる。
【０００７】
ＴｉよりもＡｕのバリア性の高いＴｉＷ等高融点金属でのエミッタメタルは蒸着・リフトオフでの形成が不可能であり、フォトリソグラフィーとドライエッチングの２工程でかつ寸法制御が必要なため、エミッタ電極層の寸法ばらつきが大きくなるという問題を生じる。
【０００８】
ベースリーク電流を十分に抑制するためには、Ａｕの拡散がベース層に到達していなくても十分とはいえない。拡散がエミッタ−ベース接合空乏層近傍まで進んだ場合には、エミッタ−ベース間に容易に再結合電流が流れるためである。これは、ｐｎ接合空乏層内部に不純物や結晶欠陥が存在すると、これを介して電子と正孔の再結合が起こり、電流が流れる現象である。
【０００９】
以上の理由から、従来のＨＢＴは長期間にわたり高い信頼性を維持するのが困難であった。
【００１０】
従って、本発明は上記問題点を解決し、Ａｕのエピタキシャル層への拡散を効果的に抑制して、長期間にわたり高い信頼性を維持できるヘテロ接合バイポーラトランジスタを提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、請求項１に記載のように、コレクタ層、ベース層及びエミッタ層を有するヘテロ接合バイポーラトランジスタにおいて、金を含むエミッタ電極と前記エミッタ層との間に、ＩｎＰ又はＩｎＧａＰのＡｕ拡散防止層を備え、前記エミッタ層と前記Ａｕ拡散防止層との間に、前記エミッタ層及び前記Ａｕ拡散防止層とは材料、含有不純物又は不純物濃度が異なる半導体層が介在することを特徴とするヘテロ接合バイポーラトランジスタである。本発明者の実験により、ＩｎＰ及びＩｎyＧａ1-yＰ（ｙ＝０．５）中におけるＡｕの拡散速度は、ＨＢＴのジャンクション温度Ｔｊによらず、ＧａＡｓ中の３０分の１以下、ＡｌxＧａ1-xＡｓ(ｘ＝０．３)中の７０分の１以下であることを見いだした。従って、金を含むエミッタ電極とベース層との間に、ＩｎＰ又はＩｎＧａＰのＡｕ拡散防止層を備え、スペーサ層として機能する上記半導体層を設けることで、Ａｕのエピタキシャル層への拡散を効果的に抑制して、長期間にわたり高い信頼性を維持できるヘテロ接合バイポーラトランジスタを実現することができる。
【００１２】
請求項１記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項２に記載のように、前記Ａｕ拡散防止層は、前記ベース層から５０ｎｍ以上離間している。Ａｕの拡散をベース層から５０ｎｍ以上離れた位置で止めれば、十分な信頼度が得られる。
【００１３】
請求項１または２記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項３に記載のように、前記Ａｕ拡散防止層は３ｎｍ以上の厚さをもつ。この条件により、約１０年以上の信頼性が得られる。
【００１４】
請求項１又は２記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項４に記載のように、前記Ａｕ拡散防止層は７ｎｍ以上の厚さをもつ。この条件により、約２５年以上の長期信頼性が得られる。
【００１５】
請求項１から４のいずれか一項記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項５に記載のように、前記Ａｕ拡散防止層は、前記エミッタ層及び前記Ａｕ拡散防止層とは、材料、含有不純物又は不純物濃度が異なる前記半導体層と前記エミッタ電極との間に、複数の化合物半導体層を介在して積層された複数の層を含む構成とすることができる。Ａｕ拡散防止層は１層構成でもよく、また複数の層からなる構成でもよい。
【００１８】
請求項５記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項６に記載のように、前記複数の層の厚みの合計は３ｎｍ以上である。この条件により、約１０年以上の信頼性が得られる。
【００１９】
請求項５記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項７に記載のように、前記複数の層の厚みの合計は７ｎｍ以上である。この条件により、約２５年以上の長期信頼性が得られる。
【００２０】
請求項５記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項８に記載のように、前記複数の化合物半導体層は異なる材料の層を含む。本発明のトランジスタの一態様を特定したものである。
【００２１】
請求項１から８記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項９に記載のように、前記エミッタ層が、ＡｌＧａＡｓ、ＩｎＰ及びＩｎＧａＰの一つである。ヘテロ接合バイポーラトランジスタの型を特定したものである。
【００２２】
請求項１から９のいずれか一項記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項１０に記載のように、前記エミッタ電極はその構成要素の少なくとも一部に金層を有する。エミッタ電極の一態様を特定したものである。
【００２３】
請求項１から９のいずれか一項記載のヘテロ接合バイポーラトランジスタにおいて、例えば請求項１１に記載のように、前記エミッタ電極はその構成要素の少なくと一部に金と他の元素との合金からなる層を有する。エミッタ電極の別の態様を特定したものである。
【００２４】
【発明の実施の形態】
まず、本発明の原理を説明する。
【００２５】
（本発明の原理）
本発明者は、ＨＢＴの高温加速通電試験において、ベースリーク電流が増加した劣化品の解析により、Ａｕの拡散速度はエピタキシャルウェーハを構成する各種化合物半導体の種類によって相互に異なることに着目した。
【００２６】
ＨＢＴ構造における各種化合物半導体中のＡｕの拡散速度を調査したところ、図２に示すように、ＩｎＰ及びＩｎｙＧａ１−ｙＰ（ｙ＝０．５）中におけるＡｕの拡散速度は、ＨＢＴのジャンクション温度Ｔｊによらず、ＧａＡｓ中の３０分の１以下、ＡｌｘＧａ１−ｘＡｓ（ｘ＝０．３）中の７０分の１以下であることを見いだした。なお、図２のグラフの横軸は接合温度（°Ｃ）、縦軸はＡｕの拡散速度（ｎｍ／ｈｏｕｒ）である。この結果より、ＩｎＰ又はＩｎＧａＰ層をエミッタ電極層とベース層の間に挿入すれば、ＩｎＰ又はＩｎＧａＰ層はＡｕ拡散防止層として機能することが容易に理解できる。
【００２７】
この場合、Ａｕの拡散がＡｕ拡散防止層で停止したとしても、Ａｕ拡散防止層がベース層に近接しすぎて配置された場合は、エミッタ−ベース間に再結合電流が流れてしまうことが考えられる。
【００２８】
図１に示したＨＢＴで、ＡｌＧａＡｓエミッタ層１４をＩｎＧａＰ層に変更した構造において、ＩｎＧａＰエミッタ層の厚みが３０ｎｍの場合、Ａｕの拡散はＩｎＧａＰエミッタ層最上部で停止しているにも関わらず、Ｔｊ＝１２０°Ｃにおける推定寿命は約３年と短いが、ＩｎＧａＰエミッタ層の厚みを５０ｎｍと厚くした場合、Ｔｊ＝１２０°Ｃにおける推定寿命は約１０年と十分な値が得られた。従って、好ましくは、Ａｕの拡散をベース層１３から５０ｎｍ以上離れた位置で止めれば、十分な信頼度が得られる。つまり、ＨＢＴにおいて、ベース層に接するエミッタ層と、Ａｕを電極として含むエミッタ電極層の間に、ベース層から５０ｎｍ以上離間して配置されたＩｎＰ又はＩｎＧａＰ層よりなるＡｕ拡散防止層を設けることが好ましい。
【００２９】
ＩｎＰ又はＩｎＧａＰのＡｕ拡散防止層の厚みを検討する。結論から言うと、ＩｎＰ又はＩｎＧａＰのＡｕ拡散防止層の厚みの下限は、３ｎｍ程度が効果的である。これはＩｎＰ又はＩｎＧａＰといえども、Ａｕの侵入を完全に防止できるわけではなく、若干の拡散が認められるので、それを加味して下層への拡散を効果的に防ぐことを考慮した厚さである。３００°ＣでのＡｕ拡散速度が約０．０３ｎｍ／ｈなので（図２を参照）、ＩｎＰ又はＩｎＧａＰ層の厚さが３ｎｍあれば、Ａｕが突き抜けるまで約１００ｈかかる。このとき劣化の活性化エネルギーＥａ＝０．８ｅＶとすると、１２０°Ｃでの平均故障時間（Ｍｅａｎ Ｔｉｍｅｔｏ Ｆａｉｌ：ＭＴＴＦ）は１０Ｅ５ｈ＝１１．４年と、一般的な信頼度目標の１０年をクリアできる。１０年以上の信頼性が欲しい場合、厚さ３ｎｍ以上のＡｕ拡散防止層が必要となる。また、２５年以上の長期信頼性を所望の場合は、同様の考えから、７ｎｍ以上のＡｕ拡散防止層が必要である。
【００３０】
なお、Ａｕの拡散が本発明によるＩｎＰ又はＩｎＧａＰのＡｕ拡散防止層を越えて進行したとしても、Ａｕ拡散防止層で相当量のＡｕがブロックされるので、その下層に対するＡｕ拡散の影響は小さく、本発明の効果が発揮されているといえる。
【００３１】
本発明は、ベース層と接触するエミッタ層がＡｌＧａＡｓのみならず、ＩｎＰ又はＩｎＧａＰである場合にも効果を発揮する。これらの層をエミッタとして使用する場合、エミッタ層自体がＡｕ拡散防止機能をもつことになるが、エミッタ層中へのＡｕ拡散を防止または拡散量（拡散深さ）を低減することは、デバイス特性や信頼性を向上することになるので、ＩｎＰ又はＩｎＧａＰのエミッタ層上に何らかの半導体層を介してＩｎＰ又はＩｎＧａＰのＡｕ拡散防止層を設けることは有用なのである。
【００３２】
Ａｕ拡散防止層は、前記エミッタ層と前記エミッタ電極との間に、複数の化合物半導体層を介在して積層された複数の層を含む構成であってもよい。この場合、前述した考察から、複数の層の厚みの合計が３ｎｍ以上であることが好ましい。更に、より長期にわたる信頼度を確保するためには、複数の層の厚みの合計が７ｎｍ以上であることが好ましい。更に、複数の化合物半導体層は、異なる材料の層を含む構成であっても良い。
【００３３】
エミッタ電極は、Ａｕ単層を含む多層構造でもよいし、Ａｕと他の元素との合金である場合にも、本発明は効果を発揮する。
【００３４】
エミッタ層とＩｎＰ又はＩｎＧａＰの拡散防止層との間は、両者が接していてもよいし、その間に他の半導体層（材料または含有不純物または不純物濃度が異なる半導体層）が介在していても良い。両者の間に介在する他の半導体層としては、典型的にはＧａＡｓやＩｎＧａＡｓがある。
【００３５】
（第１実施形態）
図３は、本発明の第１実施形態によるＡｌＧａＡｓ／ＧａＡｓ型ＨＢＴの断面図である。図３において、図１と同一の構成要素には同一の参照番号を付してある。
【００３６】
図３に示すように、ｎ＋−ＧａＡｓエミッタコンタクト層（スペーサ層ともいう）１５とＩｎＧａＡｓエミッタコンタクト層１６との間に、ｎ−ＩｎＧａＰのＡｕ拡散防止層２０が設けられている。このＡｕ拡散防止層２０はベース層１３から５０ｎｍ以上離間して配置されており、その厚みは好ましくは３ｎｍ以上、より長期にわたる信頼性を確保する必要がある場合には７ｎｍ以上あることがより好ましい。ｎ＋−ＧａＡｓスペーサ層１５は、エミッタ層１４とＡｕ拡散防止層２０との間に介在し、ｎ−ＡｌＧａＡｓエミッタ層１４及びｎ−ＩｎＧａＰのＡｕ拡散防止層２０とは材料、含有不純物又は不純物濃度が異なる半導体層である。
【００３７】
次に、図３に示す実施形態の実施例を第１実施例として説明する。
【００３８】
エピタキシャルウェーハは、半絶縁性ＧａＡｓ基板１０上に、コレクタコンタクト層１１（ｎ−ＧａＡｓ，５Ｅ１８ｃｍ−３、５００ｎｍ）、コレクタ層１２（ｎ−ＧａＡｓ、２Ｅ１６ｃｍ−３、５００ｎｍ）、ベース層１３（ｐ＋−ＧａＡｓ，２Ｅ１９ｃｍ−３、５０ｎｍ）、エミッタ層１４（ｎ−ＡｌＧａＡｓ、５Ｅ１７ｃｍ−３、５０ｎｍ）、スペーサ層１５（ｎ＋−ＧａＡｓ、５Ｅ１８ｃｍ−３、５０ｎｍ）、Ａｕ拡散防止層２０（ｎ−ＩｎＧａＰ、３Ｅ１８ｃｍ−３、１０ｎｍ）、エミッタコンタクト層１６（ｎ＋−ＩｎＧａＡｓ、１Ｅ１９ｃｍ−３、２００ｎｍ）の順に成長させる。
【００３９】
ウェーハプロセスは、最初にＴｉ／Ｐｔ／Ａｕ（５０ｎｍ／５０ｎｍ／１００ｎｍ）のエミッタ電極１９を形成する。その後、エミッタ電極１９周辺を、以下のようにメサエッチングする。ＩｎＧａＡｓエミッタコンタクト層１６は、Ｈ２ＳＯ４−Ｈ２Ｏ２系エッチング液により、ＩｎＧａＰのＡｕ拡散防止層２０はＨＣｌにより、ＧａＡｓスペーサ層１５はＨ２ＳＯ４−Ｈ２Ｏ２系エッチング液によりウェットエッチングを行う。次に、エミッタメサ周辺のベース電極形成部分のＡｌＧａＡｓエミッタ層１４をＨ２ＳＯ４−Ｈ２Ｏ２系エッチング液でエッチングし、ＧａＡｓベース層１３を露出させた後、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ（３０ｎｍ／３０ｎｍ／５０ｎｍ／１０００ｎｍ）のベース電極１８を形成する。更に、ベース電極１８の外側をコレクタコンタクト層１１までメサエッチングする。Ｈ２ＳＯ４−Ｈ２Ｏ２系エッチング液によるベースメサエッチである。最後に、ベースメサの外側のコレクタコンタクト層１１上に、ＡｕＧｅ／Ｎｉ／Ａｕ（６０ｎｍ／２０ｎｍ／１０００ｎｍ）のコレクタ電極１７を形成する。なお、電極はエミッタ、ベース、コレクタとも全て、フォトレジストによるパターン形成後、蒸着、リフトオフによって形成される。
【００４０】
（第２実施形態）
図４は、本発明の第２実施形態によるＩｎＧａＰ／ＧａＡｓ型ＨＢＴの断面図である。図４において、図１と同一の構成要素には同一の参照番号を付してある。
【００４１】
図４に示すように、エミッタ層２１はｎ−ＩｎＧａＰで形成されている。このエミッタ層２１上にｎ＋−ＧａＡｓスペーサ層２２が形成され、その上にｎ−ＩｎＧａＰのＡｕ拡散防止層２５が設けられている。Ａｕ拡散防止層２５上にはｎ＋−ＧａＡｓスペーサ層２３が設けられている。スペーサ層２３上にはｎ−ＩｎＧａＰのＡｕ拡散防止層２６が設けられ、その上にｎ＋−ＩｎＧａＡｓのエミッタコンタクト層２４が形成されている。エミッタ電極１９は、エミッタコンタクト層２４上に形成されている。Ａｕ拡散防止層２５はベース層１３から５０ｎｍ以上離間して配置されている。Ａｕ拡散防止層２５と２６の合計の厚みは好ましくは３ｎｍ以上、より長期にわたる信頼性を確保する必要がある場合には７ｎｍ以上あることがより好ましい。
【００４２】
次に、図４に示す実施形態の実施例を第２実施例として説明する。
【００４３】
エピタキシャルウェーハは、半絶縁性ＧａＡｓ基板１０上に、コレクタコンタクト層１１（ｎ−ＧａＡｓ，５Ｅ１８ｃｍ−３、５００ｎｍ）、コレクタ層１２（ｎ−ＧａＡｓ、２Ｅ１６ｃｍ−３、５００ｎｍ）、ベース層１３（ｐ＋−ＧａＡｓ，２Ｅ１９ｃｍ−３、５０ｎｍ）、エミッタ層２１（ｎ−ＩｎＧａＰ、５Ｅ１７ｃｍ−３、３０ｎｍ）、エミッタコンタクト（スペーサ）層２２（ｎ＋−ＧａＡｓ、５Ｅ１８ｃｍ−３、２０ｎｍ）、Ａｕ拡散防止層２５（ｎ−ＩｎＧａＰ、３Ｅ１８ｃｍ−３、５ｎｍ）、エミッタコンタクト（スペーサ）層２３（ｎ−ＧａＡｓ、５Ｅ１０ｃｍ−３、１０ｎｍ）、Ａｕ拡散防止層２６（ｎ−ＩｎＧａＰ、３Ｅ１８ｃｍ−３、５ｎｍ）、エミッタコンタクト層２４（ｎ＋−ＩｎＧａＡｓ、１Ｅ１９ｃｍ−３、１００ｎｍ）の順に成長させる。
【００４４】
ウェーハプロセスは、最初にＴｉ／Ｐｔ／Ａｕ（５０ｎｍ／５０ｎｍ／１００ｎｍ）のエミッタ電極１９を形成する。その後、エミッタ電極１９周辺を、以下のようにメサエッチングする。ＩｎＧａＡｓエミッタコンタクト層２４及びＧａＡｓスペーサ層２２、２３はＨ２ＳＯ４−Ｈ２Ｏ２系エッチング液により、ＩｎＧａＰのＡｕ拡散防止層２５、２６はＨＣｌにより交互にウェットエッチングを行う。次に、エミッタメサ周辺のベース電極形成部分のＩｎＧａＰエミッタ層２１をＨＣｌでエッチングし、ＧａＡｓベース層１３を露出させた後、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ（３０ｎｍ／３０ｎｍ／５０ｎｍ／１０００ｎｍ）のベース電極１８を形成する。更に、ベース電極１８の外側をコレクタコンタクト層１１までメサエッチングする。Ｈ２ＳＯ４−Ｈ２Ｏ２系エッチング液によるベースメサエッチである。最後に、ベースメサの外側のコレクタコンタクト層１１上に、ＡｕＧｅ／Ｎｉ／Ａｕ（６０ｎｍ／２０ｎｍ／１０００ｎｍ）のコレクタ電極１７を形成する。なお、電極はエミッタ、ベース、コレクタとも全て、フォトレジストによるパターン形成後、蒸着、リフトオフによって形成される。
【００４５】
上記構成はＡｕ拡散防止層を２層設けたものであるが、３層以上設けても良い。なお、Ａｕ拡散防止層を複数層から形成する構成は、図３のＡｌＧａＡｓ／ＧａＡｓ型ＨＢＴにも同様に適用できる。
【００４６】
（第３実施形態）
図５は、本発明の第３実施形態によるＩｎＰ／ＩｎＧａＡｓ型ＨＢＴの断面図である。
【００４７】
図示するＨＢＴは、半絶縁性ＩｎＰ基板４０上に、ｎ＋−ＩｎＧａＡｓコレクタコンタクト層４１、ｎ−ＩｎＰコレクタ層４２、ｐ−ＩｎＧａＡｓベース層４３、ｎ−ＩｎＰエミッタ層４４、ｎ＋−ＩｎＧａＡｓエミッタコンタクト層（スペーサ層ともいう）４５、ｎ−ＩｎＰのＡｕ拡散防止層５０及びｎ＋−ＩｎＧａＡｓエミッタコンタクト層４６をエピタキシャル成長させた層構成を有する。コレクタコンタクト層４１は、コレクタ電極４７とのオーミックコンタクトを得るために設けられている。同様に、ｎ＋−ＩｎＧａＡｓエミッタコンタクト層４５及びｎ＋−ＩｎＧａＡｓエミッタコンタクト層４６は、エミッタ電極４９とエミッタ層４４とのオーミックコンタクトを得るために設けられている。コレクタ層４２、ベース層４３及びエミッタ層４４はｎｐｎ接合を形成し、バイポーラトランジスタを構成している。ベース電極４８はベース層４３上に形成されている。
【００４８】
ｎ＋−ＩｎＧａＡｓスペーサ層４５とｎ＋−ＩｎＧａＡｓエミッタコンタクト層４８との間に設けられたｎ−ＩｎＰのＡｕ拡散防止層５０は、ベース層４３から５０ｎｍ以上離間して配置されており、その厚みは好ましくは３ｎｍ以上、より長期にわたる信頼性を確保する必要がある場合には７ｎｍ以上あることがより好ましい。ｎ＋−ＩｎＧａＡｓスペーサ層４５は、エミッタ層４４とＡｕ拡散防止層５０との間に介在し、ｎ−ＩｎＰエミッタ層４４及びｎ−ＩｎＰのＡｕ拡散防止層５０とは材料、含有不純物又は不純物濃度が異なる半導体層である。
【００４９】
次に、図５に示す実施形態の実施例を第３実施例として説明する。
【００５０】
エピタキシャルウェーハは、半絶縁性ＩｎＰ基板４０上に、コレクタコンタクト層４１（ｎ−ＩｎＧａＡｓ，１Ｅ１９ｃｍ−３、２００ｎｍ）、コレクタ層４２（ｎ−ＩｎＰ、５Ｅ１６ｃｍ−３、５００ｎｍ）、ベース層４３（ｐ−ＩｎＧａＡｓ，２Ｅ１９ｃｍ−３、７０ｎｍ）、エミッタ層４４（ｎ−ＩｎＰ、５Ｅ１７ｃｍ−３、５０ｎｍ）、スペーサ層４５（ｎ＋−ＩｎＧａＡｓ，３Ｅ１８ｃｍ−３、５０ｎｍ）、Ａｕ拡散防止層５０（ｎ−ＩｎＰ、２Ｅ１８ｃｍ−３、５ｎｍ）、エミッタコンタクト層４６（ｎ＋−ＩｎＧａＡｓ、１Ｅ１９ｃｍ−３、２００ｎｍ）の順に成長させる。
【００５１】
ウェーハプロセスは、まずＴｉ／Ｐｔ／Ａｕ（５０ｎｍ／５０ｎｍ／１００ｎｍ）のエミッタ電極４９を形成する。その後エミッタ電極４９周辺をメサエッチングする。ＩｎＧａＡｓエミッタコンタクト層４６はＨ２ＳＯ４−Ｈ２Ｏ２系エッチング液により、ＩｎＰ層のＡｕ拡散防止層５０はＨＣｌにより、ＩｎＧａＡｓスペーサ層４５は、Ｈ２ＳＯ４−Ｈ２Ｏ２系エッチング液によりウェットエッチングを行う。次にエミッタメサ周辺のベース電極形成部分のＩｎＰエミッタ層４４をＨＣｌでエッチングしてＩｎＧａＡｓベース層４３を露出させた後、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ（３０ｎｍ／３０ｎｍ／５０ｎｍ／１０００ｎｍ）のベース電極４８を形成する。更に、ベース電極４８の外側をコレクタコンタクト層４１まで、ベースメサを形成する。このエッチングにおいて、ＩｎＧａＡｓベース層４３はＨ２ＳＯ４−Ｈ２Ｏ２系エッチング液により、ＩｎＰコレクタ層４２はＨＣｌによってエッチングする。最後に、ベースメサの外側のコレクタコンタクト層４１上に、ＡｕＧｅ／Ｎｉ／Ａｕ（６０ｎｍ／２０ｎｍ／１０００ｎｍ）のコレクタ電極４７を形成する。なお、電極はエミッタ、ベース、コレクタとも全て、フォトレジストによるパターン形成後、蒸着、リフトオフによって形成される。
【００５２】
なお、第３実施形態において、前述の第２実施形態と同様にして、Ａｕ拡散防止層を２層以上設けることができる。
【００５３】
次に、第１から第３実施例の高温加速通電試験の結果と、ＩｎＰ又はＩｎＧａＰのＡｕ拡散防止層を有しない従来構造の試験結果とを、図６に示す。ＨＦＥが初期値から７０％以下の値となった時点で故障と定義した場合の、平均故障時間ＭＴＴＦを比較している。２５０、２７５、３００°ＣのＭＴＴＦからの外挿により、例えばＴｊ＝１２０°ＣのＭＴＴＦは、本発明の適用により、ＡｌＧａＡｓ／ＧａＡｓ型のＨＢＴで約２０倍、ＩｎＧａＰ／ＧａＡｓ型ＨＢＴでは約１００倍の値を示すに至った。
【００５４】
以上のように、本発明を採用した結果、Ａｕの拡散がＩｎＰ又はＩｎＧａＰ層において抑制されるため、長期通電動作時もＨＦＥの低下が極めて少ない長寿命、高信頼度のＨＢＴを実現することができた。
【００５５】
なお、各実施の形態において、エミッタ層とＡｕ拡散防止層との間にスペーサ層を設けることなく、Ａｕ拡散防止層をエミッタ層に接するように設けてもよい。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、Ａｕのエピタキシャル層への拡散を効果的に抑制して、長期間にわたり高い信頼性を維持できるヘテロ接合バイポーラトランジスタを提供することができる。
【図面の簡単な説明】
【図１】従来のヘテロ接合バイポーラトランジスタの断面図である。
【図２】本発明者が行った化合物半導体中のＡｕの拡散速度の測定結果を示すグラフである。
【図３】本発明の第１実施形態による半導体装置の断面図である。
【図４】本発明の第２実施形態による半導体装置の断面図である。
【図５】本発明の第３実施形態による半導体装置の断面図である。
【図６】本発明者が行った高温加速通電試験によるヘテロ接合バイポーラトランジスタの寿命測定結果を示すグラフである。
【符号の説明】
１０ 半絶縁性ＧａＡｓ基板
１１ ｎ＋−ＧａＡｓコレクタコンタクト層
１２ ｎ−ＧａＡｓコレクタ層
１３ ｐ＋−ＧａＡｓベース層
１４ ｎ−ＡｌＧａＡｓエミッタ層
１５ ｎ＋−ＧａＡｓエミッタコンタクト層（スペーサ層）
１６ ｎ＋−ＩｎＧａＡｓエミッタコンタクト層
１７ コレクタ電極
１８ ベース電極
１９ エミッタ電極
２０ ＩｎＧａＰのＡｕ拡散防止層
２１ ｎ−ＩｎＧａＰエミッタ層
２２ ｎ＋−ＧａＡｓスペーサ層
２３ ｎ＋−ＧａＡｓスペーサ層
２４ ｎ＋−ＩｎＧａＡｓエミッタコンタクト層
２５ ｎ−ＩｎＧａＰのＡｕ拡散防止層
２６ ｎ−ＩｎＧａＰのＡｕ拡散防止層
４０ 半絶縁性ＩｎＰ基板
４１ ｎ＋−ＩｎＧａＡｓコレクタコンタクト層
４２ ｎ−ＩｎＰコレクタ層
４３ ｐ−ＩｎＧａＡｓベース層
４４ ｎ−ＩｎＰエミッタ層
４５ ｎ＋−ＩｎＧａＡｓスペーサ層
４６ ｎ＋−ＩｎＧａＡｓエミッタコンタクト層
４７ コレクタ電極
４８ ベース電極
４９ エミッタ電極
５０ ｎ−ＩｎＰのＡｕ拡散防止層
Claims (11)
- コレクタ層、ベース層及びエミッタ層を有するヘテロ接合バイポーラトランジスタにおいて、金を含むエミッタ電極と前記エミッタ層との間に、ＩｎＰ又はＩｎＧａＰのＡｕ拡散防止層を備え、前記エミッタ層と前記Ａｕ拡散防止層との間に、前記エミッタ層及び前記Ａｕ拡散防止層とは材料、含有不純物又は不純物濃度が異なる半導体層が介在することを特徴とするヘテロ接合バイポーラトランジスタ。
- 前記Ａｕ拡散防止層は、前記ベース層から５０ｎｍ以上離間していることを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタ。
- 前記Ａｕ拡散防止層は、３ｎｍ以上の厚さをもつことを特徴とする請求項１または２記載のヘテロ接合バイポーラトランジスタ。
- 前記Ａｕ拡散防止層は、７ｎｍ以上の厚さをもつことを特徴とする請求項１又は２記載のヘテロ接合バイポーラトランジスタ。
- 前記Ａｕ拡散防止層は、前記エミッタ層及び前記Ａｕ拡散防止層とは、材料、含有不純物又は不純物濃度が異なる前記半導体層と前記エミッタ電極との間に、複数の化合物半導体層を介在して積層された複数の層を含むことを特徴とする請求項１から４のいずれか一項記載のヘテロ接合バイポーラトランジスタ。
- 前記複数の層の厚みの合計が３ｎｍ以上であることを特徴とする請求項５記載のヘテロ接合バイポーラトランジスタ。
- 前記複数の層の厚みの合計が７ｎｍ以上であることを特徴とする請求項５記載のヘテロ接合バイポーラトランジスタ。
- 前記複数の化合物半導体層は、異なる材料の層を含むことを特徴とする請求項５記載のヘテロ接合バイポーラトランジスタ。
- 前記エミッタ層が、ＡｌＧａＡｓ、ＩｎＰ及びＩｎＧａＰの一つであることを特徴とする請求項１から８記載のヘテロ接合バイポーラトランジスタ。
- 前記エミッタ電極は、その構成要素の少なくとも一部に金層を有することを特徴とする請求項１から９のいずれか一項記載のヘテロ接合バイポーラトランジスタ。
- 前記エミッタ電極は、その構成要素の少なくとも一部に金と他の元素との合金からなる層を有することを特徴とする請求項１から９のいずれか一項記載のヘテロ接合バイポーラトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002087196A JP3566707B2 (ja) | 2002-03-26 | 2002-03-26 | ヘテロ接合バイポーラトランジスタ |
| US10/347,694 US6781165B2 (en) | 2002-03-26 | 2003-01-22 | Hetero-junction bipolar transistor with gold out-diffusion barrier made from InP or InGaP |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002087196A JP3566707B2 (ja) | 2002-03-26 | 2002-03-26 | ヘテロ接合バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003282583A JP2003282583A (ja) | 2003-10-03 |
| JP3566707B2 true JP3566707B2 (ja) | 2004-09-15 |
Family
ID=28449357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002087196A Expired - Fee Related JP3566707B2 (ja) | 2002-03-26 | 2002-03-26 | ヘテロ接合バイポーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6781165B2 (ja) |
| JP (1) | JP3566707B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9847407B2 (en) | 2011-11-16 | 2017-12-19 | Skyworks Solutions, Inc. | Devices and methods related to a gallium arsenide Schottky diode having low turn-on voltage |
| US9461153B2 (en) * | 2011-11-16 | 2016-10-04 | Skyworks Solutions, Inc. | Devices and methods related to a barrier for metallization of a gallium based semiconductor |
| US9231088B2 (en) * | 2014-01-16 | 2016-01-05 | Triquint Semiconductor, Inc. | Emitter contact epitaxial structure and ohmic contact formation for heterojunction bipolar transistor |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220373A (ja) | 1985-07-19 | 1987-01-28 | Fujitsu Ltd | 半導体装置 |
| JPH05152318A (ja) | 1991-11-29 | 1993-06-18 | Nec Corp | ヘテロ接合バイポーラトランジスタとその製造方法 |
| US5682046A (en) * | 1993-08-12 | 1997-10-28 | Fujitsu Limited | Heterojunction bipolar semiconductor device and its manufacturing method |
| JPH08195401A (ja) | 1995-01-13 | 1996-07-30 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP3262056B2 (ja) * | 1997-12-22 | 2002-03-04 | 日本電気株式会社 | バイポーラトランジスタとその製造方法 |
| JP3928302B2 (ja) | 1999-05-25 | 2007-06-13 | 日立電線株式会社 | 半導体エピタキシャルウェハ |
| JP2001035859A (ja) | 1999-07-21 | 2001-02-09 | Hitachi Cable Ltd | ヘテロ接合バイポーラトランジスタ |
-
2002
- 2002-03-26 JP JP2002087196A patent/JP3566707B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-22 US US10/347,694 patent/US6781165B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030183846A1 (en) | 2003-10-02 |
| US6781165B2 (en) | 2004-08-24 |
| JP2003282583A (ja) | 2003-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
| A521 | Request for written amendment filed |
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040608 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040610 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080618 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 6 |
|
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Free format text: PAYMENT UNTIL: 20110618 Year of fee payment: 7 |
|
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