JP4067529B2 - 半導体装置 - Google Patents
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Description
最近、基板は薄くなる傾向にある。基板が薄くなるにつれて、基板は熱負荷を受けて変形しやすくなり、基板の反りやうねりが発生する。そこで、基板の表面に半導体素子を包囲するように環状のスティフナを設け、スティフナの剛性により基板の変形を防止することが知られている。環状のスティフナを設けた半導体装置は、例えば、特開平9−260527号公報に開示されている。
この従来技術では、環状のスティフナは、環状のスティフナの熱膨張係数が基板の熱膨張係数より大きい材料で形成されている。基板が高温の状態にもたらされるときには、環状のスティフナは基板よりも大きく膨張し、環状のスティフナが基板を外向きに引っ張るようになり、基板は平坦に保たれる。
しかし、通常は、基板は高温の状態から常温の状態に戻される。すると、環状のスティフナは基板よりも大きく収縮し、基板を収縮させる。このため、基板は完全に平坦な状態にはならず、BGAボール接合等の後工程に悪影響を及ぼすことがある。
本発明による半導体装置は、基板と、基板に取り付けられた半導体素子と、半導体素子の外側で基板に設けられた内方の環状のスティフナと、内方の環状のスティフナの外側で基板に設けられた外方の環状のスティフナとを備え、前記内方の環状のスティフナと前記外方の環状のスティフナは熱膨張係数の異なる材料で作られることを特徴とするものである。
この構成によれば、内方及び外方の環状のスティフナは基板に剛性を付与し、基板を平坦な状態に維持する。内方及び外方の環状のスティフナは、熱膨張係数の異なる材料で作られており、それらの材料の熱膨張係数を平均した合成熱膨張係数が基板の熱膨張係数に近づくような組み合わせとして選択される。従って、内方及び外方の環状のスティフナは加熱及び冷却の間に基板を平坦な姿勢で保持するように熱膨張、熱収縮する。
好ましくは、内方の環状のスティフナと外方の環状のスティフナは金属材料で作られる。内方の環状のスティフナと外方の環状のスティフナの厚さは基板の厚さよりも大きい。内方の環状のスティフナの熱膨張係数は外方の環状のスティフナの熱膨張係数よりも小さい。
好ましくは、内方の環状のスティフナと外方の環状のスティフナは半導体素子と同じ側で基板に設けられる。半導体素子ははんだボールにより基板に接合され、内方の環状のスティフナと外方の環状のスティフナは接着剤により基板に接合される。基板の半導体素子とは半体側に配線基板への接続用のはんだボールが設けられる。
図2は図1の半導体装置の図1の線II−IIに沿った断面図である。
図3Aから図3Cは図1の半導体装置の実装プロセスを示す図である。
図4は本発明の半導体装置の基板の反り量及び比較例の半導体装置の反り量を示す図である。
図5は基板の熱膨張係数と内方及び外方の環状のスティフナの合成熱膨張係数との差と基板の反り量との関係を示す図である。
半導体素子14及び基板12は、半導体素子14及び基板12を加熱しながら、はんだボール16を基板12の電極に接合させることにより、互いに電気的及び機械的に結合される。基板12の裏面側には、さらなる配線基板への接続のためのはんだボール18を設けてある。基板12の表面の電極と裏面のはんだボール18はバイアや回路パターンで接続される。
さらに、半導体装置10は、半導体素子14の外側で基板12に設けられた内方の環状のスティフナ20と、内方の環状のスティフナ20の外側で基板12に設けられた外方の環状のスティフナ22とを備える。内方の環状のスティフナ20及び外方の環状のスティフナ22は半導体素子14と同じ側で基板12に設けられる。半導体素子14ははんだボール16により基板12に接合される。基板12の半導体素子14とは半体側に配線基板への接続用のはんだボール18が設けられる。実施例においては、基板12及び半導体素子14はほぼ正方形の形状を有し、内方の環状のスティフナ20及び外方の環状のスティフナ22もほぼ正方形の形状を有する。内方の環状のスティフナ20と外方の環状のスティフナ22は熱膨張係数の異なる材料で作られる。内方の環状のスティフナ20と外方の環状のスティフナ22は接着剤により基板12に接合される。
内方及び外方の環状のスティフナ20,22は基板12に剛性を付与し、基板12を平坦な状態に維持する。内方及び外方の環状のスティフナ20,22は、熱膨張係数の異なる材料で作られており、それらの材料の熱膨張係数を平均した合成熱膨張係数が基板12の熱膨張係数に近づくような組み合わせとして選択される。従って、内方及び外方の環状のスティフナ20,22は加熱及び冷却の間に基板12を平坦な姿勢で保持するように基板12と同じように熱膨張、熱収縮する。
CPUとして使用される半導体装置10では、電源とグランド用のインピーダンスを低下させ、かつノイズを低下させるために、基板12はますます薄くなっている。そこで、薄い基板12を補強するために、内方及び外方の環状のスティフナ20,22が設けられる。半導体素子14の外側の基板12の領域はインピーダンス等に影響しないために厚い内方及び外方の環状のスティフナ20,22を設けることができる。
図3Aから図3Cは図1の半導体装置10の実装プロセスを示す図である。最初に、図3Aに示されるように、内方の環状のスティフナ20及び外方の環状のスティフナ22を接着剤により同時に(一括で)基板12に取り付ける。図3Bに示されるように、半導体素子14をはんだボール16により基板12に接合する。図3Cに示されるように、基板12の半導体素子14とは反対側に配線基板への接続用のはんだボール18を取り付ける。それから、半導体装置10をはんだボール18により配線基板に実装する。
より詳細には、内方の環状のスティフナ20と外方の環状のスティフナ22は金属材料で作られる。内方の環状のスティフナ20と外方の環状のスティフナ22の厚さは基板12の厚さよりも大きい。例えば、内方の環状のスティフナ20と外方の環状のスティフナ22の厚さは約1mmであり、基板12の厚さは約0.5mmである。従って、内方の環状のスティフナ20と外方の環状のスティフナ22はかなりの強度を有し、よって基板12が変形するのを防止する。
内方の環状のスティフナ20の熱膨張係数と外方の環状のスティフナ22の熱膨張係数とはいずれか一方を他方よりも大きくすることができる。しかし、好ましくは、内方の環状のスティフナ20の熱膨張係数は外方の環状のスティフナ22の熱膨張係数よりも小さい。
例えば、BTレジンからなる基板12の熱膨張係数は20ppmである(この場合の基板12の熱膨張係数は、樹脂を導体の組合せ体の熱膨張係数である)。これに対して、スティフナに適した金属材料は、SUS(熱膨張係数は17.3ppm)、Cu(熱膨張係数は17.3ppm)、Al(熱膨張係数は24.3ppm)などがある。
本発明の実施例においては、内方の環状のスティフナ20はSUS(熱膨張係数は17.3ppm)で作られ、外方の環状のスティフナ22はAl(熱膨張係数は24.3ppm)で作られる。この場合、それらの材料の熱膨張係数を平均した合成熱膨張係数は20.8ppmである。
図4は本発明の半導体装置の基板の反り量及び比較例の半導体装置の反り量を示す図である。横軸の時点Aはスティフナを取り付けていない基板の状態、時点Bはスティフナを取り付けた基板の状態、時点Cはスティフナを取り付け且つ半導体素子14を取り付けた後の基板の状態を示す。
太い実線の曲線Dは、内方の環状のスティフナ(SUS)20と外方の環状のスティフナ(Al)22とを有する本発明の基板12の反り量を示す。時点Aにおける反り量は0.356mm、時点Bにおける反り量は0.064mm、時点Cにおける反り量は0.144mmである。
細い実線の曲線Eは、Alで作られた単一のスティフナを有する参考例の基板の反り量を示す。時点Aにおける反り量は0.376mm、時点Bにおける反り量は0.081mm、時点Cにおける反り量は0.160mmである。
点線の曲線Fは、Cuで作られた単一のスティフナを有する参考例の基板の反り量を示す。時点Aにおける反り量は0.320mm、時点Bにおける反り量は0.076mm、時点Cにおける反り量は0.206mmである。
一点鎖線の曲線Gは、SUSで作られた単一のスティフナを有する参考例の基板の反り量を示す。時点Aにおける反り量は0.358mm、時点Bにおける反り量は0.100mm、時点Cにおける反り量は0.217mmである。
各例の時点Bにおける反り量は小さくなっており、スティフナを設けることにより基板12の反り量が小さくなる。各例の時点Cにおける反り量は各例の時点Bにおける反り量より大きくなる。すなわち、半導体素子14がはんだボール16により基板12に取り付けられる際に、半導体素子14と基板12は加熱され、そして冷却されるので、異なった熱応力を受けて変形し、反り量が大きくなる。太い実線で示された本発明の半導体装置10の場合には、このような熱応力を受けても反り量が最も小さい。
はんだボール16を基板12の電極に接合させるリフロー工程において、加熱時の熱膨張の差により、基板12に反りが発生し、さらに、常温に戻されたときの熱収縮の差により、基板12に反りが発生する。単一の環状のスティフナが使用されている場合には、高温時及び常温時に十分に対応することができない。細い実線で示されている参考例の場合には、基板が高温の状態にもたらされるときには、環状のスティフナが膨張して基板を外向きに引っ張るので基板はある程度平坦に保たれるが、高温の状態から常温の状態に戻されるときに、環状のスティフナが大きく収縮し、基板を収縮するように引きずるので、基板は完全に平坦な状態にはならない。このような場合には、BGAボール接合等の後工程に悪影響を及ぼすことがある。
太い実線で示された本発明の場合には、2つの環状のスティフナ20,22の一方が基板が高温の状態にもたらされるときに基板を外向きに引っ張り、2つの環状のスティフナ20,22の他方が高温の状態から常温の状態に戻されるときに小さく収縮して基板12をそれ自身の収縮より大きく収縮させず、基板12をほぼ平坦な状態に維持する。この場合、内方の環状のスティフナ20の熱膨張係数は外方の環状のスティフナ22の熱膨張係数よりも小さい方が好ましい。
基本的には、単一の環状のスティフナの場合でも、環状のスティフナの熱膨張係数が基板12の熱膨張係数と同じであれば、加熱及び冷却の間に基板12と環状のスティフナとの間に熱膨張及び熱収縮の差がないので、基板12はスティフナとの間の熱膨張収縮の差により変形しないと考えられる。しかし、現実的には、環状のスティフナの熱膨張係数が基板12の熱膨張係数とが同じになる適切な材料が得られにくい。そこで、内方及び外方の環状のスティフナ20,22を設け、それらの材料の熱膨張係数を平均した合成熱膨張係数が基板12の熱膨張係数に近づくようにすれば、熱膨張係数が基板12の熱膨張係数と同じである単一の環状のスティフナとみなすことができる。
図5は基板12の熱膨張係数と内方及び外方の環状のスティフナ20,22の合成熱膨張係数との差と基板の反り量との関係を示す図である。曲線Hは内方及び外方の環状のスティフナ20,22を基板12に取り付けた時点での基板12の反り量を示す。曲線Iは半導体素子14を基板12に取り付けるリフロー時点(高温時点)での基板12の反り量を示す。曲線Jは半導体素子14を基板12に取り付けたリフロー後の時点(常温時点)での基板12の反り量を示す。曲線Jは基板12の熱膨張係数と内方及び外方の環状のスティフナ20,22の合成熱膨張係数との差が小さいほど反り量が小さくなることを示している。
以上説明したように、本発明によれば、高温時と常温時の両方で基板の平坦度を確保することができるため、半導体素子接合の歩留り向上及び接合部の応力低減による信頼性の向上を実現できる。
Claims (6)
- 基板と、該基板に取り付けられた半導体素子と、該半導体素子の外側で該基板に設けられた内方の環状のスティフナと、該内方の環状のスティフナの外側で該基板に設けられた外方の環状のスティフナとを備え、前記内方の環状のスティフナと前記外方の環状のスティフナは異なる材料で作られることを特徴とする半導体装置。
- 前記内方の環状のスティフナと前記外方の環状のスティフナは金属材料で作られることを特徴とする請求項1に記載の半導体装置。
- 前記基板は有機樹脂材料で作られることを特徴とする請求項1に記載の半導体装置。
- 前記内方の環状のスティフナと前記外方の環状のスティフナは半導体素子と同じ側で基板に設けられることを特徴とする請求項1に記載の半導体装置。
- 基板の半導体素子とは反対側に配線基板への接続用のはんだボールが設けられることを特徴とする請求項1に記載の半導体装置。
- 内方の環状のスティフナの熱膨張係数は外方の環状のスティフナの熱膨張係数より小さいことを特徴とする請求項1に記載の半導体装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2003/003733 WO2004086498A1 (ja) | 2003-03-26 | 2003-03-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2004086498A1 JPWO2004086498A1 (ja) | 2006-06-29 |
JP4067529B2 true JP4067529B2 (ja) | 2008-03-26 |
Family
ID=33045141
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004569935A Expired - Fee Related JP4067529B2 (ja) | 2003-03-26 | 2003-03-26 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7102228B2 (ja) |
JP (1) | JP4067529B2 (ja) |
AU (1) | AU2003227213A1 (ja) |
WO (1) | WO2004086498A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2003
- 2003-03-26 AU AU2003227213A patent/AU2003227213A1/en not_active Abandoned
- 2003-03-26 JP JP2004569935A patent/JP4067529B2/ja not_active Expired - Fee Related
- 2003-03-26 WO PCT/JP2003/003733 patent/WO2004086498A1/ja active Application Filing
-
2005
- 2005-03-25 US US11/089,212 patent/US7102228B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPWO2004086498A1 (ja) | 2006-06-29 |
US7102228B2 (en) | 2006-09-05 |
US20050161816A1 (en) | 2005-07-28 |
WO2004086498A1 (ja) | 2004-10-07 |
AU2003227213A1 (en) | 2004-10-18 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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