JP4049896B2

JP4049896B2 - 画像入力装置

Info

Publication number: JP4049896B2
Application number: JP20855698A
Authority: JP
Inventors: 功高柳
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 1998-07-09
Filing date: 1998-07-09
Publication date: 2008-02-20
Anticipated expiration: 2018-07-09
Also published as: JP2000032318A

Description

【０００１】
【発明の属する技術分野】
この発明は、画像入力装置に関し、特に間引き走査可能な固体撮像素子を用いた画像入力装置に関する。
【０００２】
【従来の技術】
一般に、固体撮像素子を用いた撮像装置において、撮影画像の高精細化を図るため固体撮像素子の多画素化を進めて行くと、全画素を読み出すフレームレートが低下してしまう。そこで、画素を間引いて読み出す間引き読み出しを行ってフレームレートを上げ、画角合わせなどに用いるようにしており、一方、部分領域の全画素読み出しを行って焦点調整などに用いるようにしている。
【０００３】
かかる間引き読み出しを行えるようにした撮像素子を用いた撮像装置として、特開平９−２１４８３６号公報には、次のような構成のものが開示されている。すなわち、図５に示すように、光電変換面に形成された全画素のうちの所定の画素のデータを読み出すことが可能な撮像素子104 と、該撮像素子104 における全画素のうち、所定のブロック内の画素を走査するためのブロック走査モードと、全画素について所定の間引き率で特定の画素を間引いて走査するための間引き走査モードとを切り換えて前記撮像素子104 を駆動制御することが可能な駆動部103 と、前記撮像素子104 から間引き走査モードで読み出されＡ／Ｄ変換部105 でＡ／Ｄ変換されたデータをスイッチ106 を介して記憶する全体表示メモリ107 と、前記撮像素子104 からブロック走査モードで読み出されＡ／Ｄ変換されたデータをスイッチ106 を介して記憶する部分拡大表示メモリ108 と、前記２つのメモリ107 ，108 に記憶された各データを一つのモニタ110 上で別々の画像として表示可能なようにデータ変換して出力する表示出力部109 と、入力装置101 からの指示を受けて各部の制御を行うコントローラ102 とを備え、コントローラ102 が画角合わせやピント合わせ、すなわち撮影者のモニタリングのための処理を行うように指示を受けた場合、駆動部103 及びスイッチ106 を制御して、撮像素子104 から間引き走査による画像データとブロック走査による画像データを交互に全体表示メモリ107 と部分拡大表示メモリ108 に送り出して記憶させ、該２つのメモリ107 ，108 に記憶された画像データは、水平１ライン分毎に交互に読み出されて表示出力部109 へ送出され、標準テレビジョン信号に変換されて一つのモニタ110 の表示画面上に表示されるようになっている。なお、コントローラ102 が撮影のための処理を行うように指示を受けた場合は、全画素走査で画像データが送り出され、１画面の画像データがバッファメモリ111 を介してハードディスク112 に記録保管されるようになっている。
【０００４】
【発明が解決しようとする課題】
ところで、上記公報開示の撮像装置においては、画角合わせなどのための間引き走査による全体画像とピント合わせなどのためのブロック走査による部分精細画像を得る場合に、間引き走査モードとブロック走査モードを混在させたモードで駆動走査するものではないので、同一フレームから間引き走査による全体画像情報とピント合わせ用の高解像情報を得ることはできない。そのため、従来の上記公報開示の撮像装置ではピント合わせの処理中は、画角合わせ用のビデオ出力が行えないという問題がある。これを改善するため、画角合わせ用の間引き画像入力とピント合わせ用の高精細画像入力とを、フレーム毎交互に読み出すように構成した場合においても、ピント合わせ用のビデオ出力の実効的なフレームレートが低下するという問題があった。
【０００５】
本発明は、従来の撮像装置における上記問題点を解消するためになされたもので、同一フレームから間引き走査による全体画像情報と全画素走査による高解像部分画像情報が得られるようにした画像入力装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記問題点を解決するため、請求項１に係る発明は、複数の画素を２次元状に配列してなる画素アレイを有し、該画素アレイの画素を間引いて走査する間引き走査を含む複数の走査モードで走査できるようにした固体撮像素子を備えた画像入力装置において、前記固体撮像素子の画素アレイの連続する所定領域の画素群のみを全画素走査すると共に、画素アレイの残りの領域の画素群については間引き走査を行う走査制御手段と、前記全画素走査領域からの映像信号と間引き走査領域からの映像信号とを互いに分離する映像信号分離手段とを備え、前記全画素走査領域からの映像信号を露出制御又は焦点検出に用いることを特徴とするものである。
【０００７】
このような走査制御手段と映像信号分離手段を設けることにより、画素アレイの特定領域の画素群については全画素走査が行われ、その他の領域の画素群については間引き走査が行われるので、間引き走査による映像信号と全画素走査による映像信号とが混在した信号が得られ、これらの混在した信号は映像信号分離手段で分離され、同一フレームから間引き走査による全体画像情報と全画素走査による高解像部分画像情報が得られる。
【０００８】
【発明の実施の形態】
次に、実施の形態について説明する。図１は、本発明に係る画像入力装置の実施の形態を示すブロック構成図である。図１において、１は光電変換素子からなる複数の画素を２次元的にｍ×ｎ配列してなる画素アレイ、２，３は画素アレイ１を走査して画素信号を読み出すための垂直走査回路及び水平走査回路であり、間引き動作を含む複数の動作モードを有している。４は垂直走査回路２及び水平走査回路３を駆動制御するためのタイミングパルスを発生するためのタイミングパルス発生回路で、これらの構成部材で固体撮像素子を構成している。５は垂直走査回路２及び水平走査回路３の走査により読み出された映像信号を増幅すると共にＡ／Ｄ変換するＡ／Ｄ変換部、６，７はそれぞれ前記タイミングパルス発生回路４からの制御信号を受けてＡ／Ｄ変換されたデジタル映像信号から間引き画像信号を記憶する第１のバッファメモリ及び自動ピント合わせに必要な画像のみを記憶する第２のバッファメモリ、８は第１のバッファメモリ６に記憶された間引き信号をビデオモニタ10と同期し読み出すためのビデオ同期信号発生回路、９は第１のバッファメモリ６に記憶されたデジタル信号をアナログ信号に変換するためのＤ／Ａ変換部、11は自動ピント合わせ処理を行うＣＰＵである。
【０００９】
間引き走査が可能な走査回路の構成例としては、例えば図２に示すように、Ｄ形フリップフロップ回路（ＤＦＦ）で構成したシフトレジスタにおいて、ＤＦＦの出力信号を次段のＤＦＦに信号を転送するスイッチ21と、該スイッチ21とは制御の論理を逆転させると共に一段飛ばして次次段のＤＦＦに信号を転送するスイッチ22とを各ＤＦＦ間に設け、これらスイッチ21と22との制御端子に、タイミング発生回路４からのスキップイネーブル（Skip Enable)信号を入力することで実現できる。
【００１０】
図３は図２に示した間引き走査が可能な走査回路の動作タイミングを示す図であり、ＣＫは走査の基本クロック、φＩＮは走査の入力信号、φ１〜φ12はそれぞれ走査回路の各段の出力タイミングを示している。Skip Enable がＬのとき隣接するＤＦＦ間の接続スイッチ21がオンし、走査信号はＣＫの周期に対して一段づつシフトする。Skip Enable がＨとなると、スイッチ21がオフする一方でスイッチ22がオンし、走査信号は次次段のＤＦＦに転送され、これが繰り返されることで一段置きにスキップしながら移動する。したがって、このような走査回路を垂直走査回路２及び水平走査回路３に採用することで、間引き走査が可能な撮像装置の構成が可能となる。図２に示した走査回路の回路構成は、一画素飛ばしの間引き走査が可能なものであるが、飛び越し用のスイッチ22の接続先を変えることで、間引き画素数は簡単に変更できる。
【００１１】
次に、このように構成されている画像入力装置の動作について、図４のパルスタイミング図を用いて説明する。説明を簡単にするため、画素アレイ１の第Ｌ行から第Ｍ行の間を全画素読み出し、それ以外の領域では行及び列とも一画素おきに画素を間引いて読み出す場合を例にとって説明する。図４の動作を説明するためのパルスタイミング図における各パルス名は、図１に示したパルス名と一致させている。φＸi(φＸ1 〜φＸm)は行選択パルスを表し、φＸi がＨのとき画素アレイ１の第ｉ行の画素のみが選択されることを示す。またSkip Enable は垂直走査回路２及び水平走査回路３の間引き走査を制御するパルスであり、Skip Enable にＨが出力されると、垂直走査回路２及び水平走査回路３とも一画素おきに間引き走査し、Skip Enable がＬのときは連続して画素を走査する。Memory１ Write及びMemory２ Writeは、それぞれ間引き画像用の第１のバッファメモリ６とピント合わせ画像用の第２のバッファメモリ７とに信号を入力（Write)するタイミングを制御するパルスである。列選択パルスφＹj は、行選択パルスφＸi がＨとなる期間中に列を走査するが、煩雑化するのを避けるため図４では表示を省略している。
【００１２】
次に、動作の詳細を図４に示すタイミングに添って説明する。時刻ｔ₀〜ｔ₃間からなる１フレーム期間において、第１行から第Ｌ−１行の画素を走査する期間である時刻ｔ₀〜ｔ₁の間、Skip Enable にはＨが出力され、垂直走査回路２及び水平走査回路３とも間引き走査が行われ、行及び列とも１画素おきに間引きながら読み出されると共に、この期間はMemory１ WriteのみがＨとなり、Ａ／Ｄ変換部５から出力されるデジタル映像信号は、間引き画像用の第１のバッファメモリ６にのみ書き込まれる。
【００１３】
次に、第Ｌ行から第Ｍ行までを走査する期間である時刻ｔ₁〜ｔ₂間は、Skip Enable にはＬが出力され、垂直走査回路２及び水平走査回路３とも全画素を走査する。この期間はMemory２ WriteにＨが出力され、ピント合わせ画像用の第２のバッファメモリ７に映像信号が書き込まれる。一方、間引き走査に対応する位置の画素の信号がＡ／Ｄ変換部５から出力されるタイミングに同期してMemory１ WriteがＨとなり、間引き画像用の第１のバッファメモリ６には、間引き走査に対応する位置の画素の信号のみが書き込まれる。
【００１４】
時刻ｔ₂〜ｔ₃間は再びSkip Enable がＨとなり、第Ｍ＋１行から第ｍ行までを行及び列とも間引き走査すると共に、Memory１ WriteがＨとなることで、Ａ／Ｄ変換部５から出力されるデジタル映像信号は間引き画像用の第１のバッファメモリ６にのみ書き込まれる。
【００１５】
このように１フレームを走査することにより、間引き画像用の第１のバッファメモリ６には全画像領域の間引き信号が、ピント合わせ画像用の第２のバッファメモリ７には全画素を走査した領域の画像が記憶される。第２のバッファメモリ７に記録されたピント合わせ用の映像情報は、ピント合わせ処理（ＡＦ制御）を行うＣＰＵ11に転送され、ピント状態が判定されると共に光学系へフィードバックされる。
【００１６】
一方、第１のバッファメモリ６に記録された間引き映像信号は、ビデオ同期信号発生回路８から入力されるビデオ同期信号に合わせて読み出され、Ｄ／Ａ変換部９でアナログ変換された後、ビデオモニタ10に動画として表示される。この際、ビデオ出力のフレームレートと撮像素子からの読み出しのフレームレートとは一致させる必要があるのに対して、撮像素子からの読み出す画素数の方がビデオ出力の画素数よりも多いため、同一のデータレートで駆動すると撮像素子からの読み出し期間が長くなってしまうという問題がある。この時間差がビデオ規格の垂直帰線期間内で吸収できれば支障がないが、それを越える場合には両者のデータレートに若干の差を持たせることで解決できる。
【００１７】
このように画素アレイの一部のみ全画素走査し、それ以外の領域は間引き走査すると共に、出力される映像信号を複数のバッファメモリを介して間引き画像と全画素走査した領域の画像とに分離し、間引き画像をビデオ同期信号に合わせて出力し、全画素走査した領域の画像をピント合わせ処理に利用することで、画像入力装置を高精細化した場合においてもフレームレートを落とさずに、画角合わせとピント合わせ用の情報を同時に得ることができる。
【００１８】
本実施の形態では、全画素読み出す領域を第Ｌ行から第Ｍ行の全画素として説明したが、Skip Enable のタイミングを変更することで、列方向にも全画素読み出す領域を任意に設定できる。また、間引きに関しても一画素飛ばしに限定するものではなく、走査回路の簡単な変更により３画素、４画素飛ばしといった間引き走査にも対応できる。更に補足すると、本実施の形態では画像の一部領域を全画素読み出した映像情報をピント合わせに用いる場合について説明したが、ＣＰＵの処理内容に追加することで局所露光時間制御や局所ホワイトバランス処理などにも有効に利用できる。
【００１９】
【発明の効果】
以上、実施の形態に基づいて説明したように、本発明によれば、固体撮像素子の画素アレイの連続する所定領域の画素群のみを全画素走査すると共に、画素アレイの残りの領域の画素群については間引き走査を行う走査制御手段と、全画素走査領域からの映像信号と間引き走査領域からの映像信号とを互いに分離する映像信号分離手段とを備えているので、画素アレイの特定領域の画素群については全画素走査が行われ、その他の領域の画素群については間引き走査が行われて、間引き走査による映像信号と全画素走査による映像信号とが混在した信号が得られ、これらの混在した信号は映像信号分離手段で分離され、同一フレームから間引き走査による全体画像情報と全画素走査による高解像部分画像情報とを同時に得ることができる。
【図面の簡単な説明】
【図１】本発明に係る画像入力装置の実施の形態を示す概略ブロック構成図である。
【図２】図１に示した実施の形態における間引き走査が可能な走査回路の構成例を示すブロック構成図である。
【図３】図２に示した間引き走査が可能な走査回路の動作を説明するためのタイミング図である。
【図４】図１に示した実施の形態の動作を説明するためのタイミング図である。
【図５】従来の画像入力装置の構成例を示すブロック構成図である。
【符号の説明】
１画素アレイ
２垂直走査回路
３水平走査回路
４タイミングパルス発生回路
５Ａ／Ｄ変換部
６第１のバッファメモリ
７第２のバッファメモリ
８ビデオ同期信号発生回路
９Ｄ／Ａ変換部
10 ビデオモニタ
11 ＣＰＵ
21，22 スイッチ

Claims

複数の画素を２次元状に配列してなる画素アレイを有し、該画素アレイの画素を間引いて走査する間引き走査を含む複数の走査モードで走査できるようにした固体撮像素子を備えた画像入力装置において、前記固体撮像素子の画素アレイの連続する所定領域の画素群のみを全画素走査すると共に、画素アレイの残りの領域の画素群については間引き走査を行う走査制御手段と、前記全画素走査領域からの映像信号と間引き走査領域からの映像信号とを互いに分離する映像信号分離手段とを備え、前記全画素走査領域からの映像信号を露出制御又は焦点検出に用いることを特徴とする画像入力装置。
前記走査制御手段の走査制御により画素アレイから出力された映像信号を記憶する複数のフレームバッファメモリと、該複数のフレームバッファメモリにそれぞれ全画素走査領域に対応する全画素走査映像信号と間引き走査領域に対応する間引き走査映像信号とを分離し記憶するメモリ制御手段と、前記全画素走査映像信号を間引き処理し前記間引き走査映像信号と合成して画素アレイ全領域の合成間引き走査映像信号を形成する間引き走査映像信号合成手段とを備え、該間引き走査映像信号合成手段から出力される合成間引き走査映像信号をビデオ信号として出力するように構成したことを特徴とする請求項１に係る画像入力装置。
前記固体撮像素子はタイミング発生回路を備え、該タイミング発生回路は、前記メモリ制御手段における映像信号分離動作のためのタイミングパルス及び前記間引き走査映像信号合成手段における映像信号合成動作のためのタイミングパルスを供給するように構成されていることを特徴とする請求項２に係る画像入力装置。