JP3936475B2 - 半導体装置の電極形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の電極形成方法に係わり、特に半導体基板の表面に複数の層から形成される電極を、エッチング処理を施さなくとも選択的に再現性良く形成する電極形成方法に関する。
【０００２】
【従来の技術】
従来、大電流を制御する半導体装置である例えば、ダイオードなどは半導体基板の一方の表面にアノード電極、またその裏面にはカソード電極を形成した縦型構造となっている。このアノード電極とカソード電極はそれぞれ外部の金属から形成されている固定部材に半田溶融法にて接続固定されている。
【０００３】
一般に、前記のアノード電極とカソード電極は複数の金属層から形成されるが、カソード電極は半導体基板の裏面全体に形成するのに対し、アノード電極はその電極端部において半導体基板内部の電界緩和構造（フィールドプレート構造）を有しており半導体基板表面に選択的に形成する必要がある。
【０００４】
半導体基板表面に選択的に電極を形成する方法としては、電極となる金属層を堆積した後にホトリソグラフィー処理を施しエッチングにより形成する方法が一般的に適用されている。
【０００５】
ところが、前記のアノード電極は複数の金属層である例えば、アルミニウム膜，クロム膜，ニッケル膜，銀膜が提案されているが、これら全てを半導体基板に堆積した後、前述のリソグラフィー処置を施した後にエッチングするためには、それぞれの膜に応じたエッチング手法を連続して施す必要があり工程数の増加につながり実用的には不向きである。
【０００６】
そこで、複数の金属層をエッチング手法を施さなくとも選択的に形成する実用的な方法としては、リフトオフ法による形成方法が広く知られている。図２(ａ)〜(ｄ）はリフトオフ法による電極形成方法を段階的に示した断面図である。
【０００７】
（ａ）先ず、半導体基板１の表面に絶縁膜１０を形成した後に、絶縁膜１０を選択的に除去し、半導体基板１の一部を露出させ、この露出した半導体基板１にオーミック接続する金属１００を選択的に形成する。
【０００８】
（ｂ）次に、金属層１００の表面及び、絶縁膜１０の表面に保護膜１１とフォトレジスト膜１２を形成する。
【０００９】
（ｃ）続いて、フォトレジスト膜１２に写真製版法で所定の領域に窓あけを施し、保護膜１１の一部を露出させた後、フォトレジスト膜１２をマスクとして保護膜１１を等方性エッチングし金属層１００の一部を露出させ、上面から金属層１１０を堆積させる。
【００１０】
（ｄ）しかる後、フォトレジスト膜剥離液に浸すことにより、フォトレジスト膜１２及びフォトレジスト膜１２の上面に堆積した金属層１００を同時に除去し、金属層１００を選択的に形成する。
【００１１】
つまり、リフトオフ法とは保護膜をスペーサ領域として活用し、フォトレジスト膜と半導体基板側に堆積した金属層を完全に分断させフォトレジスト膜上に堆積した金属層のみ除去し半導体基板側に堆積した金属層のみを選択的に形成する方法である。
【００１２】
リフトオフ法に関する物としては、例えば「超ＬＳＩ技術」Ｐ２９８〜２９９（オーム社出版，垂井康夫編）に論じられている。
【００１３】
【発明が解決しようとする課題】
発明者の実験によれば、上記の方法においては堆積する金属層の膜厚に比してスペーサ領域として活用する保護膜は金属層以上の十分なる膜厚を有しないとフォトレジスト膜が再現性良く除去出来ない事が明らかとなった。
【００１４】
ところで、本発明により形成された電極は、外部の金属から形成された固定部材に半田溶融法により固定接続される。一般に半田溶融法により固定される電極は複数の金属膜から形成されており、幾つかの必要とされる特性を有しなければならない。その特性とは、▲１▼各層間で密着性が良く剥がれないこと▲２▼半田の半導体基板側への拡散を防止すること▲３▼半田の濡れ性がよいことなどである。
【００１５】
これらの特性を備えた複数の金属層としてはクロム膜，ニッケル膜，銀膜からなる金属層が従来より適用されているが、その膜厚はそれぞれの金属膜が所定の特性を満足するために最小でも１００００Å必要である。
【００１６】
一方、半導体装置は外部の金属から形成された固定部材に半田溶融法にて固定されたのち多くの場合はエポキシ樹脂などで密封される。そのため、エポキシ樹脂から表面を保護する目的で保護膜を有している。保護膜としては、常圧ＣＶＤにより形成するシリコン酸化膜、またはプラズマＣＶＤにより形成するシリコン窒化膜などが適用されている。
【００１７】
ところが、前述の保護膜を、リフトオフ法においてスペーサーとして適用するために金属層に比して十分な膜厚で形成すると、シリコン酸化膜では膜自身にクラックなどが発生し保護膜としての機能が低下するという問題点があり、シリコン窒化膜では膜自身の応力により半導体基板に反りが発生し、膜形成後の製造工程において製造装置上で搬送出来ない，真空吸着しないなど生産性を低下させるなどの問題点がある。
【００１８】
本発明の目的は、リフトオフ法による電極形成方法に関し、特に保護膜をスペーサーとして適用するリフトオフ法において保護膜の機能低下，生産性低下させることなくスペーサーとして適用出来る保護膜を有した半導体装置の電極形成方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するための電極形成方法を提供するために、
保護膜を堆積する電極の膜厚に比して２倍以上を有して形成し、この時の保護膜はポリイミド膜とすることを特徴とする。
【００２０】
本発明による半導体装置の電極形成方法についてその作用に関し以下に説明する。
【００２１】
本発明者は、従来より半田溶融法で固定される電極としてクロム膜，ニッケル膜，銀膜の３層膜１００００Åを高耐圧大電流半導体装置であるダイオードのアノード電極として適用するために、リフトオフ法による電極形成の再現性を保護膜の厚みに関して実験を重ねた結果以下の知見を得た。
【００２２】
保護膜の厚みを１００００Å〜５００００Åまで変化させ、フォトレジスト除去処理を施した後、外観検査を実施し所定の領域以外に残存する金属層の有無を調査し、残存金属層が無い物を電極形成出来たものを良とし残存金属が有ったものを不良とし、幾つかの試料で実験を重ね、（良の試料数）／（全試料数）より百分率から成功率として求めた結果を図３に示す。本結果より、堆積する金属層厚１００００Åに対し、保護膜厚は２００００Å以上有すれば再現性良く電極形成が可能となる。すなわち、堆積する金属層の膜厚を１とした場合、スペーサーとして適用する保護膜の膜厚は２以上つまり、金属層の膜厚に比して保護膜の膜厚は２倍以上有すれば再現性良く電極形成が可能になる。スペーサーとしての保護膜の膜厚が十分確保出来れば、フォトレジスト膜開口部において、フォトレジスト膜と半導体基板側に堆積した金属層との空間が広くなり、フォトレジスト膜除去処理時にフォトレジスト剥離液が容易にフォトレジスト膜と保護膜界面に侵入出来る事になり、再現性良く電極形成が可能となる。
【００２３】
次に保護膜はポリイミド膜としているから、ゲル状態のポリイミドを回転させた半導体基板表面に滴下させながら塗布し、塗布した後に半導体基板に加熱処理を施すことで硬化させポリイミド膜を形成出来る。ゲル状のポリイミドは粘度が低いため厚膜化形成に有利に作用する特性を示すため、上記形成方法により一回の処理で２００００Å〜３００００Åのポリイミド膜を形成出来る。上記形成方法を繰り返し実施すればさらに膜厚の厚いポリイミド膜の形成が可能である。また、ポリイミド膜は元はゲル状の有機化合物であるから、加熱処理で硬化させた後であっても、シリコン酸化膜やシリコン窒化膜と比べて格段に柔らかい性質を有しているから、上記形成方法により４００００Å〜６００００Åのポリイミド膜を形成する程度で膜自身にクラックが発生することはない。さらに、膜自身が柔らかい性質は半導体基板に対し引っ張り応力を示す作用を殆ど呈さないので、半導体基板に反りは殆ど発しない。
【００２４】
すなわち、ポリイミド膜を保護膜とすれば、膜自身にクラック等を発生させることなく、かつ半導体基板に反りを発生させることなく堆積する金属層の２倍以上の膜厚で形成出来るので、再現性良く電極形成が可能となる。
【００２５】
【発明の実施の形態】
以下、図面を用いて本発明の実施例を説明する。
【００２６】
図１（ａ)〜(ｄ）は本発明の電極形成方法を、接合部にショットキー接合と ＰＮ接合を繰り返し形成したダイオードに適用した製造工程を段階的に示した断面図である。尚、図にはダイオードの主要部である整流部を主に示してある。
【００２７】
（ａ）まず、Ｎ型半導体基板３の一方の主面にＮ型半導体基板３より低不純物濃度なＮ型低濃度層２を形成する。次に、Ｎ型低濃度層２の一方の主面である、Ｎ型半導体基板３と接する面と対向する面に（以下表面とする）シリコン酸化膜を形成し、このシリコン酸化膜を選択的に除去したのちイオン注入法によりボロンを注入して熱処理及び酸化処理を連続して施し、Ｐ型高濃度層４とシリコン酸化膜１０ａを形成する。
【００２８】
（ｂ）次に、Ｎ型半導体基板３のもう一方の主面である、Ｎ型低濃度層２と接する面に対向する面と（以下裏面とする）Ｎ型低濃度層２の表面最外周部に選択的にＮ型高濃度層（図には示していないが）を形成し、シリコン酸化膜１０ａ上にＣＶＤ法によりシリコン酸化膜１１を堆積させる。しかるのち、シリコン酸化膜１０ａ及び１１を選択的に除去し、Ｎ型低濃度層２の表面及びＰ型高濃度層４の表面を露出させ、アルミニウムを主成分とする層を堆積しアルミニウム層を選択的に除去することでアルミニウム電極１０１を形成する。
【００２９】
さらに、アルミニウム電極１０１とシリコン酸化膜１１の表面にスピン塗布法でゲル状のポリイミドを塗布し２００℃３分の熱処理を施すことで２３０００Åのポリイミド膜を形成し、このポリイミド塗布〜熱処理を連続して２回繰り返し４６０００Åのポリイミド膜１３を形成した後、３５０℃，３０分の熱処理を施しポリイミド膜１３上にフォトレジスト膜１２を形成する。
【００３０】
（ｃ）次に、フォトレジスト膜１２を写真製版法により窓あけを施し、ポリイミド膜１３の一部を露出させた後、等方性エッチング処理によりポリイミド膜 １３を除去してアルミニウム電極１０１の表面を露出させる。しかる後、アルミニウム電極１０１上及びフォトレジスト膜１２上にクロム膜１８００Å，ニッケル膜６０００Å，銀膜２５００Åを順次堆積して形成した金属層１２０を堆積可能な装置を用いて堆積する。
【００３１】
（ｄ）次に、前記までに作成した半導体基板を１１０℃に加熱したフォトレジスト剥離液に２０分浸し、フォトレジスト膜１２を除去すると共に、フォトレジスト膜１２上に堆積した金属膜１２０を除去した後アルミニウム電極１０１と、金属層１２０からなる表面電極を形成し、Ｎ型半導体基板３の裏面をフッ化水素：水＝１：５０の溶液で洗浄処理し、アルミニウム，クロム，ニッケル，銀膜が堆積可能な装置を用いてアルミニウム膜１００００Å，クロム膜１８００Å，ニッケル膜６０００Å，銀膜２５００Åを順次堆積し裏面電極として金属層１３０を形成したのち、４２０℃，３０分の熱処理を施し金属層１２０及び１３０の各金属層間に合金層を形成させ各金属層間の接触抵抗を低減させる。
【００３２】
上記（ａ)〜(ｄ）に記載の方法にて形成されたダイオードの表面電極形成後の外観検査結果を下記する。外観検査の内容は前述の通りであり、本発明の形成方法で１００枚の試作を実施し不良率は０％となり既に図３に示した通り成功率 １００％で表面電極を形成することができた。また、保護膜形成後においても製造装置上で搬送トラブルや真空吸着トラブルなどを呈することもなく、再現性良く表面電極を形成することができた。
【００３３】
これは、本発明の形成方法では保護膜をポリイミド膜で形成しているから、形成する電極の膜厚１０３００Åに対し４倍以上の４６０００Åの膜厚にて保護膜を形成しスペーサーとして適用出来ることにより達成されたものである。
【００３４】
次に上記（ａ)〜(ｄ）に記載の方法にて形成されたダイオードの表面電極構造について下記する。
【００３５】
本発明の形成方法にて形成された表面電極は、アルミニウム電極１０１と金属層１２０を直接接触して構成されているからアルミニウム電極１０１と金属層 １２０は電気的には等価である。従って、先に形成するアルミニウム電極を選択的に形成していることにより電極端部にフィールドプレート構造を有することが可能となり、電極端部で電界緩和が達成され、高耐圧なダイオードを形成出来るものとした。
【００３６】
また、本実施例で形成するダイオードは、Ｎ型低濃度層２の表面に選択的にＰ型高濃度層４を形成しアルミニウム電極１０１を直接接触させているから、Ｎ型低濃度層２とアルミニウム電極１０１の接触部ではショットキー接触、Ｐ型高濃度層４とアルミニウム電極１０１の接触部ではオーミック接触となり、ショトキー接合とＰＮ接合を有する構造である。理想的なショットキー接合を形成する場合、その接合界面に異物等を介在させないで接合を形成する配慮が必要であり、本発明の表面電極形成では先にアルミニウム電極を形成することでフォトレジスト等からの異物を介在させることなくショットキー接合を形成できるものとした。ショットキー接合のｎ値（ショットキー接合が理想状態に近く形成されているかを調べる数値であり理想状態に近い場合ｎ値＝１〜１.０４ を示す）を調べた所１.０１ であり、本発明の表面電極形成方法にて良好なショットキー接合と ＰＮ接合を有するダイオードを形成することができた。
【００３７】
次に、本実施例にて形成されたショットキー接合とＰＮ接合を有するダイオードを搭載した表面実装型半導体装置について下記する。
【００３８】
図４は、本実施例にて形成されたショットキー接合とＰＮ接合を有するダイオードを搭載した表面実装型半導体装置の要部拡大縦断面図である。
【００３９】
表面実装型半導体装置は、ショットキー接合とＰＮ接合を有するダイオードペレット２０と、このペレット２０が半田層２１を介して接続されている金属からなる固定部材として上リードフレーム２２と下リードフレーム２３を備えており上リードフレーム２２と下リードフレーム２３の一部を除きエポキシ樹脂２４により樹脂封止されている。ペレット２０については、図１（ｄ）に示した構造となっており、半田層２１を介して上リードフレーム２２と接続されているのが表面電極で、半田層を介して下リードフレーム２３と接続されているのが裏面電極である。本実施例で形成されたペレット２０は表面電極、裏面電極はそれぞれ半田溶融法にて接続される電極として必要な特性を備えたクロム膜，ニッケル膜，銀膜を備えているから表面実装型半導体装置に搭載する事が可能となる。
【００４０】
尚、上記の実施例ではショットキー接合とＰＮ接合を有するダイオードについて形成した例を示したが、本発明の電極形成方法はこれに限るものではなく、ショットキー接合ダイオード及びＰＮ接合ダイオードのそれぞれに適用しても同様の効果を得ることが出来る。
【００４１】
また、本発明の電極形成方法は、ダイオードに限らず外部の金属からなる固定部材に半田溶融法にて固定接続される半導体装置全てにおいて適用しても同様な効果が得ることができる。
【００４２】
【発明の効果】
以上説明したように、保護膜をスペーサーとして金属層を選択的に形成する半導体装置の電極形成方法において、金属層の膜厚に比して保護膜をポリイミド膜として２倍以上の膜厚で形成していることにより、再現性良く金属層を選択的に形成できるようになり、外部の金属からなる固定部材に半田溶融法にて固定接続出来る半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例として製造工程を段階的に示した断面図。
【図２】従来のリフトオフ法による電極形成方法を段階的に示した断面図。
【図３】保護膜厚と成功率の関係。
【図４】本発明により形成したダイオード搭載の表面実装型半導体装置の要部拡大縦断面図。
【符号の説明】
１…半導体基板、２…Ｎ型低濃度層、３…Ｎ型半導体基板、４…Ｐ型高濃度層、１０，１０ａ…シリコン酸化膜、１１…ＣＶＤ法形成のシリコン酸化膜、１２…フォトレジスト膜、１３…ポリイミド膜、２０…ダイオードペレット、２１…半田層、２２…上リードフレーム、２３…下リードフレーム、２４…エポキシ樹脂、１００…金属、１０１…アルミニウム電極、１１０…金属層、１２０…クロム，ニッケル，銀からなる金属層、１３０…アルミニウム，クロム，ニッケル，銀からなる金属層。
【発明の属する技術分野】
本発明は半導体装置の電極形成方法に係わり、特に半導体基板の表面に複数の層から形成される電極を、エッチング処理を施さなくとも選択的に再現性良く形成する電極形成方法に関する。
【０００２】
【従来の技術】
従来、大電流を制御する半導体装置である例えば、ダイオードなどは半導体基板の一方の表面にアノード電極、またその裏面にはカソード電極を形成した縦型構造となっている。このアノード電極とカソード電極はそれぞれ外部の金属から形成されている固定部材に半田溶融法にて接続固定されている。
【０００３】
一般に、前記のアノード電極とカソード電極は複数の金属層から形成されるが、カソード電極は半導体基板の裏面全体に形成するのに対し、アノード電極はその電極端部において半導体基板内部の電界緩和構造（フィールドプレート構造）を有しており半導体基板表面に選択的に形成する必要がある。
【０００４】
半導体基板表面に選択的に電極を形成する方法としては、電極となる金属層を堆積した後にホトリソグラフィー処理を施しエッチングにより形成する方法が一般的に適用されている。
【０００５】
ところが、前記のアノード電極は複数の金属層である例えば、アルミニウム膜，クロム膜，ニッケル膜，銀膜が提案されているが、これら全てを半導体基板に堆積した後、前述のリソグラフィー処置を施した後にエッチングするためには、それぞれの膜に応じたエッチング手法を連続して施す必要があり工程数の増加につながり実用的には不向きである。
【０００６】
そこで、複数の金属層をエッチング手法を施さなくとも選択的に形成する実用的な方法としては、リフトオフ法による形成方法が広く知られている。図２(ａ)〜(ｄ）はリフトオフ法による電極形成方法を段階的に示した断面図である。
【０００７】
（ａ）先ず、半導体基板１の表面に絶縁膜１０を形成した後に、絶縁膜１０を選択的に除去し、半導体基板１の一部を露出させ、この露出した半導体基板１にオーミック接続する金属１００を選択的に形成する。
【０００８】
（ｂ）次に、金属層１００の表面及び、絶縁膜１０の表面に保護膜１１とフォトレジスト膜１２を形成する。
【０００９】
（ｃ）続いて、フォトレジスト膜１２に写真製版法で所定の領域に窓あけを施し、保護膜１１の一部を露出させた後、フォトレジスト膜１２をマスクとして保護膜１１を等方性エッチングし金属層１００の一部を露出させ、上面から金属層１１０を堆積させる。
【００１０】
（ｄ）しかる後、フォトレジスト膜剥離液に浸すことにより、フォトレジスト膜１２及びフォトレジスト膜１２の上面に堆積した金属層１００を同時に除去し、金属層１００を選択的に形成する。
【００１１】
つまり、リフトオフ法とは保護膜をスペーサ領域として活用し、フォトレジスト膜と半導体基板側に堆積した金属層を完全に分断させフォトレジスト膜上に堆積した金属層のみ除去し半導体基板側に堆積した金属層のみを選択的に形成する方法である。
【００１２】
リフトオフ法に関する物としては、例えば「超ＬＳＩ技術」Ｐ２９８〜２９９（オーム社出版，垂井康夫編）に論じられている。
【００１３】
【発明が解決しようとする課題】
発明者の実験によれば、上記の方法においては堆積する金属層の膜厚に比してスペーサ領域として活用する保護膜は金属層以上の十分なる膜厚を有しないとフォトレジスト膜が再現性良く除去出来ない事が明らかとなった。
【００１４】
ところで、本発明により形成された電極は、外部の金属から形成された固定部材に半田溶融法により固定接続される。一般に半田溶融法により固定される電極は複数の金属膜から形成されており、幾つかの必要とされる特性を有しなければならない。その特性とは、▲１▼各層間で密着性が良く剥がれないこと▲２▼半田の半導体基板側への拡散を防止すること▲３▼半田の濡れ性がよいことなどである。
【００１５】
これらの特性を備えた複数の金属層としてはクロム膜，ニッケル膜，銀膜からなる金属層が従来より適用されているが、その膜厚はそれぞれの金属膜が所定の特性を満足するために最小でも１００００Å必要である。
【００１６】
一方、半導体装置は外部の金属から形成された固定部材に半田溶融法にて固定されたのち多くの場合はエポキシ樹脂などで密封される。そのため、エポキシ樹脂から表面を保護する目的で保護膜を有している。保護膜としては、常圧ＣＶＤにより形成するシリコン酸化膜、またはプラズマＣＶＤにより形成するシリコン窒化膜などが適用されている。
【００１７】
ところが、前述の保護膜を、リフトオフ法においてスペーサーとして適用するために金属層に比して十分な膜厚で形成すると、シリコン酸化膜では膜自身にクラックなどが発生し保護膜としての機能が低下するという問題点があり、シリコン窒化膜では膜自身の応力により半導体基板に反りが発生し、膜形成後の製造工程において製造装置上で搬送出来ない，真空吸着しないなど生産性を低下させるなどの問題点がある。
【００１８】
本発明の目的は、リフトオフ法による電極形成方法に関し、特に保護膜をスペーサーとして適用するリフトオフ法において保護膜の機能低下，生産性低下させることなくスペーサーとして適用出来る保護膜を有した半導体装置の電極形成方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するための電極形成方法を提供するために、
保護膜を堆積する電極の膜厚に比して２倍以上を有して形成し、この時の保護膜はポリイミド膜とすることを特徴とする。
【００２０】
本発明による半導体装置の電極形成方法についてその作用に関し以下に説明する。
【００２１】
本発明者は、従来より半田溶融法で固定される電極としてクロム膜，ニッケル膜，銀膜の３層膜１００００Åを高耐圧大電流半導体装置であるダイオードのアノード電極として適用するために、リフトオフ法による電極形成の再現性を保護膜の厚みに関して実験を重ねた結果以下の知見を得た。
【００２２】
保護膜の厚みを１００００Å〜５００００Åまで変化させ、フォトレジスト除去処理を施した後、外観検査を実施し所定の領域以外に残存する金属層の有無を調査し、残存金属層が無い物を電極形成出来たものを良とし残存金属が有ったものを不良とし、幾つかの試料で実験を重ね、（良の試料数）／（全試料数）より百分率から成功率として求めた結果を図３に示す。本結果より、堆積する金属層厚１００００Åに対し、保護膜厚は２００００Å以上有すれば再現性良く電極形成が可能となる。すなわち、堆積する金属層の膜厚を１とした場合、スペーサーとして適用する保護膜の膜厚は２以上つまり、金属層の膜厚に比して保護膜の膜厚は２倍以上有すれば再現性良く電極形成が可能になる。スペーサーとしての保護膜の膜厚が十分確保出来れば、フォトレジスト膜開口部において、フォトレジスト膜と半導体基板側に堆積した金属層との空間が広くなり、フォトレジスト膜除去処理時にフォトレジスト剥離液が容易にフォトレジスト膜と保護膜界面に侵入出来る事になり、再現性良く電極形成が可能となる。
【００２３】
次に保護膜はポリイミド膜としているから、ゲル状態のポリイミドを回転させた半導体基板表面に滴下させながら塗布し、塗布した後に半導体基板に加熱処理を施すことで硬化させポリイミド膜を形成出来る。ゲル状のポリイミドは粘度が低いため厚膜化形成に有利に作用する特性を示すため、上記形成方法により一回の処理で２００００Å〜３００００Åのポリイミド膜を形成出来る。上記形成方法を繰り返し実施すればさらに膜厚の厚いポリイミド膜の形成が可能である。また、ポリイミド膜は元はゲル状の有機化合物であるから、加熱処理で硬化させた後であっても、シリコン酸化膜やシリコン窒化膜と比べて格段に柔らかい性質を有しているから、上記形成方法により４００００Å〜６００００Åのポリイミド膜を形成する程度で膜自身にクラックが発生することはない。さらに、膜自身が柔らかい性質は半導体基板に対し引っ張り応力を示す作用を殆ど呈さないので、半導体基板に反りは殆ど発しない。
【００２４】
すなわち、ポリイミド膜を保護膜とすれば、膜自身にクラック等を発生させることなく、かつ半導体基板に反りを発生させることなく堆積する金属層の２倍以上の膜厚で形成出来るので、再現性良く電極形成が可能となる。
【００２５】
【発明の実施の形態】
以下、図面を用いて本発明の実施例を説明する。
【００２６】
図１（ａ)〜(ｄ）は本発明の電極形成方法を、接合部にショットキー接合と ＰＮ接合を繰り返し形成したダイオードに適用した製造工程を段階的に示した断面図である。尚、図にはダイオードの主要部である整流部を主に示してある。
【００２７】
（ａ）まず、Ｎ型半導体基板３の一方の主面にＮ型半導体基板３より低不純物濃度なＮ型低濃度層２を形成する。次に、Ｎ型低濃度層２の一方の主面である、Ｎ型半導体基板３と接する面と対向する面に（以下表面とする）シリコン酸化膜を形成し、このシリコン酸化膜を選択的に除去したのちイオン注入法によりボロンを注入して熱処理及び酸化処理を連続して施し、Ｐ型高濃度層４とシリコン酸化膜１０ａを形成する。
【００２８】
（ｂ）次に、Ｎ型半導体基板３のもう一方の主面である、Ｎ型低濃度層２と接する面に対向する面と（以下裏面とする）Ｎ型低濃度層２の表面最外周部に選択的にＮ型高濃度層（図には示していないが）を形成し、シリコン酸化膜１０ａ上にＣＶＤ法によりシリコン酸化膜１１を堆積させる。しかるのち、シリコン酸化膜１０ａ及び１１を選択的に除去し、Ｎ型低濃度層２の表面及びＰ型高濃度層４の表面を露出させ、アルミニウムを主成分とする層を堆積しアルミニウム層を選択的に除去することでアルミニウム電極１０１を形成する。
【００２９】
さらに、アルミニウム電極１０１とシリコン酸化膜１１の表面にスピン塗布法でゲル状のポリイミドを塗布し２００℃３分の熱処理を施すことで２３０００Åのポリイミド膜を形成し、このポリイミド塗布〜熱処理を連続して２回繰り返し４６０００Åのポリイミド膜１３を形成した後、３５０℃，３０分の熱処理を施しポリイミド膜１３上にフォトレジスト膜１２を形成する。
【００３０】
（ｃ）次に、フォトレジスト膜１２を写真製版法により窓あけを施し、ポリイミド膜１３の一部を露出させた後、等方性エッチング処理によりポリイミド膜 １３を除去してアルミニウム電極１０１の表面を露出させる。しかる後、アルミニウム電極１０１上及びフォトレジスト膜１２上にクロム膜１８００Å，ニッケル膜６０００Å，銀膜２５００Åを順次堆積して形成した金属層１２０を堆積可能な装置を用いて堆積する。
【００３１】
（ｄ）次に、前記までに作成した半導体基板を１１０℃に加熱したフォトレジスト剥離液に２０分浸し、フォトレジスト膜１２を除去すると共に、フォトレジスト膜１２上に堆積した金属膜１２０を除去した後アルミニウム電極１０１と、金属層１２０からなる表面電極を形成し、Ｎ型半導体基板３の裏面をフッ化水素：水＝１：５０の溶液で洗浄処理し、アルミニウム，クロム，ニッケル，銀膜が堆積可能な装置を用いてアルミニウム膜１００００Å，クロム膜１８００Å，ニッケル膜６０００Å，銀膜２５００Åを順次堆積し裏面電極として金属層１３０を形成したのち、４２０℃，３０分の熱処理を施し金属層１２０及び１３０の各金属層間に合金層を形成させ各金属層間の接触抵抗を低減させる。
【００３２】
上記（ａ)〜(ｄ）に記載の方法にて形成されたダイオードの表面電極形成後の外観検査結果を下記する。外観検査の内容は前述の通りであり、本発明の形成方法で１００枚の試作を実施し不良率は０％となり既に図３に示した通り成功率 １００％で表面電極を形成することができた。また、保護膜形成後においても製造装置上で搬送トラブルや真空吸着トラブルなどを呈することもなく、再現性良く表面電極を形成することができた。
【００３３】
これは、本発明の形成方法では保護膜をポリイミド膜で形成しているから、形成する電極の膜厚１０３００Åに対し４倍以上の４６０００Åの膜厚にて保護膜を形成しスペーサーとして適用出来ることにより達成されたものである。
【００３４】
次に上記（ａ)〜(ｄ）に記載の方法にて形成されたダイオードの表面電極構造について下記する。
【００３５】
本発明の形成方法にて形成された表面電極は、アルミニウム電極１０１と金属層１２０を直接接触して構成されているからアルミニウム電極１０１と金属層 １２０は電気的には等価である。従って、先に形成するアルミニウム電極を選択的に形成していることにより電極端部にフィールドプレート構造を有することが可能となり、電極端部で電界緩和が達成され、高耐圧なダイオードを形成出来るものとした。
【００３６】
また、本実施例で形成するダイオードは、Ｎ型低濃度層２の表面に選択的にＰ型高濃度層４を形成しアルミニウム電極１０１を直接接触させているから、Ｎ型低濃度層２とアルミニウム電極１０１の接触部ではショットキー接触、Ｐ型高濃度層４とアルミニウム電極１０１の接触部ではオーミック接触となり、ショトキー接合とＰＮ接合を有する構造である。理想的なショットキー接合を形成する場合、その接合界面に異物等を介在させないで接合を形成する配慮が必要であり、本発明の表面電極形成では先にアルミニウム電極を形成することでフォトレジスト等からの異物を介在させることなくショットキー接合を形成できるものとした。ショットキー接合のｎ値（ショットキー接合が理想状態に近く形成されているかを調べる数値であり理想状態に近い場合ｎ値＝１〜１.０４ を示す）を調べた所１.０１ であり、本発明の表面電極形成方法にて良好なショットキー接合と ＰＮ接合を有するダイオードを形成することができた。
【００３７】
次に、本実施例にて形成されたショットキー接合とＰＮ接合を有するダイオードを搭載した表面実装型半導体装置について下記する。
【００３８】
図４は、本実施例にて形成されたショットキー接合とＰＮ接合を有するダイオードを搭載した表面実装型半導体装置の要部拡大縦断面図である。
【００３９】
表面実装型半導体装置は、ショットキー接合とＰＮ接合を有するダイオードペレット２０と、このペレット２０が半田層２１を介して接続されている金属からなる固定部材として上リードフレーム２２と下リードフレーム２３を備えており上リードフレーム２２と下リードフレーム２３の一部を除きエポキシ樹脂２４により樹脂封止されている。ペレット２０については、図１（ｄ）に示した構造となっており、半田層２１を介して上リードフレーム２２と接続されているのが表面電極で、半田層を介して下リードフレーム２３と接続されているのが裏面電極である。本実施例で形成されたペレット２０は表面電極、裏面電極はそれぞれ半田溶融法にて接続される電極として必要な特性を備えたクロム膜，ニッケル膜，銀膜を備えているから表面実装型半導体装置に搭載する事が可能となる。
【００４０】
尚、上記の実施例ではショットキー接合とＰＮ接合を有するダイオードについて形成した例を示したが、本発明の電極形成方法はこれに限るものではなく、ショットキー接合ダイオード及びＰＮ接合ダイオードのそれぞれに適用しても同様の効果を得ることが出来る。
【００４１】
また、本発明の電極形成方法は、ダイオードに限らず外部の金属からなる固定部材に半田溶融法にて固定接続される半導体装置全てにおいて適用しても同様な効果が得ることができる。
【００４２】
【発明の効果】
以上説明したように、保護膜をスペーサーとして金属層を選択的に形成する半導体装置の電極形成方法において、金属層の膜厚に比して保護膜をポリイミド膜として２倍以上の膜厚で形成していることにより、再現性良く金属層を選択的に形成できるようになり、外部の金属からなる固定部材に半田溶融法にて固定接続出来る半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例として製造工程を段階的に示した断面図。
【図２】従来のリフトオフ法による電極形成方法を段階的に示した断面図。
【図３】保護膜厚と成功率の関係。
【図４】本発明により形成したダイオード搭載の表面実装型半導体装置の要部拡大縦断面図。
【符号の説明】
１…半導体基板、２…Ｎ型低濃度層、３…Ｎ型半導体基板、４…Ｐ型高濃度層、１０，１０ａ…シリコン酸化膜、１１…ＣＶＤ法形成のシリコン酸化膜、１２…フォトレジスト膜、１３…ポリイミド膜、２０…ダイオードペレット、２１…半田層、２２…上リードフレーム、２３…下リードフレーム、２４…エポキシ樹脂、１００…金属、１０１…アルミニウム電極、１１０…金属層、１２０…クロム，ニッケル，銀からなる金属層、１３０…アルミニウム，クロム，ニッケル，銀からなる金属層。
Claims (4)
- 半導体基板の主面上の一部に接する第１の金属層を選択的に形成する第１の工程と、前記第１の金属層の表面を含む前記半導体基板の主面側全ての表面を覆う保護膜を形成する第２の工程と、前記第１の金属層に接する保護膜の一部の表面を露出させるフォトレジスト膜を形成し、露出した保護膜を除去し前記第１の金属層の一部を露出させる第３の工程と、露出した前記第１の金属層の表面と前記フォトレジスト膜に、少なくともニッケル膜を含む多層膜からなる第２の金属層を堆積する第４の工程と、前記フォトレジスト膜をフォトレジスト剥離液により除去し、かつ、同時に前記フォトレジスト膜の表面に堆積した前記第２の金属層を除去する第５の工程とを備え、
前記保護膜をポリイミド膜にて形成し、かつ、該ポリイミド膜の膜厚を前記第２の金属層の膜厚に対し少なくとも２倍以上の膜厚にて形成することを特徴とする半導体装置の電極形成方法。 - 請求項１に記載の半導体装置の電極形成方法において、
前記ポリイミド膜の膜厚が前記第２の金属層の膜厚の２倍から５倍であることを特徴とする半導体装置の電極形成方法。 - 請求項１に記載の半導体装置の電極形成方法において、
前記第４の工程で堆積する第２の金属層が、ダイオードのアノード電極であることを特徴とする半導体装置の電極形成方法。 - 請求項１に記載の半導体装置の電極形成方法において、
前記第５の工程の後に、前記半導体基板の裏面にアルミニウムとニッケルとを含む第３の金属層を堆積する第６の工程を備えることを特徴とする半導体装置の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23809698A JP3936475B2 (ja) | 1998-08-25 | 1998-08-25 | 半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23809698A JP3936475B2 (ja) | 1998-08-25 | 1998-08-25 | 半導体装置の電極形成方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000068231A JP2000068231A (ja) | 2000-03-03 |
| JP2000068231A5 JP2000068231A5 (ja) | 2005-11-04 |
| JP3936475B2 true JP3936475B2 (ja) | 2007-06-27 |
Family
ID=17025120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23809698A Expired - Lifetime JP3936475B2 (ja) | 1998-08-25 | 1998-08-25 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3936475B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286197A (ja) * | 2004-03-30 | 2005-10-13 | Shindengen Electric Mfg Co Ltd | 半導体装置およびその製造方法 |
| DE102012214056B4 (de) * | 2012-08-08 | 2020-10-29 | Robert Bosch Gmbh | Hoch temperaturwechselfeste Einpressdiode |
-
1998
- 1998-08-25 JP JP23809698A patent/JP3936475B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000068231A (ja) | 2000-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050811 |
|
| A621 | Written request for application examination |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061226 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070219 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070323 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| S111 | Request for change of ownership or part of ownership |
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| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
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