JP2000068231A - 半導体装置の電極形成方法 - Google Patents
半導体装置の電極形成方法Info
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Abstract
(57)【要約】
【課題】半導体基板の表面側に半田接続可能な金属層を
選択的に再現性良く形成出来る、半導体装置の電極形成
方法を提供する。 【解決手段】保護膜をス
選択的に再現性良く形成出来る、半導体装置の電極形成
方法を提供する。 【解決手段】保護膜をス
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の電極形
成方法に係わり、特に半導体基板の表面に複数の層から
形成される電極を、エッチング処理を施さなくとも選択
的に再現性良く形成する電極形成方法に関する。
成方法に係わり、特に半導体基板の表面に複数の層から
形成される電極を、エッチング処理を施さなくとも選択
的に再現性良く形成する電極形成方法に関する。
【０００２】
【従来の技術】従来、大電流を制御する半導体装置であ
る例えば、ダイオードなどは半導体基板の一方の表面に
アノード電極、またその裏面にはカソード電極を形成し
た縦型構造となっている。このアノード電極とカソード
電極はそれぞれ外部の金属から形成されている固定部材
に半田溶融法にて接続固定されている。
る例えば、ダイオードなどは半導体基板の一方の表面に
アノード電極、またその裏面にはカソード電極を形成し
た縦型構造となっている。このアノード電極とカソード
電極はそれぞれ外部の金属から形成されている固定部材
に半田溶融法にて接続固定されている。
【０００３】一般に、前記のアノード電極とカソード電
極は複数の金属層から形成されるが、カソード電極は半
導体基板の裏面全体に形成するのに対し、アノード電極
はその電極端部において半導体基板内部の電界緩和構造
（フィールドプレート構造）を有しており半導体基板表
面に選択的に形成する必要がある。
極は複数の金属層から形成されるが、カソード電極は半
導体基板の裏面全体に形成するのに対し、アノード電極
はその電極端部において半導体基板内部の電界緩和構造
（フィールドプレート構造）を有しており半導体基板表
面に選択的に形成する必要がある。
【０００４】半導体基板表面に選択的に電極を形成する
方法としては、電極となる金属層を堆積した後にホトリ
ソグラフィー処理を施しエッチングにより形成する方法
が一般的に適用されている。
方法としては、電極となる金属層を堆積した後にホトリ
ソグラフィー処理を施しエッチングにより形成する方法
が一般的に適用されている。
【０００５】ところが、前記のアノード電極は複数の金
属層である例えば、アルミニウム膜，クロム膜，ニッケ
ル膜，銀膜が提案されているが、これら全てを半導体基
板に堆積した後、前述のリソグラフィー処置を施した後
にエッチングするためには、それぞれの膜に応じたエッ
チング手法を連続して施す必要があり工程数の増加につ
ながり実用的には不向きである。
属層である例えば、アルミニウム膜，クロム膜，ニッケ
ル膜，銀膜が提案されているが、これら全てを半導体基
板に堆積した後、前述のリソグラフィー処置を施した後
にエッチングするためには、それぞれの膜に応じたエッ
チング手法を連続して施す必要があり工程数の増加につ
ながり実用的には不向きである。
【０００６】そこで、複数の金属層をエッチング手法を
施さなくとも選択的に形成する実用的な方法としては、
リフトオフ法による形成方法が広く知られている。図２
(ａ)〜(ｄ）はリフトオフ法による電極形成方法を段階
的に示した断面図である。
施さなくとも選択的に形成する実用的な方法としては、
リフトオフ法による形成方法が広く知られている。図２
(ａ)〜(ｄ）はリフトオフ法による電極形成方法を段階
的に示した断面図である。
【０００７】（ａ）先ず、半導体基板１の表面に絶縁膜
１０を形成した後に、絶縁膜１０を選択的に除去し、半
導体基板１の一部を露出させ、この露出した半導体基板
１にオーミック接続する金属１００を選択的に形成す
る。
１０を形成した後に、絶縁膜１０を選択的に除去し、半
導体基板１の一部を露出させ、この露出した半導体基板
１にオーミック接続する金属１００を選択的に形成す
る。
【０００８】（ｂ）次に、金属層１００の表面及び、絶
縁膜１０の表面に保護膜１１とフォトレジスト膜１２を
形成する。
縁膜１０の表面に保護膜１１とフォトレジスト膜１２を
形成する。
【０００９】（ｃ）続いて、フォトレジスト膜１２に写
真製版法で所定の領域に窓あけを施し、保護膜１１の一
部を露出させた後、フォトレジスト膜１２をマスクとし
て保護膜１１を等方性エッチングし金属層１００の一部
を露出させ、上面から金属層１１０を堆積させる。
真製版法で所定の領域に窓あけを施し、保護膜１１の一
部を露出させた後、フォトレジスト膜１２をマスクとし
て保護膜１１を等方性エッチングし金属層１００の一部
を露出させ、上面から金属層１１０を堆積させる。
【００１０】（ｄ）しかる後、フォトレジスト膜剥離液
に浸すことにより、フォトレジスト膜１２及びフォトレ
ジスト膜１２の上面に堆積した金属層１００を同時に除
去し、金属層１００を選択的に形成する。
に浸すことにより、フォトレジスト膜１２及びフォトレ
ジスト膜１２の上面に堆積した金属層１００を同時に除
去し、金属層１００を選択的に形成する。
【００１１】つまり、リフトオフ法とは保護膜をスペー
サ領域として活用し、フォトレジスト膜と半導体基板側
に堆積した金属層を完全に分断させフォトレジスト膜上
に堆積した金属層のみ除去し半導体基板側に堆積した金
属層のみを選択的に形成する方法である。
サ領域として活用し、フォトレジスト膜と半導体基板側
に堆積した金属層を完全に分断させフォトレジスト膜上
に堆積した金属層のみ除去し半導体基板側に堆積した金
属層のみを選択的に形成する方法である。
【００１２】リフトオフ法に関する物としては、例えば
「超ＬＳＩ技術」Ｐ２９８〜２９９（オーム社出版，垂
井康夫編）に論じられている。
「超ＬＳＩ技術」Ｐ２９８〜２９９（オーム社出版，垂
井康夫編）に論じられている。
【００１３】
【発明が解決しようとする課題】発明者の実験によれ
ば、上記の方法においては堆積する金属層の膜厚に比し
てスペーサ領域として活用する保護膜は金属層以上の十
分なる膜厚を有しないとフォトレジスト膜が再現性良く
除去出来ない事が明らかとなった。
ば、上記の方法においては堆積する金属層の膜厚に比し
てスペーサ領域として活用する保護膜は金属層以上の十
分なる膜厚を有しないとフォトレジスト膜が再現性良く
除去出来ない事が明らかとなった。
【００１４】ところで、本発明により形成された電極
は、外部の金属から形成された固定部材に半田溶融法に
より固定接続される。一般に半田溶融法により固定され
る電極は複数の金属膜から形成されており、幾つかの必
要とされる特性を有しなければならない。その特性と
は、各層間で密着性が良く剥がれないこと半田の半
導体基板側への拡散を防止すること半田の濡れ性がよ
いことなどである。
は、外部の金属から形成された固定部材に半田溶融法に
より固定接続される。一般に半田溶融法により固定され
る電極は複数の金属膜から形成されており、幾つかの必
要とされる特性を有しなければならない。その特性と
は、各層間で密着性が良く剥がれないこと半田の半
導体基板側への拡散を防止すること半田の濡れ性がよ
いことなどである。
【００１５】これらの特性を備えた複数の金属層として
はクロム膜，ニッケル膜，銀膜からなる金属層が従来よ
り適用されているが、その膜厚はそれぞれの金属膜が所
定の特性を満足するために最小でも１００００Å必要で
ある。
はクロム膜，ニッケル膜，銀膜からなる金属層が従来よ
り適用されているが、その膜厚はそれぞれの金属膜が所
定の特性を満足するために最小でも１００００Å必要で
ある。
【００１６】一方、半導体装置は外部の金属から形成さ
れた固定部材に半田溶融法にて固定されたのち多くの場
合はエポキシ樹脂などで密封される。そのため、エポキ
シ樹脂から表面を保護する目的で保護膜を有している。
保護膜としては、常圧ＣＶＤにより形成するシリコン酸
化膜、またはプラズマＣＶＤにより形成するシリコン窒
化膜などが適用されている。
れた固定部材に半田溶融法にて固定されたのち多くの場
合はエポキシ樹脂などで密封される。そのため、エポキ
シ樹脂から表面を保護する目的で保護膜を有している。
保護膜としては、常圧ＣＶＤにより形成するシリコン酸
化膜、またはプラズマＣＶＤにより形成するシリコン窒
化膜などが適用されている。
【００１７】ところが、前述の保護膜を、リフトオフ法
においてスペーサーとして適用するために金属層に比し
て十分な膜厚で形成すると、シリコン酸化膜では膜自身
にクラックなどが発生し保護膜としての機能が低下する
という問題点があり、シリコン窒化膜では膜自身の応力
により半導体基板に反りが発生し、膜形成後の製造工程
において製造装置上で搬送出来ない，真空吸着しないな
ど生産性を低下させるなどの問題点がある。
においてスペーサーとして適用するために金属層に比し
て十分な膜厚で形成すると、シリコン酸化膜では膜自身
にクラックなどが発生し保護膜としての機能が低下する
という問題点があり、シリコン窒化膜では膜自身の応力
により半導体基板に反りが発生し、膜形成後の製造工程
において製造装置上で搬送出来ない，真空吸着しないな
ど生産性を低下させるなどの問題点がある。
【００１８】本発明の目的は、リフトオフ法による電極
形成方法に関し、特に保護膜をスペーサーとして適用す
るリフトオフ法において保護膜の機能低下，生産性低下
させることなくスペーサーとして適用出来る保護膜を有
した半導体装置の電極形成方法を提供することにある。
形成方法に関し、特に保護膜をスペーサーとして適用す
るリフトオフ法において保護膜の機能低下，生産性低下
させることなくスペーサーとして適用出来る保護膜を有
した半導体装置の電極形成方法を提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
の電極形成方法を提供するために、保護膜を堆積する電
極の膜厚に比して２倍以上を有して形成し、この時の保
護膜はポリイミド膜とすることを特徴とする。
の電極形成方法を提供するために、保護膜を堆積する電
極の膜厚に比して２倍以上を有して形成し、この時の保
護膜はポリイミド膜とすることを特徴とする。
【００２０】本発明による半導体装置の電極形成方法に
ついてその作用に関し以下に説明する。
ついてその作用に関し以下に説明する。
【００２１】本発明者は、従来より半田溶融法で固定さ
れる電極としてクロム膜，ニッケル膜，銀膜の３層膜１
００００Åを高耐圧大電流半導体装置であるダイオード
のアノード電極として適用するために、リフトオフ法に
よる電極形成の再現性を保護膜の厚みに関して実験を重
ねた結果以下の知見を得た。
れる電極としてクロム膜，ニッケル膜，銀膜の３層膜１
００００Åを高耐圧大電流半導体装置であるダイオード
のアノード電極として適用するために、リフトオフ法に
よる電極形成の再現性を保護膜の厚みに関して実験を重
ねた結果以下の知見を得た。
【００２２】保護膜の厚みを１００００Å〜５００００
Åまで変化させ、フォトレジスト除去処理を施した後、
外観検査を実施し所定の領域以外に残存する金属層の有
無を調査し、残存金属層が無い物を電極形成出来たもの
を良とし残存金属が有ったものを不良とし、幾つかの試
料で実験を重ね、（良の試料数）／（全試料数）より百
分率から成功率として求めた結果を図３に示す。本結果
より、堆積する金属層厚１００００Åに対し、保護膜厚
は２００００Å以上有すれば再現性良く電極形成が可能
となる。すなわち、堆積する金属層の膜厚を１とした場
合、スペーサーとして適用する保護膜の膜厚は２以上つ
まり、金属層の膜厚に比して保護膜の膜厚は２倍以上有
すれば再現性良く電極形成が可能になる。スペーサーと
しての保護膜の膜厚が十分確保出来れば、フォトレジス
ト膜開口部において、フォトレジスト膜と半導体基板側
に堆積した金属層との空間が広くなり、フォトレジスト
膜除去処理時にフォトレジスト剥離液が容易にフォトレ
ジスト膜と保護膜界面に侵入出来る事になり、再現性良
く電極形成が可能となる。
Åまで変化させ、フォトレジスト除去処理を施した後、
外観検査を実施し所定の領域以外に残存する金属層の有
無を調査し、残存金属層が無い物を電極形成出来たもの
を良とし残存金属が有ったものを不良とし、幾つかの試
料で実験を重ね、（良の試料数）／（全試料数）より百
分率から成功率として求めた結果を図３に示す。本結果
より、堆積する金属層厚１００００Åに対し、保護膜厚
は２００００Å以上有すれば再現性良く電極形成が可能
となる。すなわち、堆積する金属層の膜厚を１とした場
合、スペーサーとして適用する保護膜の膜厚は２以上つ
まり、金属層の膜厚に比して保護膜の膜厚は２倍以上有
すれば再現性良く電極形成が可能になる。スペーサーと
しての保護膜の膜厚が十分確保出来れば、フォトレジス
ト膜開口部において、フォトレジスト膜と半導体基板側
に堆積した金属層との空間が広くなり、フォトレジスト
膜除去処理時にフォトレジスト剥離液が容易にフォトレ
ジスト膜と保護膜界面に侵入出来る事になり、再現性良
く電極形成が可能となる。
【００２３】次に保護膜はポリイミド膜としているか
ら、ゲル状態のポリイミドを回転させた半導体基板表面
に滴下させながら塗布し、塗布した後に半導体基板に加
熱処理を施すことで硬化させポリイミド膜を形成出来
る。ゲル状のポリイミドは粘度が低いため厚膜化形成に
有利に作用する特性を示すため、上記形成方法により一
回の処理で２００００Å〜３００００Åのポリイミド膜
を形成出来る。上記形成方法を繰り返し実施すればさら
に膜厚の厚いポリイミド膜の形成が可能である。また、
ポリイミド膜は元はゲル状の有機化合物であるから、加
熱処理で硬化させた後であっても、シリコン酸化膜やシ
リコン窒化膜と比べて格段に柔らかい性質を有している
から、上記形成方法により４００００Å〜６００００Å
のポリイミド膜を形成する程度で膜自身にクラックが発
生することはない。さらに、膜自身が柔らかい性質は半
導体基板に対し引っ張り応力を示す作用を殆ど呈さない
ので、半導体基板に反りは殆ど発しない。
ら、ゲル状態のポリイミドを回転させた半導体基板表面
に滴下させながら塗布し、塗布した後に半導体基板に加
熱処理を施すことで硬化させポリイミド膜を形成出来
る。ゲル状のポリイミドは粘度が低いため厚膜化形成に
有利に作用する特性を示すため、上記形成方法により一
回の処理で２００００Å〜３００００Åのポリイミド膜
を形成出来る。上記形成方法を繰り返し実施すればさら
に膜厚の厚いポリイミド膜の形成が可能である。また、
ポリイミド膜は元はゲル状の有機化合物であるから、加
熱処理で硬化させた後であっても、シリコン酸化膜やシ
リコン窒化膜と比べて格段に柔らかい性質を有している
から、上記形成方法により４００００Å〜６００００Å
のポリイミド膜を形成する程度で膜自身にクラックが発
生することはない。さらに、膜自身が柔らかい性質は半
導体基板に対し引っ張り応力を示す作用を殆ど呈さない
ので、半導体基板に反りは殆ど発しない。
【００２４】すなわち、ポリイミド膜を保護膜とすれ
ば、膜自身にクラック等を発生させることなく、かつ半
導体基板に反りを発生させることなく堆積する金属層の
２倍以上の膜厚で形成出来るので、再現性良く電極形成
が可能となる。
ば、膜自身にクラック等を発生させることなく、かつ半
導体基板に反りを発生させることなく堆積する金属層の
２倍以上の膜厚で形成出来るので、再現性良く電極形成
が可能となる。
【００２５】
【発明の実施の形態】以下、図面を用いて本発明の実施
例を説明する。
例を説明する。
【００２６】図１（ａ)〜(ｄ）は本発明の電極形成方法
を、接合部にショットキー接合とＰＮ接合を繰り返し形
成したダイオードに適用した製造工程を段階的に示した
断面図である。尚、図にはダイオードの主要部である整
流部を主に示してある。
を、接合部にショットキー接合とＰＮ接合を繰り返し形
成したダイオードに適用した製造工程を段階的に示した
断面図である。尚、図にはダイオードの主要部である整
流部を主に示してある。
【００２７】（ａ）まず、Ｎ型半導体基板３の一方の主
面にＮ型半導体基板３より低不純物濃度なＮ型低濃度層
２を形成する。次に、Ｎ型低濃度層２の一方の主面であ
る、Ｎ型半導体基板３と接する面と対向する面に（以下
表面とする）シリコン酸化膜を形成し、このシリコン酸
化膜を選択的に除去したのちイオン注入法によりボロン
を注入して熱処理及び酸化処理を連続して施し、Ｐ型高
濃度層４とシリコン酸化膜１０ａを形成する。
面にＮ型半導体基板３より低不純物濃度なＮ型低濃度層
２を形成する。次に、Ｎ型低濃度層２の一方の主面であ
る、Ｎ型半導体基板３と接する面と対向する面に（以下
表面とする）シリコン酸化膜を形成し、このシリコン酸
化膜を選択的に除去したのちイオン注入法によりボロン
を注入して熱処理及び酸化処理を連続して施し、Ｐ型高
濃度層４とシリコン酸化膜１０ａを形成する。
【００２８】（ｂ）次に、Ｎ型半導体基板３のもう一方
の主面である、Ｎ型低濃度層２と接する面に対向する面
と（以下裏面とする）Ｎ型低濃度層２の表面最外周部に
選択的にＮ型高濃度層（図には示していないが）を形成
し、シリコン酸化膜１０ａ上にＣＶＤ法によりシリコン
酸化膜１１を堆積させる。しかるのち、シリコン酸化膜
１０ａ及び１１を選択的に除去し、Ｎ型低濃度層２の表
面及びＰ型高濃度層４の表面を露出させ、アルミニウム
を主成分とする層を堆積しアルミニウム層を選択的に除
去することでアルミニウム電極１０１を形成する。
の主面である、Ｎ型低濃度層２と接する面に対向する面
と（以下裏面とする）Ｎ型低濃度層２の表面最外周部に
選択的にＮ型高濃度層（図には示していないが）を形成
し、シリコン酸化膜１０ａ上にＣＶＤ法によりシリコン
酸化膜１１を堆積させる。しかるのち、シリコン酸化膜
１０ａ及び１１を選択的に除去し、Ｎ型低濃度層２の表
面及びＰ型高濃度層４の表面を露出させ、アルミニウム
を主成分とする層を堆積しアルミニウム層を選択的に除
去することでアルミニウム電極１０１を形成する。
【００２９】さらに、アルミニウム電極１０１とシリコ
ン酸化膜１１の表面にスピン塗布法でゲル状のポリイミ
ドを塗布し２００℃３分の熱処理を施すことで２３００
０Åのポリイミド膜を形成し、このポリイミド塗布〜熱
処理を連続して２回繰り返し４６０００Åのポリイミド
膜１３を形成した後、３５０℃，３０分の熱処理を施し
ポリイミド膜１３上にフォトレジスト膜１２を形成す
る。
ン酸化膜１１の表面にスピン塗布法でゲル状のポリイミ
ドを塗布し２００℃３分の熱処理を施すことで２３００
０Åのポリイミド膜を形成し、このポリイミド塗布〜熱
処理を連続して２回繰り返し４６０００Åのポリイミド
膜１３を形成した後、３５０℃，３０分の熱処理を施し
ポリイミド膜１３上にフォトレジスト膜１２を形成す
る。
【００３０】（ｃ）次に、フォトレジスト膜１２を写真
製版法により窓あけを施し、ポリイミド膜１３の一部を
露出させた後、等方性エッチング処理によりポリイミド
膜１３を除去してアルミニウム電極１０１の表面を露出
させる。しかる後、アルミニウム電極１０１上及びフォ
トレジスト膜１２上にクロム膜１８００Å，ニッケル膜
６０００Å，銀膜２５００Åを順次堆積して形成した金
属層１２０を堆積可能な装置を用いて堆積する。
製版法により窓あけを施し、ポリイミド膜１３の一部を
露出させた後、等方性エッチング処理によりポリイミド
膜１３を除去してアルミニウム電極１０１の表面を露出
させる。しかる後、アルミニウム電極１０１上及びフォ
トレジスト膜１２上にクロム膜１８００Å，ニッケル膜
６０００Å，銀膜２５００Åを順次堆積して形成した金
属層１２０を堆積可能な装置を用いて堆積する。
【００３１】（ｄ）次に、前記までに作成した半導体基
板を１１０℃に加熱したフォトレジスト剥離液に２０分
浸し、フォトレジスト膜１２を除去すると共に、フォト
レジスト膜１２上に堆積した金属膜１２０を除去した後
アルミニウム電極１０１と、金属層１２０からなる表面
電極を形成し、Ｎ型半導体基板３の裏面をフッ化水素：
水＝１：５０の溶液で洗浄処理し、アルミニウム，クロ
ム，ニッケル，銀膜が堆積可能な装置を用いてアルミニ
ウム膜１００００Å，クロム膜１８００Å，ニッケル膜
６０００Å，銀膜２５００Åを順次堆積し裏面電極とし
て金属層１３０を形成したのち、４２０℃，３０分の熱
処理を施し金属層１２０及び１３０の各金属層間に合金
層を形成させ各金属層間の接触抵抗を低減させる。
板を１１０℃に加熱したフォトレジスト剥離液に２０分
浸し、フォトレジスト膜１２を除去すると共に、フォト
レジスト膜１２上に堆積した金属膜１２０を除去した後
アルミニウム電極１０１と、金属層１２０からなる表面
電極を形成し、Ｎ型半導体基板３の裏面をフッ化水素：
水＝１：５０の溶液で洗浄処理し、アルミニウム，クロ
ム，ニッケル，銀膜が堆積可能な装置を用いてアルミニ
ウム膜１００００Å，クロム膜１８００Å，ニッケル膜
６０００Å，銀膜２５００Åを順次堆積し裏面電極とし
て金属層１３０を形成したのち、４２０℃，３０分の熱
処理を施し金属層１２０及び１３０の各金属層間に合金
層を形成させ各金属層間の接触抵抗を低減させる。
【００３２】上記（ａ)〜(ｄ）に記載の方法にて形成さ
れたダイオードの表面電極形成後の外観検査結果を下記
する。外観検査の内容は前述の通りであり、本発明の形
成方法で１００枚の試作を実施し不良率は０％となり既
に図３に示した通り成功率１００％で表面電極を形成す
ることができた。また、保護膜形成後においても製造装
置上で搬送トラブルや真空吸着トラブルなどを呈するこ
ともなく、再現性良く表面電極を形成することができ
た。
れたダイオードの表面電極形成後の外観検査結果を下記
する。外観検査の内容は前述の通りであり、本発明の形
成方法で１００枚の試作を実施し不良率は０％となり既
に図３に示した通り成功率１００％で表面電極を形成す
ることができた。また、保護膜形成後においても製造装
置上で搬送トラブルや真空吸着トラブルなどを呈するこ
ともなく、再現性良く表面電極を形成することができ
た。
【００３３】これは、本発明の形成方法では保護膜をポ
リイミド膜で形成しているから、形成する電極の膜厚１
０３００Åに対し４倍以上の４６０００Åの膜厚にて保
護膜を形成しスペーサーとして適用出来ることにより達
成されたものである。
リイミド膜で形成しているから、形成する電極の膜厚１
０３００Åに対し４倍以上の４６０００Åの膜厚にて保
護膜を形成しスペーサーとして適用出来ることにより達
成されたものである。
【００３４】次に上記（ａ)〜(ｄ）に記載の方法にて形
成されたダイオードの表面電極構造について下記する。
成されたダイオードの表面電極構造について下記する。
【００３５】本発明の形成方法にて形成された表面電極
は、アルミニウム電極１０１と金属層１２０を直接接触
して構成されているからアルミニウム電極１０１と金属
層１２０は電気的には等価である。従って、先に形成す
るアルミニウム電極を選択的に形成していることにより
電極端部にフィールドプレート構造を有することが可能
となり、電極端部で電界緩和が達成され、高耐圧なダイ
オードを形成出来るものとした。
は、アルミニウム電極１０１と金属層１２０を直接接触
して構成されているからアルミニウム電極１０１と金属
層１２０は電気的には等価である。従って、先に形成す
るアルミニウム電極を選択的に形成していることにより
電極端部にフィールドプレート構造を有することが可能
となり、電極端部で電界緩和が達成され、高耐圧なダイ
オードを形成出来るものとした。
【００３６】また、本実施例で形成するダイオードは、
Ｎ型低濃度層２の表面に選択的にＰ型高濃度層４を形成
しアルミニウム電極１０１を直接接触させているから、
Ｎ型低濃度層２とアルミニウム電極１０１の接触部では
ショットキー接触、Ｐ型高濃度層４とアルミニウム電極
１０１の接触部ではオーミック接触となり、ショトキー
接合とＰＮ接合を有する構造である。理想的なショット
キー接合を形成する場合、その接合界面に異物等を介在
させないで接合を形成する配慮が必要であり、本発明の
表面電極形成では先にアルミニウム電極を形成すること
でフォトレジスト等からの異物を介在させることなくシ
ョットキー接合を形成できるものとした。ショットキー
接合のｎ値（ショットキー接合が理想状態に近く形成さ
れているかを調べる数値であり理想状態に近い場合ｎ値
＝１〜１.０４ を示す）を調べた所１.０１ であり、本
発明の表面電極形成方法にて良好なショットキー接合と
ＰＮ接合を有するダイオードを形成することができた。
Ｎ型低濃度層２の表面に選択的にＰ型高濃度層４を形成
しアルミニウム電極１０１を直接接触させているから、
Ｎ型低濃度層２とアルミニウム電極１０１の接触部では
ショットキー接触、Ｐ型高濃度層４とアルミニウム電極
１０１の接触部ではオーミック接触となり、ショトキー
接合とＰＮ接合を有する構造である。理想的なショット
キー接合を形成する場合、その接合界面に異物等を介在
させないで接合を形成する配慮が必要であり、本発明の
表面電極形成では先にアルミニウム電極を形成すること
でフォトレジスト等からの異物を介在させることなくシ
ョットキー接合を形成できるものとした。ショットキー
接合のｎ値（ショットキー接合が理想状態に近く形成さ
れているかを調べる数値であり理想状態に近い場合ｎ値
＝１〜１.０４ を示す）を調べた所１.０１ であり、本
発明の表面電極形成方法にて良好なショットキー接合と
ＰＮ接合を有するダイオードを形成することができた。
【００３７】次に、本実施例にて形成されたショットキ
ー接合とＰＮ接合を有するダイオードを搭載した表面実
装型半導体装置について下記する。
ー接合とＰＮ接合を有するダイオードを搭載した表面実
装型半導体装置について下記する。
【００３８】図４は、本実施例にて形成されたショット
キー接合とＰＮ接合を有するダイオードを搭載した表面
実装型半導体装置の要部拡大縦断面図である。
キー接合とＰＮ接合を有するダイオードを搭載した表面
実装型半導体装置の要部拡大縦断面図である。
【００３９】表面実装型半導体装置は、ショットキー接
合とＰＮ接合を有するダイオードペレット２０と、この
ペレット２０が半田層２１を介して接続されている金属
からなる固定部材として上リードフレーム２２と下リー
ドフレーム２３を備えており上リードフレーム２２と下
リードフレーム２３の一部を除きエポキシ樹脂２４によ
り樹脂封止されている。ペレット２０については、図１
（ｄ）に示した構造となっており、半田層２１を介して
上リードフレーム２２と接続されているのが表面電極
で、半田層を介して下リードフレーム２３と接続されて
いるのが裏面電極である。本実施例で形成されたペレッ
ト２０は表面電極、裏面電極はそれぞれ半田溶融法にて
接続される電極として必要な特性を備えたクロム膜，ニ
ッケル膜，銀膜を備えているから表面実装型半導体装置
に搭載する事が可能となる。
合とＰＮ接合を有するダイオードペレット２０と、この
ペレット２０が半田層２１を介して接続されている金属
からなる固定部材として上リードフレーム２２と下リー
ドフレーム２３を備えており上リードフレーム２２と下
リードフレーム２３の一部を除きエポキシ樹脂２４によ
り樹脂封止されている。ペレット２０については、図１
（ｄ）に示した構造となっており、半田層２１を介して
上リードフレーム２２と接続されているのが表面電極
で、半田層を介して下リードフレーム２３と接続されて
いるのが裏面電極である。本実施例で形成されたペレッ
ト２０は表面電極、裏面電極はそれぞれ半田溶融法にて
接続される電極として必要な特性を備えたクロム膜，ニ
ッケル膜，銀膜を備えているから表面実装型半導体装置
に搭載する事が可能となる。
【００４０】尚、上記の実施例ではショットキー接合と
ＰＮ接合を有するダイオードについて形成した例を示し
たが、本発明の電極形成方法はこれに限るものではな
く、ショットキー接合ダイオード及びＰＮ接合ダイオー
ドのそれぞれに適用しても同様の効果を得ることが出来
る。
ＰＮ接合を有するダイオードについて形成した例を示し
たが、本発明の電極形成方法はこれに限るものではな
く、ショットキー接合ダイオード及びＰＮ接合ダイオー
ドのそれぞれに適用しても同様の効果を得ることが出来
る。
【００４１】また、本発明の電極形成方法は、ダイオー
ドに限らず外部の金属からなる固定部材に半田溶融法に
て固定接続される半導体装置全てにおいて適用しても同
様な効果が得ることができる。
ドに限らず外部の金属からなる固定部材に半田溶融法に
て固定接続される半導体装置全てにおいて適用しても同
様な効果が得ることができる。
【００４２】
【発明の効果】以上説明したように、保護膜をスペーサ
ーとして金属層を選択的に形成する半導体装置の電極形
成方法において、金属層の膜厚に比して保護膜をポリイ
ミド膜として２倍以上の膜厚で形成していることによ
り、再現性良く金属層を選択的に形成できるようにな
り、外部の金属からなる固定部材に半田溶融法にて固定
接続出来る半導体装置が得られる。
ーとして金属層を選択的に形成する半導体装置の電極形
成方法において、金属層の膜厚に比して保護膜をポリイ
ミド膜として２倍以上の膜厚で形成していることによ
り、再現性良く金属層を選択的に形成できるようにな
り、外部の金属からなる固定部材に半田溶融法にて固定
接続出来る半導体装置が得られる。
【図１】本発明の一実施例として製造工程を段階的に示
した断面図。
した断面図。
【図２】従来のリフトオフ法による電極形成方法を段階
的に示した断面図。
的に示した断面図。
【図３】保護膜厚と成功率の関係。
【図４】本発明により形成したダイオード搭載の表面実
装型半導体装置の要部拡大縦断面図。
装型半導体装置の要部拡大縦断面図。
１…半導体基板、２…Ｎ型低濃度層、３…Ｎ型半導体基
板、４…Ｐ型高濃度層、１０，１０ａ…シリコン酸化
膜、１１…ＣＶＤ法形成のシリコン酸化膜、１２…フォ
トレジスト膜、１３…ポリイミド膜、２０…ダイオード
ペレット、２１…半田層、２２…上リードフレーム、２
３…下リードフレーム、２４…エポキシ樹脂、１００…
金属、１０１…アルミニウム電極、１１０…金属層、１
２０…クロム，ニッケル，銀からなる金属層、１３０…
アルミニウム，クロム，ニッケル，銀からなる金属層。
板、４…Ｐ型高濃度層、１０，１０ａ…シリコン酸化
膜、１１…ＣＶＤ法形成のシリコン酸化膜、１２…フォ
トレジスト膜、１３…ポリイミド膜、２０…ダイオード
ペレット、２１…半田層、２２…上リードフレーム、２
３…下リードフレーム、２４…エポキシ樹脂、１００…
金属、１０１…アルミニウム電極、１１０…金属層、１
２０…クロム，ニッケル，銀からなる金属層、１３０…
アルミニウム，クロム，ニッケル，銀からなる金属層。
フロントページの続き (72)発明者 堀内 潤一郎 茨城県日立市幸町三丁目１番１号 株式会 社日立製作所日立工場内 (72)発明者 高橋 一幸 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内 (72)発明者 森 睦宏 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 松崎 光幸 茨城県日立市幸町三丁目１番１号 株式会 社日立製作所日立工場内 Ｆターム(参考） 4M104 BB02 CC01 CC03 DD68 EE06 EE18 FF35 FF37 GG02 GG03
Claims (1)
- 【請求項１】半導体基板の主面上の一部に接する第一の
金属層を選択的に形成する第一の工程と、 該第一の金属層の表面を含む該半導体基板の主面側全て
の表面を覆う保護膜を形成する第二の工程と、 該第一の金属層に接する保護膜の一部の表面を露出させ
るフォトレジスト膜を形成し、露出した保護膜を除去し
第一の金属層の一部を露出させる第三の工程と、 露出した第一の金属層表面とフォトレジスト膜に、少な
くともニッケル膜を含む多層膜からなる第二の金属層を
堆積する第四の工程と、 該フォトレジスト膜をフォトレジスト剥離液により除去
し、かつ同時にフォトレジスト膜表面に堆積した第二の
金属層を除去する第５の工程を備え、 該保護膜を有機保護膜にて形成し、かつ有機保護膜の膜
厚を第二の金属層の膜厚に対し少なくとも二倍以上の膜
厚にて形成する半導体装置の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23809698A JP3936475B2 (ja) | 1998-08-25 | 1998-08-25 | 半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23809698A JP3936475B2 (ja) | 1998-08-25 | 1998-08-25 | 半導体装置の電極形成方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000068231A true JP2000068231A (ja) | 2000-03-03 |
| JP2000068231A5 JP2000068231A5 (ja) | 2005-11-04 |
| JP3936475B2 JP3936475B2 (ja) | 2007-06-27 |
Family
ID=17025120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23809698A Expired - Lifetime JP3936475B2 (ja) | 1998-08-25 | 1998-08-25 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3936475B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286197A (ja) * | 2004-03-30 | 2005-10-13 | Shindengen Electric Mfg Co Ltd | 半導体装置およびその製造方法 |
| FR2994505A1 (fr) * | 2012-08-08 | 2014-02-14 | Bosch Gmbh Robert | Diode inseree tres resistante a des alternances de temperature |
-
1998
- 1998-08-25 JP JP23809698A patent/JP3936475B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286197A (ja) * | 2004-03-30 | 2005-10-13 | Shindengen Electric Mfg Co Ltd | 半導体装置およびその製造方法 |
| FR2994505A1 (fr) * | 2012-08-08 | 2014-02-14 | Bosch Gmbh Robert | Diode inseree tres resistante a des alternances de temperature |
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| Publication number | Publication date |
|---|---|
| JP3936475B2 (ja) | 2007-06-27 |
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