JP3926239B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、更に詳細には、フリップチップ型の半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
従来より、フリップチップ型の半導体装置の製造には異方性導電樹脂を用いている。図12は従来のフリップチップ型半導体装置200の断面図である。
【0003】
図12に示すように、従来のフリップチップ型半導体装置200では、プリント配線基板100の配線パターン101上に銀ペースト等の導電性組成物を印刷してバンプ103を形成し、このバンプ103を硬化させた後、バンプ103の表面にニッケル層及び金メッキ層を形成し、バンプ103を完成する。次いで半導体素子110を搭載するプリント配線基板100の所定位置に異方性導電樹脂104を塗布する。しかる後、半導体素子110のアルミ電極板111とバンプ103とを位置合わせし、半導体素子110の裏面を加熱下に加圧して半導体素子110のアルミ電極板111とバンプ103とを異方性導電樹脂104中に含まれる導電粒子104aを介して電気的に接合すると共に半導体素子110とプリント配線基板100とを機械的に接合して半導体装置200を形成している。
【0004】
【発明が解決しようとする課題】
しかし、上述したような従来の製造方法では、半導体素子110のアルミ電極板111とバンプ103との間の電気的な接続は異方性導電樹脂104中に含まれる導電粒子104aを介して形成される。次いで、半導体素子110の裏面を加圧することによりアルミ電極板111表面に形成された酸化膜を突き破らせ、この導電粒子104aを介在した接触により半導体素子111のアルミ電極板111とバンプ103とが電気的に接続されるものであるため、接触抵抗が大きいという問題がある。
【0005】
また、上記従来の製造方法では、加熱時に異方性導電樹脂104が膨張することによりアルミ電極板111とバンプ103との間の隙間が大きくなり、導電粒子104aの潰れが小さくなるため、接続信頼性が低下するという問題もある。
【0006】
本発明は上記従来の問題を解消するためになされた発明である。すなわち、本発明は層間接続部分の接触抵抗が小さく、接続信頼性の高い半導体装置とその製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、支持基体上に配設された配線パターンの所定位置に導体バンプを導電性ペーストにより印刷形成する工程と、前記導体バンプ表面にバリアメタル層を形成する工程と、前記バリアメタル層の上に溶接性金属層を形成する工程と、前記溶接性金属層を形成した複数の導体バンプの上にそれぞれ対向して半導体素子に形成された複数の金属電極板を位置決めして重ねる工程と、超音波を発振させながら前記導体バンプと前記半導体素子とを加圧して前記導体バンプの前記溶接性金属層と前記半導体素子の金属電極板とを接合して前記溶接性金属層と前記金属電極板との金属接合層を形成する工程と、前記半導体素子と前記支持基体との間に絶縁性材料組成物を充填する工程と、前記絶縁性材料組成物を硬化する工程とを具備することを特徴とする。
【0008】
上記半導体装置の製造方法において、前記バリアメタル層の例としてNi層が挙げられ、前記溶接性金属層の例としてAu層を挙げることができる。上記半導体装置の製造方法において、前記Au層は、厚さ0.03〜0.3μmの層であることが好ましい。上記半導体装置の製造方法において、前記発振させる超音波として、周波数60kHz〜110kHzの超音波を用いるのが好ましい。上記半導体装置の製造方法において、前記導体バンプを形成する工程の例として、印刷技術を用いて導電性ペーストで導体バンプを形成する工程を挙げることができる。
【0010】
本発明の他の半導体装置の製造方法は、支持基体上に配設された配線パターンの所定位置に導体バンプを導電性ペーストにより印刷形成する工程と、前記導体バンプ表面にバリアメタル層を形成する工程と、前記バリアメタル層の上に溶接性金属層を形成する工程と、前記支持基体上に絶縁性材料組成物を塗布する工程と、前記溶接性金属層を形成した複数の導体バンプの上にそれぞれ対向して半導体素子に形成された複数の金属電極板を位置決めして重ねる工程と、超音波を発振させながら前記導体バンプと前記半導体素子とを加熱下に加圧して前記導体バンプの前記溶接性金属層と前記半導体素子の金属電極板とを接合して前記溶接性金属層と前記金属電極板との金属接合層を形成すると共に前記絶縁性材料組成物を硬化する工程とを具備することを特徴とする。
【0011】
本発明の半導体装置は、配線パターンを備えた支持基体と、前記配線パターン上に導電性ペーストにより印刷形成され、バリアメタル層と溶融性金属層とで被覆された複数の導体バンプと、表面に複数の金属電極板を具備し、該金属電極板が前記導体バンプそれぞれに対して対向するように配設された半導体素子と、前記導体バンプの溶融性金属層と前記金属電極板とが超音波接合された金属接合層と、前記支持基体と前記半導体素子との間に充填された絶縁性組成物層とを具備することを特徴とする。上記半導体装置において、前記金属接合層の例として、AlとAuとの接合層を挙げることができる。
【0012】
本発明では、溶接性金属を介して半導体素子の電極板とバンプとが超音波接合により直接金属接合するので、接触抵抗の小さい接合が得られる。また、本発明では、熱膨張するような樹脂を介在させていないので、接続信頼性の高い層間接続を備えた半導体装置を得ることができる。
【0013】
【発明の実施の形態】
(第1の実施形態)
以下、本発明の第1の実施の形態に係る半導体装置の製造方法について説明する。
【0014】
図1は本実施形態に係る半導体装置の製造方法のフローチャートであり、図2及び図3は製造途中の本実施形態に係る半導体装置の断面図である。
【0015】
本実施形態に係る半導体装置を製造するには、まず図2(a)に示したような支持基体としてのプリント配線基板1を用意する。このプリント配線基板1にはガラス繊維マットのような補強材にエポキシ樹脂のような絶縁性液状熱硬化性樹脂を含浸させてヒートプレスしたものやポリイミド樹脂基板などが挙げられる。
【0016】
またこのプリント配線基板1の内部にはスルーホールやビアホール、導体バンプ等の層間接続部材(図示省略)が配設されていてもよい。このプリント配線基板1の表面には銅箔などを貼りつけてエッチングして得られる配線パターン3が形成されている。
【0017】
このように配線パターン3を備えたプリント配線基板1を用意した後、図2(b)に示したように配線パターン3形成面上にマスキング5を施す(ステップ1)。このマスキング5の所定位置、具体的には、後述する導体バンプを形成する位置に相当する位置の配線パターン3上に孔7,7,…が配設されている。このマスキング5を形成する方法としては、例えば予め孔7,7,…が穿孔された金属や樹脂製の型板のようなマスキング材をプリント配線基板1の配線パターン3の形成面上に重ね合わせる方法や、感光性樹脂を塗布し、孔7,7,…の部分をフォトリソグラフィー法により穿孔する方法などの既知の方法を用いることができる。
【0018】
図2(b)に示したようなマスキング5を形成した後、マスキング5の上から導電性ペースト9を孔7,7,…内に充填する(ステップ2)。この導電性ペースト9は例えば銀粉や銅粉などの導電性微粒子を液状熱硬化性樹脂に分散させた導電性組成物である。この導電性ペースト9の充填の仕方としては、例えば図2(c)に示したようにマスキング5の表面全体に導電性ペースト9を塗布し、次いでヘラ状の板ですりこみながらマスキング5上面上の余分な導電性ペースト9を削り取ってゆく「スキージ」と呼ばれる作業を行う。このスキージをすることにより、孔7,7,…内に導電性ペースト9を充填する(ステップ3)。この充填とスキージにより図2(d)に示したように孔7,7,…内に導電性ペースト9が充填され、導体バンプ9a,9a,…が形成される。
【0019】
導電性ペースト9の充填が完了した後、プリント配線基板1上のマスキング5を除去する(ステップ4)。このマスキング5を除去すると、図2(e)に示したような、導体バンプ9a,9a,…が配線パターン3上に形成されたプリント配線基板1が得られる。次いで導体バンプ9a,9a,…を乾燥させ、硬化させる(ステップ5)。なお、この乾燥や硬化の作業はマスキング5を取り除く前に行ってもよい。
【0020】
導体バンプ9a,9a,…の硬化が完了した後、図2(e)に示したように、マスキング5を除去し、この状態で導体バンプ9a,9a,…の上面にバリアメタル層として、例えばNi層13を、図2(f)に示したように、形成する(ステップ6)。このNi層13の形成の仕方としては、例えば無電解メッキや電解メッキ処理を施す方法などが挙げられる。
【0021】
バリアメタル層としてのNi層13の形成が完了した後、更にその上に溶接性金属層としての、例えばAu層15を図2(g)のように形成する(ステップ7)。
【0022】
このAu層15の形成の仕方としては、無電解メッキ法、電解メッキ法、スパッタリング法、その他の既知の方法を用いることができる。ここで形成するAu層の厚さは0.03μm〜0.3μmで形成することが好ましい。Au層の厚さが0.03μm未満であると半導体素子20の電極板23との接合が十分行なわれない虞れが生じるからであり、0.3μmを超えると費用対効果が低下してコストアップに繋がるからである。
【0023】
Au層15の形成が完了した後、この導体バンプ9a,9a,…を備えたプリント配線基板1を処理チャンバ(図示省略)内に移動する。このプリント配線基板1に対して、図3(h)に示したように、半導体素子20の位置合わせを行う(ステップ8)。この位置合わせでは、図3(h)中半導体素子20の下面側に形成された電極板23,23,…と、導体バンプ9a,9a,…とがそれぞれ対向するように位置合わせを行う。
【0024】
半導体素子20とプリント配線基板1との位置合わせが完了した後、この処理チャンバ内で、超音波を発振させながら、図3(i)に示したように、半導体素子20とプリント配線基板1とを加圧して直接接合を行う(ステップ9)。ここで、半導体素子20とプリント配線基板1との接合時に処理チャンバ内で発振させる超音波としては、周波数が60kHz〜110kHzの超音波を発振させるのが好ましい。周波数が60kHz未満では導体バンプ9a表面のAu層15と半導体素子20の電極板23との接合が十分行なわれない。また、超音波の周波数が110kHzを超えると半導体素子20やプリント配線基板1その他の各部材がダメージを受ける虞れが生じる。この超音波の発振によりAu層15と電極板23とが接合される。
【0025】
導体バンプ9a,9a,…と半導体素子20の電極板23,23,…との接合が完了した後、半導体素子20が接合されたプリント配線基板1を処理チャンバ内から取出す。次いで半導体素子20の支持体21とプリント配線基板1との隙間に例えばエポキシ樹脂のような絶縁性樹脂組成物17を、図3(j)に示すように、充填する(ステップ10)。この絶縁性樹脂組成物17の充填が完了した後、所定温度に加熱するなどの処理を施して絶縁性樹脂17を硬化させ(ステップ11)、図3(k)に示すような半導体装置10を得る。
【0026】
以上説明したように、本実施形態に係る半導体装置10では、導体バンプ9a,9a,…と半導体素子20の電極板23,23,…とを、超音波を作用させながら接合しているので、導体バンプ9a,9a,…表面に形成した溶接性金属層、すなわち、Au層15,15,…が電極板23,23,…と直接接合する。その結果、接触抵抗が低下し、接続抵抗の小さい接合を形成することができる。
【0027】
また、本実施形態に係る半導体装置10では、導体バンプ9a,9a,…と半導体素子20の電極板23,23,…との接合に異方導電性材料を用いることなく、直接接合させているので、導体バンプ9a,9a,…と半導体素子20の電極板23,23,…との間に高い接続信頼性を備えた層間接続を形成することができる。
【0028】
(第2の実施形態)
以下、本発明の第2の実施の形態に係る半導体装置の製造について説明する。図4は本実施形態に係る半導体装置の製造方法のフローチャートであり、図5及び図6は製造途中の本実施形態に係る半導体装置の断面図である。
【0029】
本実施形態に係る半導体装置を製造するには、まず図5(a)に示すように支持基体としてのプリント配線基板1を用意する。このプリント配線基板1の表面には銅箔などを貼りつけてエッチングして得られる配線パターン3が形成されている。
【0030】
このようなプリント配線基板1を用意した後、図5(b)に示したように配線パターン3形成面上にマスキング5を施す(ステップ1a)。このマスキング5の導体バンプ形成位置には孔7,7,…が配設されている。
【0031】
図5(b)に示したようなマスキング5を形成した後、マスキング5の上から無電解メッキ或いは電解メッキを施して、導体バンプ19を孔7,7,…内に形成する(ステップ2a)。
【0032】
導体バンプ19の形成が完了した後、図5(d)に示したように、マスキング5を除去する。次に、そのまま導体バンプ19の上に更にバリアメタル層として、例えばNi層13を形成する(ステップ3a)。このNi層13の形成の仕方としては、例えば無電解メッキや電解メッキ処理を施す方法などが挙げられる。
【0033】
バリアメタル層としてのNi層13の形成が完了した後、図5(f)に示すように、更にその上に溶接性金属層としての、例えばAu層15を形成する(ステップ4a)。このAu層15の形成の仕方としては、無電解メッキ法、電解メッキ法、スパッタリング法、その他の既知の方法を用いることができる。
【0034】
次いでこの導体バンプ19,19,…を備えたプリント配線基板1を処理チャンバ(図示省略)内に移し、このプリント配線基板1に対して、図6(g)に示したように、半導体素子20の位置合わせを行う(ステップ5a)。
【0035】
半導体素子20とプリント配線基板1との位置合わせが完了した後、この処理チャンバ内で、超音波を発振させながら、半導体素子20とプリント配線基板1とを加圧して接合を行う(ステップ6a)。
【0036】
導体バンプ19,19,…と半導体素子20の電極板23,23,…との接合が完了した後、半導体素子20が接合されたプリント配線基板1を処理チャンバ内から取出し、次いで半導体素子20の支持体21とプリント配線基板1との隙間に例えばエポキシ樹脂のような絶縁性樹脂組成物17を図6(i)のように充填する(ステップ7a)。この絶縁性樹脂組成物17の充填が完了した後、所定温度に加熱するなどの処理を施して絶縁性樹脂17を硬化させ(ステップ8a)、図6(j)のような半導体装置10Aを得る。
【0037】
以上説明したように、本実施形態に係る半導体装置10Aでは、導体バンプ19,19,…を形成するのにメッキ技術を用いているので、導体バンプ19自体が中まで銅で形成されている。そのため、バンプ自体の電気抵抗が小さくなり、半導体装置10Aとしても接続抵抗の小さな層間接続を備えた半導体装置を得ることができる。
【0038】
(第3の実施形態)
以下、本発明の第3の実施の形態に係る半導体装置の製造について説明する。図7は本実施形態に係る半導体装置の製造方法のフローチャートであり、図8及び図9は製造途中の本実施形態に係る半導体装置の断面図である。
【0039】
本実施形態に係る半導体装置を製造するには、まず図8(a)に示したような支持基体としてのプリント配線基板1を用意する。このプリント配線基板1の表面には銅箔などを貼りつけてエッチングして得られる配線パターン3が形成されている。
【0040】
このようなプリント配線基板1を用意した後、図8(b)に示したように銅層29を形成する。この銅層29の形成の仕方としては、銅板を配線パターン3上に貼りつけたり、或いは無電解メッキや電解メッキを施すなどの方法が挙げられる。こうして銅層29の形成が完了した後、図8(c)に示すように配線パターン3の上側に相当する位置の銅層29上にマスキング4を施す(ステップ1b)。
【0041】
図8(c)に示したようなマスキング4を形成した後、マスキング4の上からエッチングを施して、銅層29のうち、マスキング4の形成されていない部分の銅を除去すると共にマスキング4の下部に銅層を残して導体バンプ29a,29a,…を形成する(ステップ2b)。銅層29の除去(導体バンプ29aの形成)が完了した後、マスキング4を除去して、図8(e)に示したように、導体バンプ29a,29a,…の上面を露出させる。
【0042】
次いで図8(f)に示したように、表面が露出した導体バンプ29a,29a,…の上面に更にバリアメタル層として、例えばNi層13を形成する(ステップ3b)。バリアメタル層としてのNi層13の形成が完了した後、図8(g)に示したように、更にその上に溶接性金属層としての、例えばAu層15を形成する(ステップ4b)。Au層15の形成が完了した後、この導体バンプ29a,29a,…を備えたプリント配線基板1を処理チャンバ(図示省略)内に移し、このプリント配線基板1に対して、図9(h)に示したように、半導体素子20の位置合わせを行う(ステップ5b)。半導体素子20とプリント配線基板1との位置合わせが完了した後、この処理チャンバ内で、超音波を発振させながら、図9(i)に示したように、半導体素子20とプリント配線基板1とを加圧して接合を行う(ステップ6b)。
【0043】
導体バンプ29a,29a,…と半導体素子20の電極板23,23,…との接合が完了した後、半導体素子20が接合されたプリント配線基板1を処理チャンバ内から取出し、次いで半導体素子20の支持体21とプリント配線基板1との隙間に例えばエポキシ樹脂のような絶縁性樹脂組成物17を図9(j)のように充填する(ステップ7b)。この絶縁性樹脂組成物17の充填が完了した後、所定温度に加熱するなどの処理を施して絶縁性樹脂17を硬化させ(ステップ8b)、図9(k)のような半導体装置10Bを得る。
【0044】
以上説明したように、本実施形態に係る半導体装置10Bでは、導体バンプ29a,29a,…を形成するのにエッチング技術を用いているので、導体バンプ29a自体が中まで銅で形成される。その結果、バンプ自体の電気抵抗が小さくなり、半導体装置10Bとしても接続抵抗の小さな層間接続を備えた半導体装置を得ることができる。
【0045】
(第4の実施形態)
以下、本発明の第4の実施の形態に係る半導体装置の製造について説明する。図10は本実施形態に係る半導体装置の製造方法のフローチャートであり、図11は製造途中の本実施形態に係る半導体装置の断面図である。
【0046】
本実施形態に係る半導体装置の製造方法では、上記第1の実施の形態において、絶縁性樹脂組成物17の充填をしてから導体バンプと半導体素子20の電極板23,23,…との接合を行う構成にした。
【0047】
すなわち、第1の実施の形態のステップ1〜7と全く同様の操作を行って図11(i)に示したような、プリント配線基板1を得る(ステップ1c〜7c)。次いで図11(j)に示したように、こうして得たプリント配線基板1の導体バンプ9a配設側の、半導体素子20搭載位置にエポキシ樹脂のような絶縁性樹脂組成物17を充填する(ステップ8c)。
【0048】
次いでこの導体バンプ9a,9a,…を備えたプリント配線基板1を処理チャンバ(図示省略)内に移し、このプリント配線基板1に対して、図11(k)に示したように、半導体素子20の位置合わせを行う(ステップ9c)。
【0049】
半導体素子20とプリント配線基板1との位置合わせが完了した後、この処理チャンバ内で、超音波を発振させながら、半導体素子20とプリント配線基板1とを加熱下に加圧して接合を行う(ステップ10c)。この工程で導体バンプ9a,9a,…と半導体素子20の電極板23,23,…との接合が行われる。また同時に加熱により絶縁性樹脂組成物17の硬化も起こり、図11(l)のような半導体装置10Cが得られる。
【0050】
以上説明したように、本実施形態に係る半導体装置10Cでは、導体バンプ9a,9a,…と半導体素子20の電極板23,23,…との接合と、絶縁性樹脂組成物17の硬化とを同時に行うので、製造工程全体の工数を少なくすることができる。
【0051】
【発明の効果】
本発明では、半導体素子の電極板と、支持基板上の配線パターン上に配設された導体バンプとの接合に溶接性金属を用い、しかも特定条件の超音波を印加しながらプレスして溶融下に接合するので、導体バンプと電極板との接合部の接触抵抗が小さく、接続信頼性の高い半導体装置及びその製造方法が得られる。
【図面の簡単な説明】
【図1】第1の実施形態に係る半導体装置の製造方法のフローチャートである。
【図2】第1の実施形態に係る半導体装置の製造途中のものの断面図である。
【図3】第1の実施形態に係る半導体装置の製造途中のものの断面図である。
【図4】第2の実施形態に係る半導体装置の製造方法のフローチャートである。
【図5】第2の実施形態に係る半導体装置の製造途中のものの断面図である。
【図6】第2の実施形態に係る半導体装置の製造途中のものの断面図である。
【図7】第3の実施形態に係る半導体装置の製造方法のフローチャートである。
【図8】第3の実施形態に係る半導体装置の製造途中のものの断面図である。
【図9】第3の実施形態に係る半導体装置の製造途中のものの断面図である。
【図10】第4の実施形態に係る半導体装置の製造方法のフローチャートである。
【図11】第4の実施形態に係る半導体装置の製造途中のものの断面図である。
【図12】従来の半導体装置の断面図である。
【符号の説明】
1…プリント配線基板(支持基板)、3…配線パターン、5…マスキング、9a…導体バンプ、10…半導体装置、13…Ni層(バリアメタル層)、15…Au層(溶接性金属層)、17…絶縁性材料組成物、20…半導体素子、23…電極板。
Claims (7)
- 支持基体上に配設された配線パターンの所定位置に導体バンプを導電性ペーストにより印刷形成する工程と、
前記導体バンプ表面にバリアメタル層を形成する工程と、
前記バリアメタル層の上に溶接性金属層を形成する工程と、
前記溶接性金属層を形成した複数の導体バンプの上にそれぞれ対向して半導体素子に形成された複数の金属電極板を位置決めして重ねる工程と、
超音波を発振させながら前記導体バンプと前記半導体素子とを加圧して前記導体バンプの前記溶接性金属層と前記半導体素子の金属電極板とを接合して前記溶接性金属層と前記金属電極板との金属接合層を形成する工程と、
前記半導体素子と前記支持基体との間に絶縁性材料組成物を充填する工程と、
前記絶縁性材料組成物を硬化する工程と
を具備することを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法であって、前記バリアメタル層がNi層であり、前記溶接性金属層がAu層であり、前記金属電極板がAlからなることを特徴とする半導体装置の製造方法。
- 請求項1又は2に記載の半導体装置の製造方法であって、前記溶接性金属層が厚さ0.03〜0.3μmのAu層であることを特徴とする半導体装置の製造方法。
- 請求項1〜3のいずれか1項に記載の半導体装置の製造方法であって、前記発振させる超音波が周波数60kHz〜110kHzの超音波であることを特徴とする半導体装置の製造方法。
- 支持基体上に配設された配線パターンの所定位置に導体バンプを導電性ペーストにより印刷形成する工程と、
前記導体バンプ表面にバリアメタル層を形成する工程と、
前記バリアメタル層の上に溶接性金属層を形成する工程と、
前記支持基体上に絶縁性材料組成物を塗布する工程と、
前記溶接性金属層を形成した複数の導体バンプの上にそれぞれ対向して半導体素子に形成された複数の金属電極板を位置決めして重ねる工程と、
超音波を発振させながら前記導体バンプと前記半導体素子とを加熱下に加圧して前記導体バンプの前記溶接性金属層と前記半導体素子の金属電極板とを接合して前記溶接性金属層と前記金属電極板との金属接合層を形成すると共に前記絶縁性材料組成物を硬化する工程とを具備することを特徴とする半導体装置の製造方法。 - 配線パターンを備えた支持基体と、
前記配線パターン上に導電性ペーストにより印刷形成され、バリアメタル層と溶融性金属層とで被覆された複数の導体バンプと、
表面に複数の金属電極板を具備し、該金属電極板が前記導体バンプそれぞれに対して対向するように配設された半導体素子と、
前記導体バンプの溶融性金属層と前記金属電極板とが超音波接合された金属接合層と、
前記支持基体と前記半導体素子との間に充填された絶縁性組成物層と
を具備することを特徴とする半導体装置。 - 請求項6に記載された半導体装置であって、前記金属接合層が、AlとAuとの接合層であることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002237123A JP3926239B2 (ja) | 2001-08-31 | 2002-08-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001-264472 | 2001-08-31 | ||
JP2001264472 | 2001-08-31 | ||
JP2002237123A JP3926239B2 (ja) | 2001-08-31 | 2002-08-15 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003152018A JP2003152018A (ja) | 2003-05-23 |
JP3926239B2 true JP3926239B2 (ja) | 2007-06-06 |
Family
ID=26621456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002237123A Expired - Fee Related JP3926239B2 (ja) | 2001-08-31 | 2002-08-15 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3926239B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4264388B2 (ja) | 2004-07-01 | 2009-05-13 | 富士通株式会社 | 半導体チップの接合方法および接合装置 |
KR101181112B1 (ko) | 2005-10-27 | 2012-09-14 | 엘지이노텍 주식회사 | 발광 다이오드, 발광 다이오드 제조 방법 및 발광 다이오드 모듈 |
JP4672576B2 (ja) * | 2006-03-09 | 2011-04-20 | 富士通株式会社 | 電子デバイス及びその製造方法 |
-
2002
- 2002-08-15 JP JP2002237123A patent/JP3926239B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003152018A (ja) | 2003-05-23 |
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