JP3919972B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3919972B2 JP3919972B2 JP15473199A JP15473199A JP3919972B2 JP 3919972 B2 JP3919972 B2 JP 3919972B2 JP 15473199 A JP15473199 A JP 15473199A JP 15473199 A JP15473199 A JP 15473199A JP 3919972 B2 JP3919972 B2 JP 3919972B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor device
- substrate
- manufacturing
- wiring pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/75—Apparatus for connecting with bump connectors or layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02377—Fan-in arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05023—Disposition the whole internal layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05541—Structure
- H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/7525—Means for applying energy, e.g. heating means
- H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
- H01L2224/75301—Bonding head
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。
【0002】
【発明の背景】
近年の電子機器の小型化に伴い、高密度実装に適した半導体装置のパッケージが要求されている。これに応えるために、BGA(Ball Grid Array) やCSP(Chip Scale/Size Package) のような表面実装型パッケージが開発されている。表面実装型パッケージでは、配線パターンの形成された基板に、半導体チップがフェースダウン実装される。
【0003】
従来の表面実装型パッケージの製造方法では、配線パターンと半導体チップの電極との位置合わせを行うために、光学系を使用していた。つまり、半導体チップの電極を有する面と、基板の配線パターンを有する面との間に、光学系を配置させて、両方の面をカメラで撮像して位置を把握して位置決めを行っていた。これによれば、光学系が複雑であるため、誤差が生じやすくて実装精度の低下を招いていた。
【0004】
本発明は、この問題点を解決するものであり、その目的は、実装精度を向上させる半導体装置の製造方法を提供することにある。
【0005】
【課題を解決するための手段】
(1)本発明に係る半導体装置の製造方法は、光透過性の基板の第1の面に配線パターンが形成されたフレキシブル基板に半導体素子を実装して、前記半導体素子に形成された電極と前記配線パターンとを接続する半導体装置の製造方法であって、
前記基板の前記第1の面とは反対側の第2の面と、前記半導体素子の前記電極が形成された面と、に対面可能な方向に配置されている検出手段により、前記基板を透かして、前記配線パターンの前記電極との接合部の位置を検出すること、
前記検出手段により前記電極の位置を検出すること、
前記接合部の位置の検出後に前記フレキシブル基板を前記半導体素子に対して平行に移動させ、前記電極の位置の検出後に前記半導体素子を前記フレキシブル基板に対して平行に移動させて、前記接合部及び前記電極の位置合わせをすること、及び、
前記接合部と前記電極とを電気的に接続すること、
を含み、
前記位置合わせは、前記接合部の位置のデータと、前記電極の位置のデータと、前記フレキシブル基板及び前記半導体素子の移動方向及び移動距離と、を利用して行う。
【0006】
(2)本発明に係る半導体装置の製造方法は、光透過性の基板の第1の面に配線パターン及び位置合わせマークが形成されたフレキシブル基板に半導体素子を実装して、前記半導体素子に形成された電極と前記配線パターンとを接続する半導体装置の製造方法であって、
前記基板の前記第1の面とは反対側の第2の面と、前記半導体素子の前記電極が形成された面と、に対面可能な方向に配置されている検出手段により、前記基板を透かして、前記位置合わせマークの位置を検出すること、
前記位置合わせマークの位置のデータから前記接合部の位置のデータを算出すること、
前記検出手段により前記電極の位置を検出すること、
前記位置合わせマークの位置の検出後に前記フレキシブル基板を前記半導体素子に対して平行に移動させ、前記電極の位置の検出後に前記半導体素子を前記フレキシブル基板に対して平行に移動させて、前記接合部の位置のデータを算出した後に前記接合部及び前記電極の位置合わせをすること、及び、
前記接合部と前記電極とを電気的に接続すること、
を含み、
前記位置合わせは、前記接合部の位置のデータと、前記電極の位置のデータと、前記フレキシブル基板及び前記半導体素子の移動方向及び移動距離と、を利用して行う。
【0007】
これによれば、光透過性の基板が使用されるので、フレキシブル基板の裏面から透かして接合部又は位置合わせマークを認識することができる。このことにより、同一又は平行方向に視線を向けて認識を行っても、配線パターンと電極とを向かい合う方向又はこれと平行方向に向けることができる。そして、認識を終えて、フレキシブル基板及び半導体素子を、互いに平行移動させるだけでフェースダウンボンディングを行うことができる。その結果、複雑な光学系を使用せずに、実装精度を向上させることができる。
【0008】
(3)この製造方法において、
前記フレキシブル基板は、接着剤なしに、前記配線パターンが前記基板に形成された2層フレキシブル基板であってもよい。
【0009】
一般的に使用される接着剤は光の透過を妨げるので、このような接着剤を使用しない2層フレキシブル基板を使用することで、フレキシブル基板の裏面から配線パターンを認識することができる。
【0010】
(4)この半導体装置の製造方法において、
前記配線パターンは、スパッタリングにより前記基板に形成されたものであってもよい。
【0011】
このように、スパッタリングにより基板に配線パターンを形成することで、裏面からの配線パターンの認識が容易になる。
【0012】
(5)この半導体装置の製造方法において、
前記基板は、ポリエチレンテレフタレートで形成されたものであってもよい。
【0013】
ポリエチレンテレフタレートは、光透過性を有する材料の例である。
【0014】
(6)この半導体装置の製造方法において、
前記検出手段は、カメラからなり、
前記接合部(前記位置合わせマーク)の位置と前記電極の位置をカメラによって検出し、
前記カメラは、前記接合部(前記位置合わせマーク)及び前記電極のいずれか一方を撮像後、他方の撮像を行ってもよい。
【0015】
(7)この半導体装置の製造方法において、
前記カメラは、平行に移動して前記前記接合部(前記位置合わせマーク)もしくは前記電極を撮像してもよい。
【0022】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照して説明する。
【0023】
図1(A)〜図1(C)は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、図1(A)に示すように、フレキシブル基板10が用意される。フレキシブル基板10は、ベース基板12及び配線パターン14を含む。
【0024】
基板12は、例えば有機系又は樹脂系の材料から形成されたもので可撓性を有する。また、基板12は光透過性を有し、可視光が透過するのであれば、透過率は問わない。可撓性及び光透過性を有する限り、基板12の材料は限定されない。光透過率の高い材料として、例えば、ポリエチレンテレフタレート(PET)が挙げられる。あるいは、ポリイミド樹脂を使用してもよい。ポリイミド樹脂を使用した基板12は、着色されているので、その厚みは、75μm以下であることが好ましく、さらに50μm以下であることが一層好ましい。また、基板12の材料として、PES(ポリエーテルサルフォン)や、PEEK(ポリエーテルエーテルケトン)などの耐熱エンジニアリングプラスチックフィルムを使用してもよい。これらの材料は、透明であるか、または着色されていても色が薄いので、厚みが問題にならないことが多い。
【0025】
配線パターン14は、基板12の一方の面に形成される。なお、基板12の一方の面の配線パターン14の他に、他方の面に配線パターンを形成してもよいが、この他方の面に形成される配線パターンは本発明の必須の構成要件ではない。
【0026】
配線パターン14は、スパッタリング等により基板12に銅などの導電性の膜を被着し、これをエッチングして形成することができる。この場合には、基板12に配線パターン14が直接形成され、接着剤が介在しない2層基板となる。接着剤は、一般的に遮光性を有する。フレキシブル基板10によれば、遮光性の接着剤が介在しないので、光透過性の基板12を透かして、配線パターン14を裏面から認識することができる。詳しくは、基板12における配線パターン14が形成された面とは反対側の面から、基板12を透かして、配線パターン14を視覚的に認識することができる。基板12として、ポリイミド樹脂を選択した場合、基板12が着色されているため、配線パターン14の形成面とは逆の面からのパターン認識性をより上げるため、上述した2層基板、特にポリイミド樹脂上にスパッタリングで銅などを形成したタイプの方が、この形態には望ましい。ここで、基板12が光透過率の高いPETなどで形成されていれば、配線パターン14の認識がよりしやすいので、接着剤付の3層基板の選択も可能である。
【0027】
基板12には、スルーホール18が形成されており、配線パターン14は、スルーホール18上を通る。すなわち、スルーホール18上を配線パターン14がまたぐように形成されている。そして、スルーホール18を介して、配線パターン14は、基板12における配線パターン14が形成された面とは反対側の面に接続できるようになっている。こうして、基板12における配線パターン14の形成された面とは反対側の面に、配線パターン14に電気的に接続された外部電極34(図1(C)参照)を形成することができる。なお、スルーホール18の内面に、金や銅などの導電部材をメッキしてもよい。
【0028】
配線パターン14には、ランド16が形成されており、半導体素子30の電極32との接合がしやすくなっている。なお、ランド16上にバンプを形成してもよい。
【0029】
以上説明してきたように、フレキシブル基板10として短冊のものを用いても良いし、図2に示すテープキャリア20を使用してもよい。テープキャリア20は、長尺状又はテープ状の基板22と、基板22の少なくとも一方の面に形成された配線パターン24と、で構成され、図示しないリールに巻き取られて用意される。基板22には、幅方向の両端部に、長さ方向に沿って連続的にスプロケットホール26が形成されている。スプロケットホール26は、テープキャリア20を巻き取ったり引き出すときに、スプロケット104(図1(A)参照)に噛み合うようになっている。
【0030】
本実施の形態で使用される製造装置は、フレキシブル基板10を搬送するスプロケット104などの第1搬送手段と、半導体素子30を搬送する吸着治具102などの第2搬送手段と、位置検出をするためのカメラ100などの検出手段とを有する。
【0031】
本実施の形態では、上記フレキシブル基板10と半導体素子30とを、図1(A)に示すように配置する。図1(A)において、フレキシブル基板10における配線パターン14が形成された面と、半導体素子30における電極32が形成された面とは、反対の方向であって、面に沿って平行移動したときに対面し得る方向を向いている。言い換えると、フレキシブル基板10における配線パターン14が形成された面とは反対側の面と、半導体素子30における電極32が形成された面とは、同じ方向を向くとともに、平面視において重ならないようにずれている。
【0032】
また、フレキシブル基板10及び半導体素子30は、それぞれ、配線パターン14が形成された面又は電極32が形成された面に沿って、平行移動できるように、図示しないスライド手段にて保持されている。
【0033】
図1(A)において、カメラ100は、フレキシブル基板10における配線パターン14が形成された面とは反対側の面と、半導体素子30における電極32が形成された面と、に対面可能な方向であって、いずれか一方の面に実際に対面して、カメラ100が配置されている。すなわち、カメラ100は、フレキシブル基板10における配線パターン14が形成された面とは反対側の面に配置されている。または、半導体素子30における電極32が形成された面に配置されている。なお、カメラ100は、位置が固定されている。
【0034】
ここで、カメラ100は、フレキシブル基板10における配線パターン14が形成された面とは反対側に配置されていても、上述したように、フレキシブル基板10の基板12が光透過性を有するので、基板12を透かして配線パターン14を撮像することができる。
【0035】
カメラ100は、配線パターン14及び電極32のうち、視野に入っている一方を撮像する。これにより、これらの位置が認識される。なお、フレキシブル基板10を撮像する場合は、具体的には、配線パターン14における電極32との接合部となるランド16の位置を検出手段(例えばカメラ100)が認識する。詳しくは、予め配線パターン14の形状、ランド16の形状及び配線パターン14上での位置などの基礎情報を、記憶手段に記憶させておく。そして、基板12を透かして配線パターン14を撮像し、基礎情報と、カメラ100にて撮像されて得られた配線パターン14の画像情報と、に基づいてランド16の位置を認識する。さらに、精密な位置合わせ精度が要求される場合は、ランドとは別に専用の位置合わせマークを配線パターンと同一プロセスで設けておき、基板12を透かして位置合わせマークを撮像し、これを位置基準としてランドの位置を算出してもよい。この認識は、演算処理手段によって行われ、認識された位置のデータは、記憶手段に蓄積してもよい。
【0036】
こうして、配線パターン14及び電極32のうちの一方の位置を認識すると、この認識対象となったフレキシブル基板10及び半導体素子30のうちの一方を平行移動し、他方をカメラ100の視野に入れる。そして、同様にして、配線パターン14及び電極32のうちの他方の位置を認識する。なお、フレキシブル基板10及び半導体素子30を平行移動するときに、その移動方向及び移動距離を記憶しておくことで、配線パターン14及び電極32の位置のデータをその後も有効に利用することができる。
【0037】
こうして、配線パターン14における電極32との接合部となるランド16と、電極32との位置を認識できるので、次に両者の位置合わせを行う(図1(B)参照)。さらに、位置合わせを行った後に、基板12を透かして、電極32とランド16の位置が合っているか確認することができ、確実な位置合わせを画像として確認後、次の接合工程に入れるのが本発明の大きな特徴である。
【0038】
以上の工程によれば、カメラ100を固定したままで、複雑な光学系もないにもかかわらず、配線パターン14における電極32との接合部となるランド16と電極32との位置合わせを簡単に行うことができる。
【0039】
次に、図1(B)に示すように、ランド16と電極32とをフェースダウンボンディングする。本実施の形態では、汎用のギャングボンディング方式のボンダを使用し、フレキシブル基板10における配線パターン14の形成された面とは反対側の面から、ボンディングツール200を半導体素子30の方向に押圧する。
【0040】
なお、図2に示すように、テープキャリア20がフレキシブル基板10として使用されるときには、複数のユニットとしての半導体装置について位置合わせを行ってから、連続的に図1(B)に示す工程を行ってもよい。
【0041】
こうして、ランド16と電極32とが接合されると、図1(C)に示すように、スルーホール18を介して、配線パターン14の上にボール状にハンダを設けて外部電極34を形成する。そして、フレキシブル基板10を、半導体素子30の外形に沿って、あるいは任意の形状に打ち抜いて半導体装置36を得ることができる。
【0042】
このように、本実施形態によれば、汎用のボンダを使用して、対面する方向を向くランド16及び電極32を、簡単に接合することができる。
【0043】
以上、自動認識位置合わせ装置(工程)を用いる例について述べたが、本発明は、手動位置合わせ装置(カメラ映像をディスプレイで人が見て位置合わせする装置)にも適用でき、これが別の大きなメリットとなっている。これにより、高価な設備を使用しなくとも、簡易な装置で高精度な接合を行うことができる。
【0044】
なお、本発明は、上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、図1(A)に示す工程の代わりに、図3に示す工程を行ってもよい。すなわち、図1(A)では、カメラ100の位置が固定されて、フレキシブル基板10及び半導体素子30が平行移動するが、図3では、カメラ200が平行移動し、フレキシブル基板10及び半導体素子30の位置が固定されている。これによっても、上記実施の形態と同様の効果を達成することができる。なお、図3において、フレキシブル基板10及び半導体素子30は、カメラ200による撮像時に位置が固定されているが、フェースダウン実装を行うときには、平行移動して図1(B)に示すように位置合わせを行えることが好ましい。
【0045】
上述した例では、全てCSP(Chi p Size/Scale Package) 構造の製造を例にして述べたが、本発明に係る方法はこれに限らず、光透過性を有する基板を用いるFD(Face Down) 構造全般の実装、例えばCOF(Chip On Flex)構造にも用いることができる。この場合でも、半導体素子と基板との接続工程にポイントがある。
【0046】
図4には、上述した実施形態に係る方法によって製造された半導体装置1100を実装した回路基板1000が示されている。回路基板1000には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板1000には、例えば銅からなる配線パターンが所望の回路となるように形成されている。そして、配線パターンと半導体装置1100の外部電極とを機械的に接続することでそれらの電気的導通が図られる。
【0047】
なお、半導体装置1100は、実装面積をベアチップにて実装する面積にまで小さくすることができるので、この回路基板1000を電子機器に用いれば電子機器自体の小型化が図れる。また、同一面積内においてはより実装スペースを確保することができ、高機能化を図ることも可能である。
【0048】
そして、この回路基板1000を備える電子機器として、図5には、ノート型パーソナルコンピュータ1200が示されている。
【0049】
なお、上記実施の形態は、半導体装置に本発明を適用した例であるが、半導体装置と同様に多数の外部端子を必要とする面実装用の電子部品であれば、能動部品か受動部品かを問わず、本発明を適用することができる。電子部品として、例えば、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。
【図面の簡単な説明】
【図1】図1(A)〜図1(C)は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明する図である。
【図2】図2は、フレキシブル基板の例としてテープキャリアを示す図である。
【図3】図3は、本発明を適用した実施の形態の変形例を示す図である。
【図4】図4は、本実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図5】図5は、本実施の形態に係る半導体装置が実装された回路基板を備える電子機器を示す図である。
【符号の説明】
10 フレキシブル基板
12 基板
14 配線パターン
16 ランド
30 半導体素子
32 電極
36 半導体装置
Claims (9)
- 光透過性の基板の第1の面に配線パターンが形成されたフレキシブル基板に半導体素子を実装して、前記半導体素子に形成された電極と前記配線パターンとを接続する半導体装置の製造方法であって、
前記基板の前記第1の面とは反対側の第2の面と、前記半導体素子の前記電極が形成された面と、に対面可能な方向に配置されている検出手段により、前記基板を透かして、前記配線パターンの前記電極との接合部の位置を検出すること、
前記検出手段により前記電極の位置を検出すること、
前記接合部の位置の検出後に前記フレキシブル基板を前記半導体素子の前記電極が形成された面に対して平行に移動させ、前記電極の位置の検出後に前記半導体素子を前記フレキシブル基板の前記配線パターンが形成された面に対して平行に移動させて、前記接合部及び前記電極の位置合わせをすること、及び、
前記接合部と前記電極とを電気的に接続すること、
を含み、
前記位置合わせは、前記接合部の位置のデータと、前記電極の位置のデータと、前記フレキシブル基板及び前記半導体素子の移動方向及び移動距離と、を利用して行う半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記検出手段は、カメラからなり、
前記接合部の位置と前記電極の位置をカメラによって検出し、
前記カメラは、前記接合部及び前記電極のいずれか一方を撮像後、他方の撮像を行う半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記カメラは、平行に移動して前記接合部又は前記電極を撮像する半導体装置の製造方法。 - 光透過性の基板の第1の面に配線パターン及び位置合わせマークが形成されたフレキシブル基板に半導体素子を実装して、前記半導体素子に形成された電極と前記配線パターンとを接続する半導体装置の製造方法であって、
前記基板の前記第1の面とは反対側の第2の面と、前記半導体素子の前記電極が形成された面と、に対面可能な方向に配置されている検出手段により、前記基板を透かして、前記位置合わせマークの位置を検出すること、
前記位置合わせマークの位置のデータから前記接合部の位置のデータを算出すること、
前記検出手段により前記電極の位置を検出すること、
位置合わせマークの位置の検出後に前記フレキシブル基板を前記半導体素子の前記電極が形成された面に対して平行に移動させ、前記電極の位置の検出後に前記半導体素子を前記フレキシブル基板の前記配線パターンが形成された面に対して平行に移動させて、前記接合部の位置のデータを算出した後に前記接合部及び前記電極の位置合わせをすること、及び、
前記接合部と前記電極とを電気的に接続すること、
を含み、
前記位置合わせは、前記接合部の位置のデータと、前記電極の位置のデータと、前記フレキシブル基板及び前記半導体素子の移動方向及び移動距離と、を利用して行う半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記検出手段は、カメラからなり、
前記位置合わせマークの位置と前記電極の位置をカメラによって検出し、
前記カメラは、前記位置合わせマーク及び前記電極のいずれか一方を撮像後、他方の撮像を行う半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、
前記カメラは、平行に移動して前記位置合わせマーク又は前記電極を撮像する半導体装置の製造方法。 - 請求項1から請求項6のいずれかに記載の半導体装置の製造方法において、
前記フレキシブル基板は、接着剤なしに、前記配線パターンが前記基板に形成された2層フレキシブル基板である半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記配線パターンは、スパッタリングにより前記基板に形成されたものである半導体装置の製造方法。 - 請求項1から請求項8のいずれかに記載の半導体装置の製造方法において、
前記基板は、ポリエチレンテレフタレートで形成されたものである半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15473199A JP3919972B2 (ja) | 1998-07-31 | 1999-06-02 | 半導体装置の製造方法 |
US09/358,536 US6500684B1 (en) | 1998-07-31 | 1999-07-22 | Method and apparatus of manufacturing semiconductor device |
TW088112632A TW546748B (en) | 1998-07-31 | 1999-07-26 | Semiconductor device and manufacture thereof, electric circuit board and electronic device therefore |
CNB991118871A CN1211846C (zh) | 1998-07-31 | 1999-08-02 | 半导体装置的制造方法 |
US10/238,771 US6908776B2 (en) | 1998-07-31 | 2002-09-11 | Semiconductor device and method of manufacturing the same, apparatus for manufacturing semiconductor device, circuit boa and electronic instrument |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10-230343 | 1998-07-31 | ||
JP23034398 | 1998-07-31 | ||
JP15473199A JP3919972B2 (ja) | 1998-07-31 | 1999-06-02 | 半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004125712A Division JP2004214705A (ja) | 1998-07-31 | 2004-04-21 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000106385A JP2000106385A (ja) | 2000-04-11 |
JP3919972B2 true JP3919972B2 (ja) | 2007-05-30 |
Family
ID=26482939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15473199A Expired - Fee Related JP3919972B2 (ja) | 1998-07-31 | 1999-06-02 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6500684B1 (ja) |
JP (1) | JP3919972B2 (ja) |
CN (1) | CN1211846C (ja) |
TW (1) | TW546748B (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6475877B1 (en) * | 1999-12-22 | 2002-11-05 | General Electric Company | Method for aligning die to interconnect metal on flex substrate |
JP3477460B2 (ja) * | 2001-07-11 | 2003-12-10 | 三井金属鉱業株式会社 | Cof用積層フィルム及びcofフィルムキャリアテープ |
EP1732115A4 (en) * | 2004-03-31 | 2009-03-04 | Konica Minolta Holdings Inc | TFT SHEET AND PRODUCTION METHOD THEREOF |
KR100632257B1 (ko) * | 2004-11-09 | 2006-10-11 | 삼성전자주식회사 | 액정 디스플레이 구동용 탭 패키지의 배선 패턴 구조 |
US20100310124A1 (en) * | 2007-11-29 | 2010-12-09 | Nxp B.V. | Method of and device for determining the distance between an integrated circuit and a substrate |
CN101730461B (zh) * | 2008-10-17 | 2013-03-27 | 华南师范大学 | 一种用于bga芯片焊接的对位方法 |
JP5175815B2 (ja) * | 2009-08-11 | 2013-04-03 | 株式会社日立ハイテクノロジーズ | 電子部品実装処理装置及び実装処理方法並びに電子部品実装アライメント方法 |
US11996299B2 (en) * | 2018-10-23 | 2024-05-28 | Mitsubishi Electric Corporation | Methods for manufacturing a semiconductor device |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3868724A (en) * | 1973-11-21 | 1975-02-25 | Fairchild Camera Instr Co | Multi-layer connecting structures for packaging semiconductor devices mounted on a flexible carrier |
JPS5917975B2 (ja) | 1979-06-13 | 1984-04-24 | 松下電器産業株式会社 | 自動ワイヤレスボンディング装置 |
JPS63160364A (ja) * | 1986-12-24 | 1988-07-04 | Rohm Co Ltd | 半導体装置の製造方法 |
JP3269171B2 (ja) | 1993-04-08 | 2002-03-25 | セイコーエプソン株式会社 | 半導体装置およびそれを有した時計 |
JP3321895B2 (ja) * | 1993-05-07 | 2002-09-09 | 東洋紡績株式会社 | 透明導電性フィルムの微細回路パターンの形成方法 |
JPH07176681A (ja) | 1993-10-04 | 1995-07-14 | Nippon Chemicon Corp | 半導体回路パッケージ |
JP3018919B2 (ja) | 1994-08-30 | 2000-03-13 | カシオ計算機株式会社 | ボンディング方法及びその装置 |
JPH08236586A (ja) * | 1994-12-29 | 1996-09-13 | Nitto Denko Corp | 半導体装置及びその製造方法 |
JPH10123176A (ja) | 1996-10-22 | 1998-05-15 | Hitachi Cable Ltd | ベアチップ検査用プローブ基板及びベアチップ検査システム |
US6034524A (en) * | 1997-07-17 | 2000-03-07 | International Business Machines Corporation | Apparatus and method for testing flexible circuit substrates |
JPH11102932A (ja) * | 1997-07-30 | 1999-04-13 | Seiko Epson Corp | Ic実装構造、液晶装置及び電子機器 |
US6278193B1 (en) * | 1998-12-07 | 2001-08-21 | International Business Machines Corporation | Optical sensing method to place flip chips |
US6395124B1 (en) * | 1999-07-30 | 2002-05-28 | 3M Innovative Properties Company | Method of producing a laminated structure |
-
1999
- 1999-06-02 JP JP15473199A patent/JP3919972B2/ja not_active Expired - Fee Related
- 1999-07-22 US US09/358,536 patent/US6500684B1/en not_active Expired - Lifetime
- 1999-07-26 TW TW088112632A patent/TW546748B/zh not_active IP Right Cessation
- 1999-08-02 CN CNB991118871A patent/CN1211846C/zh not_active Expired - Fee Related
-
2002
- 2002-09-11 US US10/238,771 patent/US6908776B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1211846C (zh) | 2005-07-20 |
US6908776B2 (en) | 2005-06-21 |
US6500684B1 (en) | 2002-12-31 |
CN1244034A (zh) | 2000-02-09 |
TW546748B (en) | 2003-08-11 |
JP2000106385A (ja) | 2000-04-11 |
US20030013229A1 (en) | 2003-01-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20050040510A1 (en) | Interconnect substrate, semiconductor device, methods of fabricating, inspecting, and mounting the semiconductor device, circuit board, and electronic instrument | |
US6909488B2 (en) | Electronic device, method of manufacturing the same, and electronic instrument | |
JP2008512851A (ja) | ウエハー水準でカメラモジュールを製造する方法 | |
JP3919972B2 (ja) | 半導体装置の製造方法 | |
US10772216B2 (en) | Electronic component, electronic device, and method for mounting electronic component | |
US7621683B2 (en) | Compact camera module and the substrate thereof | |
JP4197228B2 (ja) | 固体撮像装置およびその製造方法 | |
US9356003B1 (en) | Highly integrated flex sensor package | |
KR101366164B1 (ko) | 연성 회로 기판 | |
JP4361300B2 (ja) | 光モジュール及びその製造方法並びに電子機器 | |
JP2005051535A (ja) | 撮像装置およびその製造方法 | |
JP5045952B2 (ja) | 光デバイス、光モジュール及び電子機器 | |
US7208840B2 (en) | Semiconductor module, electronic device and electronic equipment, and method for manufacturing semiconductor module | |
US20130075850A1 (en) | Flip-chip bonded imager die | |
JP2004214705A (ja) | 半導体装置の製造方法 | |
JP4292383B2 (ja) | 光デバイスの製造方法 | |
JP2012243987A (ja) | 半導体装置の製造方法 | |
US20210104563A1 (en) | Ultra-thin package structure for integrated circuit having sensing function and method forming the same | |
KR20000012074A (ko) | 반도체 장치 및 그 제조 방법, 반도체 장치의 제조 장치, 회로기판 및 전자 기기 | |
WO1998043290A1 (fr) | Procede servant a fabriquer un composant a semi-conducteur et bande de support de couche | |
JP2005210409A (ja) | カメラモジュール | |
EP2745324A2 (en) | Flip-chip bonded imager die | |
JP2012119614A (ja) | 支持基板、該支持基板の製造方法及び多層配線基板の製造方法 | |
KR100458641B1 (ko) | Tab 테이프 제조용 노광기의 마스크 정렬 방법 | |
JP2004221634A (ja) | 光モジュール及びその製造方法並びに電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040217 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040421 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040518 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040709 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040812 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040827 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051219 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061222 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070214 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110223 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110223 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120223 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130223 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130223 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |