JPH07176681A - 半導体回路パッケージ - Google Patents
半導体回路パッケージInfo
- Publication number
- JPH07176681A JPH07176681A JP27127093A JP27127093A JPH07176681A JP H07176681 A JPH07176681 A JP H07176681A JP 27127093 A JP27127093 A JP 27127093A JP 27127093 A JP27127093 A JP 27127093A JP H07176681 A JPH07176681 A JP H07176681A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor circuit
- circuit element
- package
- board
- circuit package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 段部等が形成されたプリント基板に実装でき
る半導体回路パッケージを提供する。 【構成】 プリント基板に表面実装するための半導体回
路パッケージに１０おいて、端部に外部接続用の外部端
子２となる導電パターンを露出したフレキシブル基板１
に半導体回路素子３を実装する。半導体回路素子３の電
極とフレキシブル基板１の導電パターンの接続はボンデ
ィングワイヤ４により接続する。半導体回路素子３とボ
ンディングワイヤの保護のために、ガードリング６を設
け、封止樹脂５を注入してチップコートを行う。このよ
うにして形成された半導体回路パッケージ１０は外部端
子部が可撓性を有するため、段部が形成されたプリント
基板であっても実装することができる。
る半導体回路パッケージを提供する。 【構成】 プリント基板に表面実装するための半導体回
路パッケージに１０おいて、端部に外部接続用の外部端
子２となる導電パターンを露出したフレキシブル基板１
に半導体回路素子３を実装する。半導体回路素子３の電
極とフレキシブル基板１の導電パターンの接続はボンデ
ィングワイヤ４により接続する。半導体回路素子３とボ
ンディングワイヤの保護のために、ガードリング６を設
け、封止樹脂５を注入してチップコートを行う。このよ
うにして形成された半導体回路パッケージ１０は外部端
子部が可撓性を有するため、段部が形成されたプリント
基板であっても実装することができる。
Description
【０００１】
【産業上の利用分野】この発明は半導体回路装置に関
し、特にプリント基板に表面実装する半導体回路パッケ
ージの改良に関する。
し、特にプリント基板に表面実装する半導体回路パッケ
ージの改良に関する。
【０００２】
【従来の技術】従来よりプリント基板に表面実装する半
導体回路パッケージとしては、ＱＦＰ（Ｑｕａｄ・Ｆｌ
ａｔ・Ｐａｃａｇｅ）が知られており、ＱＦＰは取り扱
いの簡便さに優れるとともに使用中の信頼性が高く、現
在では最も広く利用されている技術である。
導体回路パッケージとしては、ＱＦＰ（Ｑｕａｄ・Ｆｌ
ａｔ・Ｐａｃａｇｅ）が知られており、ＱＦＰは取り扱
いの簡便さに優れるとともに使用中の信頼性が高く、現
在では最も広く利用されている技術である。
【０００３】すなわち、ＱＦＰは半導体回路素子の電極
を外部リード端子となる金属製のリードフレームと電気
的な接続を施し、さらに半導体回路素子およびリードフ
レームの一部を樹脂でモールドして形成したもので、外
部リード端子はパッケージの４辺より導出された形状と
なっている。
を外部リード端子となる金属製のリードフレームと電気
的な接続を施し、さらに半導体回路素子およびリードフ
レームの一部を樹脂でモールドして形成したもので、外
部リード端子はパッケージの４辺より導出された形状と
なっている。
【０００４】このＱＦＰをプリント基板に実装する場合
には、一枚のプリント基板上にＱＦＰを実装するための
半田ランドを形成して、プリント基板上の半田ランドに
クリーム半田等を印刷して半田層を形成し、チップマウ
ンター等でＱＦＰをプリント基板の所定位置に実装す
る。そして、半田リフロー法等により半田を溶融し、プ
リント基板にＱＦＰを電気的にも機械的にも接続するよ
うになる。このようにＱＦＰはプリント基板へ表面実装
するための部品であるために、導出された外部リード端
子は同一平面上に接合するように調整されている。
には、一枚のプリント基板上にＱＦＰを実装するための
半田ランドを形成して、プリント基板上の半田ランドに
クリーム半田等を印刷して半田層を形成し、チップマウ
ンター等でＱＦＰをプリント基板の所定位置に実装す
る。そして、半田リフロー法等により半田を溶融し、プ
リント基板にＱＦＰを電気的にも機械的にも接続するよ
うになる。このようにＱＦＰはプリント基板へ表面実装
するための部品であるために、導出された外部リード端
子は同一平面上に接合するように調整されている。
【０００５】
【発明が解決しようとする課題】ところで、近年は電子
機器の小型化の要求に伴い、電子部品の高密度実装が要
求されている。そのために空間の有効利用を目的として
プリント基板の立体的な接続や、フレキシブル基板を利
用した技術が用いられている。しかしながら、従来より
知られるＱＦＰをプリント基板に実装する場合には、実
装されるプリント基板を同一平面として形成しなければ
ならない。従って、ＱＦＰを用いる場合にはプリント基
板の設計の上で制約を受けてしまうことになる。従っ
て、従来のＱＦＰを用いる場合には立体的な実装等に対
応できず、小型化の要求に対応できない場合があった。
機器の小型化の要求に伴い、電子部品の高密度実装が要
求されている。そのために空間の有効利用を目的として
プリント基板の立体的な接続や、フレキシブル基板を利
用した技術が用いられている。しかしながら、従来より
知られるＱＦＰをプリント基板に実装する場合には、実
装されるプリント基板を同一平面として形成しなければ
ならない。従って、ＱＦＰを用いる場合にはプリント基
板の設計の上で制約を受けてしまうことになる。従っ
て、従来のＱＦＰを用いる場合には立体的な実装等に対
応できず、小型化の要求に対応できない場合があった。
【０００６】また、プリント基板に実装するパッケージ
としてはＱＦＰとは別にＴＣＰ（Ｔａｐｅ・Ｃａｒｒｉ
ｅｒ・Ｐａｃａｇｅ）が知られている。ＴＣＰはテープ
状のベースフィルム上に連続して形成された導電パター
ンと半導体回路素子の電極とをＴＡＢ方式により電気的
に接続し、ベースフィルムより分離して一つのパッケー
ジとするものである。このＴＣＰによれば、外部回路と
接続するためのリードの部分は可撓性のベースフィルム
上に形成されているために、接続する部分の設計の自由
度が大きくなるという特徴を有する。
としてはＱＦＰとは別にＴＣＰ（Ｔａｐｅ・Ｃａｒｒｉ
ｅｒ・Ｐａｃａｇｅ）が知られている。ＴＣＰはテープ
状のベースフィルム上に連続して形成された導電パター
ンと半導体回路素子の電極とをＴＡＢ方式により電気的
に接続し、ベースフィルムより分離して一つのパッケー
ジとするものである。このＴＣＰによれば、外部回路と
接続するためのリードの部分は可撓性のベースフィルム
上に形成されているために、接続する部分の設計の自由
度が大きくなるという特徴を有する。
【０００７】しかしながら、従来のＴＣＰでは、半導体
回路素子の電極とベースフィルムの導電パターンとの接
続にはＴＡＢ方式によって接続しているが、このＴＡＢ
方式では半導体回路素子がＴＡＢ専用の半導体回路素子
が必要となる。すなわち、半導体回路素子上の電極とベ
ースフィルムの導電パターンとの接続のために半導体回
路素子上の電極にバンプを形成する必要があるが、バン
プ形成には高い精度での処理が必要となるため、バンプ
電極を形成した半導体回路素子は極めて高価なものにな
ってしまうという欠点がある。また、上述のように半導
体回路素子はＴＡＢ専用のものであるために、汎用性が
低く、小ロット多品種の生産には不向きであるという欠
点もある。
回路素子の電極とベースフィルムの導電パターンとの接
続にはＴＡＢ方式によって接続しているが、このＴＡＢ
方式では半導体回路素子がＴＡＢ専用の半導体回路素子
が必要となる。すなわち、半導体回路素子上の電極とベ
ースフィルムの導電パターンとの接続のために半導体回
路素子上の電極にバンプを形成する必要があるが、バン
プ形成には高い精度での処理が必要となるため、バンプ
電極を形成した半導体回路素子は極めて高価なものにな
ってしまうという欠点がある。また、上述のように半導
体回路素子はＴＡＢ専用のものであるために、汎用性が
低く、小ロット多品種の生産には不向きであるという欠
点もある。
【０００８】そこでこの発明では、プリント基板の設計
の自由度を高くするともに、安価で汎用性のある半導体
回路パッケージを提供することを目的とするものであ
る。
の自由度を高くするともに、安価で汎用性のある半導体
回路パッケージを提供することを目的とするものであ
る。
【０００９】
【課題を解決するための手段】この発明の半導体回路パ
ッケージでは、プリント基板に表面実装するための半導
体回路パッケージにおいて、端部に外部接続用の外部端
子として導電パターンが露出したフレキシブル基板に半
導体回路素子を実装し、半導体回路素子の電極とフレキ
シブル基板の導電パターンとをワイヤボンディング法に
より接続し、半導体回路素子およびボンディングワイヤ
をチップコートして半導体回路パッケージを形成したこ
とを特徴とするものである。
ッケージでは、プリント基板に表面実装するための半導
体回路パッケージにおいて、端部に外部接続用の外部端
子として導電パターンが露出したフレキシブル基板に半
導体回路素子を実装し、半導体回路素子の電極とフレキ
シブル基板の導電パターンとをワイヤボンディング法に
より接続し、半導体回路素子およびボンディングワイヤ
をチップコートして半導体回路パッケージを形成したこ
とを特徴とするものである。
【００１０】
【作用】この発明の半導体回路パッケージでは、外部回
路と接続するための外部端子部がフレキシブル基板で形
成されており、外部端子部が可撓性を持っている。その
ため、実装するプリント基板側が同一平面でなくても実
装できるようになる。また、半導体回路素子はワイヤボ
ンディングにより電気的な接続を行うものであるため
に、用いられる半導体回路素子がＴＡＢ用の半導体回路
素子のように特殊用途のものではなく汎用的なもので済
むようになる。
路と接続するための外部端子部がフレキシブル基板で形
成されており、外部端子部が可撓性を持っている。その
ため、実装するプリント基板側が同一平面でなくても実
装できるようになる。また、半導体回路素子はワイヤボ
ンディングにより電気的な接続を行うものであるため
に、用いられる半導体回路素子がＴＡＢ用の半導体回路
素子のように特殊用途のものではなく汎用的なもので済
むようになる。
【００１１】
【実施例】次にこの発明の実施例について図面とともに
詳細に説明する。図１はこの発明の半導体回路パッケー
ジを示す斜視図、図２はこの発明の半導体回路パッケー
ジをプリント基板に実装した状態を示す断面図である。
詳細に説明する。図１はこの発明の半導体回路パッケー
ジを示す斜視図、図２はこの発明の半導体回路パッケー
ジをプリント基板に実装した状態を示す断面図である。
【００１２】図１に示すようにフレキシブル基板１はポ
リイミド等により形成されたベースフィルム上に銅より
なる導電パターンが形成され、さらに絶縁物のレジスト
により表面が被覆されたもので、その端部に外部回路と
接続するために導電パターンが外部端子２として露出し
ているとともに、フレキシブル基板１の中央部には半導
体回路素子３を実装および電気的な接続を図るための導
電パターンが露出されたものである。
リイミド等により形成されたベースフィルム上に銅より
なる導電パターンが形成され、さらに絶縁物のレジスト
により表面が被覆されたもので、その端部に外部回路と
接続するために導電パターンが外部端子２として露出し
ているとともに、フレキシブル基板１の中央部には半導
体回路素子３を実装および電気的な接続を図るための導
電パターンが露出されたものである。
【００１３】このフレキシブル基板１の中央位置には半
導体回路素子３を実装する。そして半導体回路素子３の
上の電極とフレキシブル基板１の導電パターンをワイヤ
ボンディング法により接続を行う。ワイヤホンディング
法は、半導体回路素子３の上の電極と実装したフレキシ
ブル基板１に設けられたボンディングパット間を金やア
ルミニウムの細線で接続するものである。すなわち半導
体回路素子３の電極にボンディングワイヤ４を熱圧着等
の手段で接続し、次にフレキシブル基板１側のボンディ
ングパットにボンディングワイヤ４を熱圧着等の手段に
より接続して形成される。
導体回路素子３を実装する。そして半導体回路素子３の
上の電極とフレキシブル基板１の導電パターンをワイヤ
ボンディング法により接続を行う。ワイヤホンディング
法は、半導体回路素子３の上の電極と実装したフレキシ
ブル基板１に設けられたボンディングパット間を金やア
ルミニウムの細線で接続するものである。すなわち半導
体回路素子３の電極にボンディングワイヤ４を熱圧着等
の手段で接続し、次にフレキシブル基板１側のボンディ
ングパットにボンディングワイヤ４を熱圧着等の手段に
より接続して形成される。
【００１４】そして、半導体回路素子３およびボンディ
ングワイヤ４を汚染より保護し、また機械的にも保護す
るためにエポキシ樹脂等の熱硬化性の封止樹脂５を半導
体回路素子３の周辺に注入して硬化させる、いわゆるチ
ップコートを行う。このチップコートの際の封止樹脂５
の流れ止めのためのガードリングとして、中央に貫通孔
の形成された樹脂板よりなるガードリング６を用いた。
このガードリング６をフレキシブル基板１に貼り付ける
とともに、中央の貫通孔部にガードリング６とほぼ同じ
高さまで封止樹脂５を注入して、さらに封止樹脂５の熱
硬化を行った。このガードリング６は封止樹脂５の流れ
止めとともに、半導体回路素子３の周囲を硬化された封
止樹脂５とともに機械的に保護する機能を持つ。その後
に半導体回路パッケージ１０は電気的な特性検査、外観
検査等を行って半導体回路パッケージ１０を完成する。
ングワイヤ４を汚染より保護し、また機械的にも保護す
るためにエポキシ樹脂等の熱硬化性の封止樹脂５を半導
体回路素子３の周辺に注入して硬化させる、いわゆるチ
ップコートを行う。このチップコートの際の封止樹脂５
の流れ止めのためのガードリングとして、中央に貫通孔
の形成された樹脂板よりなるガードリング６を用いた。
このガードリング６をフレキシブル基板１に貼り付ける
とともに、中央の貫通孔部にガードリング６とほぼ同じ
高さまで封止樹脂５を注入して、さらに封止樹脂５の熱
硬化を行った。このガードリング６は封止樹脂５の流れ
止めとともに、半導体回路素子３の周囲を硬化された封
止樹脂５とともに機械的に保護する機能を持つ。その後
に半導体回路パッケージ１０は電気的な特性検査、外観
検査等を行って半導体回路パッケージ１０を完成する。
【００１５】この半導体回路パッケージの実装形態とし
ては、図２に示すようになる。この実施例の半導体回路
パッケージ１０では片面にのみ導電パターンが形成され
たフレキシブル基板１を用いたので、半導体回路素子３
が実装された面と、外部接続のための外部端子２が露出
した面とが同一面となっている。従って、プリント基板
７に実装する場合には、半導体回路素子２が実装された
面がプリント基板７側にくるように実装されるようにな
る。
ては、図２に示すようになる。この実施例の半導体回路
パッケージ１０では片面にのみ導電パターンが形成され
たフレキシブル基板１を用いたので、半導体回路素子３
が実装された面と、外部接続のための外部端子２が露出
した面とが同一面となっている。従って、プリント基板
７に実装する場合には、半導体回路素子２が実装された
面がプリント基板７側にくるように実装されるようにな
る。
【００１６】この半導体回路パッケージ１０の外部端子
２とプリント基板７の導電パターンとの接合には熱圧着
法により接続することができる。熱圧着法により接続す
ると、半導体回路パッケージ１０をプリント基板７に実
装した後に、半導体回路パッケージ１０だけを交換する
場合でも、熱圧着部に再び熱を加えれば簡単にプリント
基板７より離脱させることができるので、不良品の交換
の場合等には好適である。なおこの実施例では熱圧着に
よる接続方法により実装することについて説明したが、
従来より知られる半田付け法により接続してもかまわな
い。
２とプリント基板７の導電パターンとの接合には熱圧着
法により接続することができる。熱圧着法により接続す
ると、半導体回路パッケージ１０をプリント基板７に実
装した後に、半導体回路パッケージ１０だけを交換する
場合でも、熱圧着部に再び熱を加えれば簡単にプリント
基板７より離脱させることができるので、不良品の交換
の場合等には好適である。なおこの実施例では熱圧着に
よる接続方法により実装することについて説明したが、
従来より知られる半田付け法により接続してもかまわな
い。
【００１７】この発明の別の実施例について説明する。
この発明の半導体回路パッケージ２０に用いるフレキシ
ブル基板１１として、両面に導電パターンが形成された
ものを用いることもできる。この際に表面側と反対側の
導電パターンとはスルーホールにより電気的に接続して
いるものが好ましい。そして、半導体回路素子１３を実
装する面とは反対の面に、外部回路と接続するための外
部端子１２を露出するようにする。以上のようなフレキ
シブル基板１１を用い、半導体回路素子１３の実装やワ
イヤボンディングは先に示した実施例と同様の方法によ
り製造する。この実施例の半導体回路パッケージをプリ
ント基板１７に実装する際には、図３に示すように半導
体回路素子１３が実装された面がプリント基板１７側と
は反対側を向いて実装されるようになる。
この発明の半導体回路パッケージ２０に用いるフレキシ
ブル基板１１として、両面に導電パターンが形成された
ものを用いることもできる。この際に表面側と反対側の
導電パターンとはスルーホールにより電気的に接続して
いるものが好ましい。そして、半導体回路素子１３を実
装する面とは反対の面に、外部回路と接続するための外
部端子１２を露出するようにする。以上のようなフレキ
シブル基板１１を用い、半導体回路素子１３の実装やワ
イヤボンディングは先に示した実施例と同様の方法によ
り製造する。この実施例の半導体回路パッケージをプリ
ント基板１７に実装する際には、図３に示すように半導
体回路素子１３が実装された面がプリント基板１７側と
は反対側を向いて実装されるようになる。
【００１８】さらに以上の実施例では一枚の平面状のプ
リント基板に対し実装した例を説明してきたが、この発
明の半導体回路パッケージ１０では同一平面に限らず、
例えば図４に示すように段部が形成されたプリント基板
２７や、あるいは図示しないが曲面状に形成されたプリ
ント基板であったとしても実装が可能である。すなわ
ち、半導体回路パッケージの外部端子部が可撓性である
ために、実装するプリント基板に形状に捕らわれず実装
が可能なものとなる。
リント基板に対し実装した例を説明してきたが、この発
明の半導体回路パッケージ１０では同一平面に限らず、
例えば図４に示すように段部が形成されたプリント基板
２７や、あるいは図示しないが曲面状に形成されたプリ
ント基板であったとしても実装が可能である。すなわ
ち、半導体回路パッケージの外部端子部が可撓性である
ために、実装するプリント基板に形状に捕らわれず実装
が可能なものとなる。
【００１９】
【発明の効果】この発明の半導体回路パッケージによる
と、プリント基板に実装するための外部リード端子部が
フレキシブル基板によって形成されているために、外部
端子部が可撓性を持つようになる。したがって、実装す
るプリント基板は一平面のものに限らず、例えば接続の
ための接続パットが段部を持った構成となっていても接
合できるようになる。従って、実装すべきプリント基板
の設計の自由度が増し、高密度実装等のための設計がよ
り簡単なものとなる。
と、プリント基板に実装するための外部リード端子部が
フレキシブル基板によって形成されているために、外部
端子部が可撓性を持つようになる。したがって、実装す
るプリント基板は一平面のものに限らず、例えば接続の
ための接続パットが段部を持った構成となっていても接
合できるようになる。従って、実装すべきプリント基板
の設計の自由度が増し、高密度実装等のための設計がよ
り簡単なものとなる。
【００２０】また、この発明で用いる半導体回路素子は
バンプ電極等を形成する必要のない半導体回路素子であ
る。また、フレキシブル基板との電気的接続もワイヤボ
ンディング法により接続しているために、ＴＡＢ専用の
半導体回路素子やＴＡＢ用のフィルムキャリアを用いた
場合よりも、半導体回路素子そのものや半導体回路素子
との電気的な接合が安価なもので済むようになり、半導
体回路パッケージを安価に製造することができるように
なる。
バンプ電極等を形成する必要のない半導体回路素子であ
る。また、フレキシブル基板との電気的接続もワイヤボ
ンディング法により接続しているために、ＴＡＢ専用の
半導体回路素子やＴＡＢ用のフィルムキャリアを用いた
場合よりも、半導体回路素子そのものや半導体回路素子
との電気的な接合が安価なもので済むようになり、半導
体回路パッケージを安価に製造することができるように
なる。
【００２１】さらに、ワイヤボンディングで接続可能な
汎用性の高い半導体回路素子を用いているために、半導
体回路素子の仕様を選択することにより様々な仕様の半
導体回路パッケージを実現することができるようにな
り、小ロットで多品種の生産を行う場合には好適なもの
となる。
汎用性の高い半導体回路素子を用いているために、半導
体回路素子の仕様を選択することにより様々な仕様の半
導体回路パッケージを実現することができるようにな
り、小ロットで多品種の生産を行う場合には好適なもの
となる。
【図１】この発明の半導体回路パッケージを示す斜視図
である。
である。
【図２】半導体回路パッケージをプリント基板に実装し
た状態を示す断面図である。
た状態を示す断面図である。
【図３】別の実施例の半導体回路パッケージをプリント
基板に実装した状態を示す断面図である。
基板に実装した状態を示す断面図である。
【図４】この発明の半導体回路パッケージの別の実装状
態を示す断面図である。
態を示す断面図である。
１、１１ フレキシブル基板 ２ 外部端子 ３、１３ 半導体回路素子 ４ ボンディングワイヤ ５、１５ 封止樹脂 ６ ガードリング ７、１７、２７ プリント基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/28 Ｚ 8617−4Ｍ
Claims (1)
- 【請求項１】 プリント基板に表面実装するための半導
体回路パッケージにおいて、端部に外部接続用の導電パ
ターンが露出したフレキシブル基板に半導体回路素子を
実装し、該半導体回路素子の電極と前記フレキシブル基
板の導電パターンとをワイヤボンディング法により接続
し、前記半導体回路素子およびボンディングワイヤをチ
ップコートして形成したことを特徴とする半導体回路パ
ッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27127093A JPH07176681A (ja) | 1993-10-04 | 1993-10-04 | 半導体回路パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27127093A JPH07176681A (ja) | 1993-10-04 | 1993-10-04 | 半導体回路パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176681A true JPH07176681A (ja) | 1995-07-14 |
Family
ID=17497749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27127093A Pending JPH07176681A (ja) | 1993-10-04 | 1993-10-04 | 半導体回路パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176681A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6500684B1 (en) | 1998-07-31 | 2002-12-31 | Seiko Epson Corporation | Method and apparatus of manufacturing semiconductor device |
| CN104538316A (zh) * | 2014-12-03 | 2015-04-22 | 深圳安博电子有限公司 | 基于超薄柔性电路板上多芯片的cob软封装方法 |
-
1993
- 1993-10-04 JP JP27127093A patent/JPH07176681A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6500684B1 (en) | 1998-07-31 | 2002-12-31 | Seiko Epson Corporation | Method and apparatus of manufacturing semiconductor device |
| CN104538316A (zh) * | 2014-12-03 | 2015-04-22 | 深圳安博电子有限公司 | 基于超薄柔性电路板上多芯片的cob软封装方法 |
| CN104538316B (zh) * | 2014-12-03 | 2017-02-22 | 深圳安博电子有限公司 | 基于超薄柔性电路板上多芯片的cob软封装方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5773884A (en) | Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto | |
| US5519936A (en) | Method of making an electronic package with a thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto | |
| KR0169820B1 (ko) | 금속 회로 기판을 갖는 칩 스케일 패키지 | |
| US5241133A (en) | Leadless pad array chip carrier | |
| KR100694739B1 (ko) | 다수의 전원/접지면을 갖는 볼 그리드 어레이 패키지 | |
| US5633533A (en) | Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto | |
| JP2814966B2 (ja) | 半導体装置 | |
| EP0563264B1 (en) | Leadless pad array chip carrier | |
| EP0623954B1 (en) | Molded plastic packaging of electronic devices | |
| US6320249B1 (en) | Multiple line grids incorporating therein circuit elements | |
| US7400036B2 (en) | Semiconductor chip package with a package substrate and a lid cover | |
| JP3366062B2 (ja) | オーバモールド形半導体装置及びその製造方法 | |
| KR100251868B1 (ko) | 가요성 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법 | |
| JP2785536B2 (ja) | マルチチップモジュール及びその製造方法 | |
| JPH07176681A (ja) | 半導体回路パッケージ | |
| KR100199286B1 (ko) | 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지 | |
| KR100565766B1 (ko) | 반도체 칩 패키지 및 그 제조방법 | |
| KR100230921B1 (ko) | CSP(Chip Scale Package ; 칩 스케일 패키지)의 구조 및 제조방법 | |
| KR100520443B1 (ko) | 칩스케일패키지및그제조방법 | |
| JPH10215049A (ja) | チップ・オン・ボード実装構造およびその製造方法 | |
| JP3586867B2 (ja) | 半導体装置、その製造方法及びその実装方法並びにこれを実装した回路基板 | |
| JP2813587B2 (ja) | 半導体装置およびその製造方法 | |
| KR20010018381A (ko) | 전도성 잉크를 이용한 회로 기판 및 이를 이용한 반도체 패키지 | |
| KR100686823B1 (ko) | 반도체패키지 | |
| JPH042478Y2 (ja) |