JP3875996B2 - エネルギー損失がごく少ない能動型整流器 - Google Patents

Description

本発明は整流器に関し、特に入力と出力端子との間に接続したダイオードをよりなる整流器に関する。
電圧発生器により発生した交流電圧を電子回路に電源を供給するのに適した直流電圧に変換する回路を全体的にあるいは部分的形成するために整流器を使用することは知られている。このような整流器は、請求項１の前提部に基づく整流器が記載されたＷＯ８５／０１１６１号より公知である。このような回路は、例えば、交流電圧発生器及びこれから発生する電力によって駆動される計時回路を特長として具備する腕時計で使用される。この種の腕時計では、交流電圧発生器によって発生した交流電圧を計時回路を駆動するするための直流電圧に変換するために整流器回路が必要である。周知の腕時計関係の応用においては、整流器回路は、単一のダイオードによ半波整流、あるいは通常の仕方で配列された４つのダイオードを使用するブリッジによる全波整流が行われる。
しかしながら、順方向バイアスの場合、ダイオードは、その入出力端子間に電流がダイオードを流れ始めるスレッショルド電圧よりわずかに大きい電圧降下が生じる。例えば、シリコン接合ダイオードの場合、この電圧降下は約０．７ボルト、ショットキーダイオードの場合で０．４ボルトである。従って、計時回路に供給される電圧は交流電圧発生器により供給される電圧より１．４ボルトも低く、その結果電力損失が起こり得る。低電力、低電圧用途のような多くの場合において、この電力損失は無視できず、好ましくないものとなる。
この電力損失を克服するために、理論的には交流発電機のコイルの巻数を増やすことが可能であろう。しかしながら、巻数の大きいコイルはかさばり、腕時計のような容積の小さい時計で利用可能な限られたスペース内に収容することは困難なことが多い。かさばらないようにするのに十分直径の小さい導線でこのコイルを製造しようとすると、製造が困難で、高コストになる。また、交流発電機のコイルの巻数を増やすことはコイルの抵抗を増大させ、従って電力損失も大きくなる。
さらに、上記の電圧降下は計時回路に供給された後、計時回路によって蓄えることができるエネルギーが減少する結果をもたらす。そのために、交流発電機が長短に関わらず一定の持続した期間にわたって動作不能になると、そのような動作不能期間に計時回路を駆動し、その正しい動作を持続させるために利用することのできるエネルギーが少なくなる。
本発明の目的は、公知の整流器の短所を少なくし、あるいは解消した整流器を提供することにある。
本発明のもう一つの目的は、交流信号の直流信号への変換時におけるエネルギー損失を最小にする整流器を提供することにある。
本発明のさらにもう一つの目的は、必要となる外部コンポーネントの数が最小限で済む集積回路の形、好ましくはＣＭＯＳ技術による集積回路の形で実現することができる整流器を提供することにある。
本発明のさらにもう一つの目的は、簡単に実現することができ、効率的で、しかも最小限のスペースしか要らない整流器を提供することにある。
上記に鑑みて、本発明は入力端子と出力端子との間に接続されたダイオードを有する電源回路用の整流器において、基板中に作り込まれていて、制御電極及び入力端子と出力端子にそれぞれ接続された２つの導電電極を有するトランジスタと、電源回路によって電力を供給され入力端子と出力端子にそれぞれ接続された２つの入力とトランジスタの制御電極に接続された出力とを有する比較器とを具備したことを特徴とするものである。
ダイオードは、始動時に整流器の入出力端子間の導通を確実にする。一方、比較器の最低電源電圧に達すると、比較器によって制御されるトランジスタによってそのダイオードが短絡されるので、正常動作時、整流器両端間の電圧降下が大幅に減少するようになっている。
本発明の一実施形態においては、ダイオードは、必要な外部コンポーネントの数がさらに少なくなるように、基板中に作り込まれた寄生接合ダイオードによって構成することも可能である。
本発明の他の目的及び長所については、以下の本発明の整流器の種々の非限定的な実施形態実施形態の説明から明らかとなろう。
以下の説明は下記の添付図画を参照して行う。
図１は、本発明の整流器を含む半波整流器回路の一実施形態の概略回路図である。
図２は、本発明の複数の整流器を含む全波整流器回路の一実施形態の概略回路図である。
図３は、図２の整流器２つからなる整流器の一部をなすトランジスタの概略断面図である。
図４は、本発明の複数の整流器を含むもう一つの全波整流器回路の実施形態概略回路図である。
図５は、本発明の複数の整流器を含むさらにもう一つの全波整流器回路の実施形態の概略回路図である。
図６は、図５の整流器の一部をなすトランジスタの概略断面図である。
図７は、図５の２つのトランジスタの拡散によって形成されたいくつかの寄生素子の概略図である。
図８は、図４の整流器のＭＯＳトランジスタの空間的配置の一実施形態を示す概略図である。
図１において、能動型整流器１は、ＭＯＳトランジスタ２、比較器３及びダイオード４からなり、ダイオード４は、好ましくはＭＯＳトランジスタ２の基板中にへの拡散によって形成されたものである。これに関連して、「能動型整流器」という用語は、ダイオードのような受動素子のみを使用する「受動型整流器」に対して、電源により電力を供給しなくてはならない演算増幅器、比較器、トランジスタあるいは同様の素子のような少なくとも１つの能動素子を用いることによって交流信号を整流する装置を指す意味で使用する。同様に、以下の説明における「基板」という用語は、トランジスタが形成される基材、ウェルあるいはその他の構造を指す意味で使用する。
ＭＯＳトランジスタ２はゲート５、ソース６及びドレイン７を有し、これらのソース及びドレインはそれぞれ出力端子８及び入力端子９に接続されている。ＭＯＳトランジスタ２は、好ましくは、そのゲートとソースの間に印加される電圧がゼロの時、感知可能なドレイン電流が全く流れないエンハンスメント型ＭＯＳＦＥＴのようなノーマリーオフ型のデバイスである。
比較器３の２つの入力はそれぞれ端子８及び９に接続されている。比較器３の出力は、好ましくは電圧倍増器１０を介してＭＯＳトランジスタ２のゲート５に接続する。動作時、比較器３は端子８と９の間の電位差を比較する。端子９と８の間の電位差が正の時、論理ハイ信号が電圧倍増器１０の入力に供給される。同様に、比較器３は、端子９と８の間の電位差が負の時、電圧倍増器１０の入力に論理ロー信号を供給する。
電圧倍増器１０は、比較器３からの出力信号を増幅した後トランジスタ２のゲート５に供給する。このように、電圧倍増器１０によってＭＯＳトランジスタ２のゲートとソースとの間に印加される電圧は、所与のドレイン−ソース電圧でのトランジスタ２のドレイン電流を最大にするよう作用する。その結果、トランジスタ２が導通状態にある時、ドレインとソースとの間の抵抗は非常に低く保たれる。この現象は、ｐ形ＭＯＳトランジスタの場合、負のゲートオーバードライブ、あるいはｎ形ＭＯＳトランジスタの場合、正のゲートオーバードライブと呼ばれる。しかしながら、電圧倍増器の使用については、本発明による能動型整流器の端子間電圧降下はこの特徴なしでも著しく小さくすることができるので、本発明の他の実施形態では使用しなくてもよいということは理解できよう。
能動型整流器１の端子８と９は交流発電機１１と直列に接続され、この交流発電機はその端子と負荷１２の両端間に交流電圧を供給する。能動型整流器１は、交流発電機１１によって供給された交流電圧の半波整流を行い、その直流整流電圧を負荷１２に供給する。負荷１２は、この負荷電荷を蓄え、従って、以下に説明するように、比較器３と及び電圧倍増器１０のための電源の役割を果たすことを可能にする少なくとも１つの容量素子を含む。
能動型整流器１は、比較器３及び電圧倍増器１０が共に能動型整流器１自体によって作り出される整流直流電圧によって駆動されるという意味で、それ自体の電源電圧を供給する。比較器３及び電圧倍増器１０は、それぞれ端子８と、交流発電機１１と負荷１２の接続点とに接続された２つの電源装置端子を有する。
交流発電機１１は一般に腕時計に組み込まれる形態のものでよく、詳細な説明は省略する。この種の腕時計は、回転の中心と重心が互いに関して偏心位置にある振動ウェイトを有する。腕時計の動きによって生じる振動ウェイトの回転が交流発電機の一部をなす回転子の回転を生じさせる構成になっている。回転子は永久磁石を有し、周囲をステータによって取り囲まれている。コイルがステータの一部をなすコアに巻装される。回転子の回転は交流電圧の形の電磁力をコイルに誘起させる。
負荷１２が完全に放電された状態にある時、例えば図１に示す回路を含む腕時計が長期間静止位置に放置された時、交流発電機１１、能動型整流器１あるいは負荷１２には電流は全く流れない。従って、端子８と、交流発電機１１と負荷１２の共通点との間には実質上電圧が存在しない。そのために、比較器３と電圧倍増器１０の動作を可能にするには電源電圧が不十分である。ゲート５に印加される信号がない時、ＭＯＳトランジスタは非導通状態にあり、感知可能なドレイン電流は流れない。
例えば腕時計を使用者が取り上げ、着用した時など、交流発電機１１が起動されると同時に、交流電圧がその端子の間に発生し、応じた交流電流が流れ始める。ＭＯＳトランジスタ２は非導通状態にあるので、この電流は寄生ダイオード４を通って流れ、これによって半波整流される。このようにして、負荷１２の端子間に整流直流電圧が発生し、これによって負荷１２は設計通りの動作を行うことができる。腕時計の場合、負荷１２は例えば計時回路であり、交流発電機１１が起動されると、計時回路は計時動作を開始することができる。
この電流が立ち上がると、負荷１２は能動型整流器の端子８と、交流発電機１１と負荷１２の共通点の間の電圧が比較器３及び電圧倍増器１０の動作を可能にするために必要な最低電源電圧を超えるに十分な電荷を蓄えることができる。
寄生ダイオード４を通って流れる電流によって、能動型整流器の端子８と９の間には最初は約０．７ボルトの電位差が存在する。少なくとも最低電源電圧が現れると同時に、この電位差を比較器３が検出することができ、比較器３は電圧倍増器１０と共に、ＭＯＳトランジスタ２のゲート５に信号を供給し、これによってＭＯＳトランジスタ２は導通することができる。ＭＯＳトランジスタ２は、抵抗が極めて小さいため、寄生ダイオード４を事実上短絡し、これによって能動型整流器１の端子８と９の間の電圧降下が結果的に大きく減少する。
その後は、交流発電機１１によって発生する交流電流は、能動型整流器の端子８と、交流発電機１１と負荷１２の共通点との間の電圧が必要最低電源電圧を超えている限り比較器３とＭＯＳトランジスタ２との組合せ、そしてこの実施形態の場合は、さらに電圧倍増器１０を組み合せた回路によって半波整流され続ける。このようにして、ＭＯＳトランジスタ２は交流発電機１１により発生する交流電圧の各正の半サイクルで導通状態となり、負の半サイクルで非導通状態となる。
図１のＭＯＳトランジスタ２は、ｎ形ＭＯＳ（ＮＭＯＳ）トランジスタ、ｐ形ＭＯＳ（ＰＭＯＳ）トランジスタのどちらで形成することも可能であるということは理解できよう。
図２には、図１の交流発電機１１及び負荷１２と共に使用される整流器回路の別の実施形態が示されている。整流器回路２０は全波整流器回路であって、図示のように、本発明による整流器を複数有する。整流器回路２０は、第１のＰＭＯＳトランジスタ２１及びこれと関連する比較器２２、寄生ダイオード２３及び電圧倍増器２４を含む。これらの要素は、２つの端子２５と２６の間において図１の能動型整流器１に関連して上に説明したようにして相互に接続されている。同様に、整流器回路２０は、もう１つのＰＭＯＳトランジスタ２７及びこれに関連する比較器２８、寄生ダイオード２９及び電圧倍増器３０を含み、これらの要素は端子２６と端子３１の間においてやはり前述したようにして相互に接続されている。
整流器回路２０は、さらに別の２つのＰＭＯＳトランジスタ３２及び３３を有する。ＰＭＯＳトランジスタ３２は、関連する比較器３５及び電圧倍増器３６に接続され、ＰＭＯＳトランジスタ３３は関連する比較器３７及び電圧倍増器３８に接続されると共に、これらの要素はそれぞれ前述したようにして相互に接続されている。ＰＭＯＳトランジスタ３２のドレインとソースは端子２５と端子３４の間に接続され、一方ＰＭＯＳトランジスタ３３のドレインとソースは端子３１と３４の間に接続されている。
比較器３５の２つの入力はそれぞれ端子２６と３１に接続され、比較器３７の２つの入力はそれぞれ端子２５と２６に接続されている。
さらに、整流器回路２０は、それぞれＰＭＯＳトランジスタ３２及び３３のドレインとソースの間に接続された２つの非寄生ダイオード３９及び４０を有する。これらのダイオードは、例えば、ディスクリートダイオードでも、あるいは多結晶ダイオードのような集積型ダイオードであってもよい。
交流発電機１１は、その２つの出力端子が端子２５と３１の間に接続され、一方、端子２６及び３４は負荷１２に接続されて、これに電源電圧を供給するようになっている。これらの後者の２つの端子の電位はそれぞれＶＤＤ及びＶＦＷＲという名称で呼ぶ。さらに、端子２５及び３１の電位はそれぞれＶＧＥＮ１とＶＧＥＮ２と呼ぶ。
図３は基板５０中に拡散されたＰＭＯＳトランジスタ２７及び３３の断面図を示す。トランジスタ２１及び３２もほぼ図３に示すのと同じ構造を持つよう基板５０中に拡散させて形成することも可能である。
この実施形態において、基板５０は、記号Ｎ−で示すように、弱ドーピングされたｎ形シリコンで形成されている。ＰＭＯＳトランジスタ２７は、そのドレイン及びソースをなす２つの強ドーピングされたｐ形領域５１及び５２を有する。多結晶シリコンまたは金属電極５３はＰＭＯＳトランジスタ２１のゲートを形成し、二酸化シリコンのような薄い絶縁層（図示省略）によって領域５１と５２の間のチャンネルと分離されている。さらに、ＰＭＯＳトランジスタ２７と関連する強ドーピングされたｎ形領域５５が基板５０中に拡散されて、この基板を電源電位ＶＤＤに接続することにより、これに適切なバイアスを与えられるようになっている。
同様に、ＰＭＯＳトランジスタ３３はそのソース及びドレインを形成する２つの強ドーピングされたｐ形領域５６及び５７を有する。多結晶シリコンまたは金属電極５８はＰＭＯＳトランジスタ３３のゲートを形成し、二酸化シリコンの薄い絶縁層によって領域５６と５７の間のチャンネルと分離されている。ＰＭＯＳトランジスタ３３と関連する強ドーピングされたｎ形領域５９が基板５０中に拡散されて、この基板５０を電源電位ＶＤＤに接続することにより、これに適切なバイアスを与えられるようになっている。
半導体デバイスに精通した者には理解できるように、接合ダイオードはそれぞれｐ形ドーパントとｎ形ドーパントを有するエキストリンシック・シリコンの２つの連続領域によって形成される。ｐ形領域とｎ形領域の境界はｐｎジャンクションと呼ばれ、ｐ形領域とｎ形領域はそれぞれ接合ダイオードのアノードとカソードを形成する。再度図３を参照すると、ＰＭＯＳトランジスタ２７の拡散のために、ｐ形領域５１とｎ形の基板５０との間には本来的に寄生接合ダイオード２９が形成され、その際、基板５０はｎ形領域５５のような領域を介して電源電位ＶＤＤに接続されているということがわかる。従って、この寄生接合ダイオード２９は事実上ＰＭＯＳトランジスタ２７のドレインとソースの両端間に並列に接続されて、関連する能動型整流器の分路の導通手段となる。一方、比較器及び電圧倍増器に供給される電源電圧は必要な最低電源電圧より低い。同様にして、寄生接合ダイオード２３はＰＭＯＳトランジスタ２１の拡散によって本来的に基板５０中に形成される。
しかしながら、図２に示す実施形態においては、ＰＭＯＳトランジスタ３２及び３３のドレインとソースの両端間にはこのような寄生ダイオードは形成されない。従って、ダイオード３９及び４０は、基板５０中に別途に拡散させるか、あるいは基板５０の外部に形成するかして、ディスクリートダイオードとして形成しなければならない。
図２に示す回路を含む腕時計を長期間静止位置に放置すると、負荷１２は完全に放電され、交流発電機１１、能動型整流器２０あるいは負荷１２には電流は全く流れない。その結果、端子２６と３４の間には実質上電圧は存在しない。それ故に、比較器２２、２８、３５、３７、及び電圧倍増器２４、３０、３６、３８の動作を可能にするには電源電圧が不十分である。ＰＭＯＳトランジスタ２１、２７、３２及び３３は、それぞれのゲート適切な制御信号が供給されていないと、非導通状態になり、感知可能なドレイン電流はこれらどのトランジスタにも流れない。
交流発電機１１が起動されると同時に、交流電圧がその端子間に発生する。この交流電圧の正の半サイクルでは（すなわち電位ＶＧＥＮ１がＶＧＥＮ２より高い時）、この電流は最初寄生ダイオード２３を通り、負荷１２を通り、ディスクリートダイオード４０を通って流れる。同様に、この交流電圧の負の半サイクルでは（すなわち電位ＶＧＥＮ１がＶＧＥＮ２より低い時）、この電流は寄生ダイオード２９を通り、負荷１２を通り、ディスクリートダイオード３９通って流れる。
このようして、負荷１２の両端間に整流直流電圧がかかり、負荷はその設計通りの動作を行うことが可能になる。腕時計の場合、負荷１２は例えば計時回路であり、交流発電機１１が起動されると、計時回路は計時動作を開始することができる。
この電流がいったん立ち上がると、負荷１２は端子２６と３４の間の電圧が比較器２２、３８、３５、３７及び電圧倍増器２４、３０、３６、３８の動作を可能にするために必要な最低電源電圧を超えるのに十分な電荷を蓄えることができる。交流発電機１１によって供給される交流電圧の各正の半サイクルの間に少なくとも最低電源電圧が現れると、ダイオード２３の両端間の電位差を比較器２２によって検出することが可能になり、この比較器は電圧倍増器２４と共にＰＭＯＳトランジスタ２１のゲートに信号を供給することによってＰＭＯＳトランジスタ２１を導通させる。ＰＭＯＳトランジスタ２１は、その抵抗が極めて低いために、事実上寄生ダイオード２３を短絡し、これによって結果的に能動型整流器２０の端子２６と２５の間の電圧降下が大幅に低下する。
比較器２２及び３７の入力端子は両方ともそれぞれ端子２５及び２６に接続されているので、比較器３７は、電圧倍増器３７と共に、上記同様、各正の半サイクルの間ＰＭＯＳトランジスタを導通させる。このようにして、ＰＭＯＳトランジスタ３３は事実上ディスクリートダイオード４０を短絡させ、これによって結果的に能動型整流器２０の端子３１と３４の間の電圧降下が大幅に低下する。
同様にして、それぞれの交流発電機１１によって供給される交流電圧の負の半サイクルの間には、ダイオード２９の両端間の電位差が比較器２８によって検出され、この比較器は電圧倍増器３０と共に、適切な制御信号をＰＭＯＳトランジスタ２７のゲートに供給することによって、このＰＭＯＳトランジスタを導通させる。このようにして、ＰＭＯＳトランジスタ２７が寄生ダイオード２９を短絡し、これによって結果的に能動型整流器２０の端子２６と３１の間の電圧降下が大幅に低下する。
比較器２８及び３５の入力端子両方ともそれぞれ端子２６及び３１に接続されているので、比較器３５は、電圧倍増器３６と共に、上記同様、負の半サイクルの間にＰＭＯＳトランジスタ３２を導通させる。このようにして、ＰＭＯＳトランジスタ３２は事実上ディスクリートダイオード３９を短絡させ、これによって結果的に能動型整流器２０の端子２５と３４の間の電圧降下が大幅に低下する。
図２の整流器２０の動作について考えるならば、その構成部分の一部で一定の機能が重複していることは理解できよう。そのために、この図から比較器２２と３７の２つの入力は共に端子２６及び２５に接続されていること、従ってこれらの動作が同じであることは明らかであろう。同様に、比較器２８と３５、電圧倍増器２４と３８、及び電圧倍増器３０と３６の動作も同じであることは理解できよう。従って、本発明の整流器の設計を簡単化するためにこれらの重複した回路要素の一部または全部を省くことが可能である。
次に、図４にはそれらの重複した回路要素を省いた本発明の別の実施形態を表す整流器７０が示されている。整流器７０は、比較器３５及び３７と電圧倍増器３６及び３８を省いた以外は、図２の整流器２０と全く同じである。結果的に、ＰＭＯＳトランジスタ３２のゲートは直接電圧倍増器３０の出力に接続され、一方ＰＭＯＳトランジスタ３３のゲートは直接電圧倍増器２４の出力に接続されている。
この単純化にもかかわらず、図２の整流器２０の方が図４の整流器７０より好適な用途があることも考えられる。整流器７０の比較器２２及び２８はそれぞれ２つの電圧倍増器を介して２つのＭＯＳトランジスタを駆動する必要があるので、それらのエネルギー消費は図２の整流器２０の対応する比較器より大きくなると考えられる。同様に、整流器７０の一部を形成している電圧倍増器２４及び３０はそれぞれ２つのＭＯＳトランジスタを駆動するので、それらの表面積は整流器２０の対応する電圧倍増器より大きいと考えられる。
図２及び４に示す本発明の実施形態では、それぞれ整流器２０及び７０の整流器ブリッジを形成するのに２つのトランジスタのドレインとソースの両端間に非寄生ダイオードを接続する、すなわちディスクリートダイオード３９及び４０をＰＭＯＳトランジスタ３２及び３３のドレインとソースの両端間に接続する必要があった。
図５はそのようなディスクリートコンポーネントが不要な本発明のもう一つの実施形態を示す。この図には、ＰＭＯＳトランジスタ３２及び３３とディスクリートダイオード３９及び４０を省いた以外は、図４の整流器７０と同じ整流器１００が示されている。これらの省いたコンポーネントの代わりに、整流器１００は２つのＮＭＯＳトランジスタ１０１及び１０２を有する。ＮＭＯＳトランジスタ１０１のドレイン及びソースはそれぞれ端子２５及び３４に接続され、一方ＮＭＯＳトランジスタ１０２のドレイン及びソースはそれぞれ端子３１及び３４に接続されている。ＮＭＯＳトランジスタ１０１及び１０２のゲートはそれぞれ端子３１及び２５に接続されている。
さらに、全波整流器１００は、ＮＭＯＳトランジスタ１０１及び１０２のドレイン拡散の結果として形成される２つの寄生バイポーラ・ジャンクショントランジスタ１０３及び１０４を有する。これについては、以下、相補形ＭＯＳトランジスタ（ＣＭＯＳ）として基板５０中に拡散形成すると好都合なＰＭＯＳトランジスタ２７（これには図３参照して既に説明した）及びＮＭＯＳトランジスタ１０２の断面図を示す図６に基づいて説明する。トランジスタ２１及び１０１は、図３に示すのと実質的に同じ構造を持つように、基板５０中に拡散形成することが可能なことは理解できよう。
ＮＭＯＳトランジスタ１０２はｎ形基板５０中に拡散された弱ドーピングされたｐ形ウェル１１０を有する。２つの強ドーピングされたｎ形領域１１１及び１１２は、それぞれトランジスタ１０２のソース及びドレインを形成する。多結晶シリコンあるいは金属電極１１３はＮＭＯＳトランジスタ１０２のゲートを形成し、二酸化シリコンのような薄い絶縁層（図示省略）によって領域１１１と１１２の間のチャンネルと分離されている。
２つの強ドーピングされたｐ形領域１１４及び１１５は、基板５０中に拡散されてｐ形ウェルを電源電位ＶＦＷＲに接続している。さらに、２つの強ドーピングされたｎ形領域１１６及び１１７が基板５０中に拡散されて、この基板５０をＶＤＤへ適切にバイアス接続することができるようになっている。
図６から明らかなように、ＮＭＯＳトランジスタ１０２の拡散は、ｎ形領域１１２とｐ形領域１１０との間に本来的に寄生接合ダイオード１１８を形成し、この場合ｐ形領域１１０はｐ形領域１１４及び１１５のような領域を介して電源電位ＶＦＷＲに接続されている。さらに、ｐ形領域１１０とｎ形基板５０との間には寄生接合ダイオード１１９が形成され、この場合ｎ形基板５０はｎ形領域１１６及び１１７のような領域を介して電源電位ＶＤＤに接続されている。これらの２つの接合ダイオード１１８及び１１９は図５に示す寄生バイポーラ・ジャンクショントランジスタ１０４のべース−エミッタジャンクション及びコレクタ−ベースジャンクションをそれぞれ形成する。寄生バイポーラ・ジャンクショントランジスタ１０４のべース−エミッタ接合ダイオードは、能動型整流器１００の始動時にその関連する能動型整流器の分路の導通手段を与え、この間は比較器２２及び２８と電圧倍増器に２４及び３０の電源電圧はそれらの必要最低電源電圧より低い。
寄生バイポーラ・ジャンクショントランジスタ１０３は、図５に示すＮＭＯＳトランジスタ１０１の拡散によって同様に形成される。
交流発電機１１によって発生する交流電圧の正の半サイクルの間は、ＮＭＯＳトランジスタ１０２のゲートとソースとの間に印加される電位差ＶＧＥＮ１−ＶＦＷＲがＮＭＯＳトランジスタ１０２を導通させる。これは事実上トランジスタ１０４のべース−エミッタジャンクションによって形成される寄生接合ダイオードを短絡する。従って、交流発電機１１によって発生する交流電流は各正の半サイクルの間ＰＭＯＳトランジスタ２１を通り、負荷１２を通り、かつＮＭＯＳトランジスタ１０２を通って流れる。
交流発電機１１によって発生する各交流電圧の負の半サイクルの間は、ＮＭＯＳトランジスタ１０１のゲートとソースとの間に印加される電位差ＶＧＥＮ２−ＶＦＷＲがＮＭＯＳトランジスタ１０１を導通させ、トランジスタ１０３のべース−エミッタジャンクションによって形成される寄生接合ダイオードを事実上短絡させる。このようにして、交流発電機１１によって発生する交流電流はＰＭＯＳトランジスタ２７を通り、負荷１２を通り、かつＮＭＯＳトランジスタ１０１を通って流れる。
好都合な形態としては、図５に示す能動型整流器の実施形態はＭＯＳトランジスタ２１、２７、１０１及び１０２は２つのｎ形／ｐ形相補形ＭＯＳトランジスタ対にによって形成されるように、ＣＭＯＳ製造技術を用いて実施することも可能である。
順方向導通時のＭＯＳトランジスタのドレインとソースの間の抵抗ＲＯＮは次式によって与えられる。

式中、Ｗはトランジスタチャネルの幅、Ｌはトランジスタチャネルの長さ、ＶＧＳはグリル−ソース電圧、Ｖｔはスレッショルド電圧とβはＷ／Ｌ比が１に等しいトランジスタの電流利得である。
能動型整流器１００は、ＮＭＯＳトランジスタの電流利得βがＰＭＯＳトランジスタのそれより約３倍大きいということを利用したものである。ＮＭＯＳトランジスタの抵抗ＲＯＮ、従ってソース−ドレイン電圧降下は本来的に同様の寸法のＰＭＯＳトランジスタのそれより小さい。
にもかかわらず、導通状態におけるＮＭＯＳトランジスタ１０１及び１０２の各々の両端間の電圧降下は、入力がそれぞれ端子３１及び２５に接続され、出力がそれぞれトランジスタ１０１のゲート及びトランジスタ１０２のゲートに接続された２つの電圧倍増器を設けることによってさらに低下させることができる。
次に、図７には図５に示す構成で生じる一部の寄生素子の概略図が示されている。これらの素子は、２つの寄生バイポーラ・ジャンクショントランジスタ１６０及び１６１と２つの寄生抵抗器１６２及び１６３からなる。
図６から明らかなように、横型バイポーラ・ジャンクショントランジスタ１６０は、ｐ形領域５１とｎ形基板５０との間の接合ダイオード（エミッタ−べースジャンクション）及びｐ形ウェル１１０とｎ形基板５０との間の接合ダイオード（コレクタ−ベースジャンクション）によって形成される。さらに、ｐ形領域５２とｎ形基板５０との間の接合ダイオードによって別のエミッタ−べースジャンクションが形成される。寄生トランジスタ１６０のコレクタは、ｐ形ウェル１１０を通って流れる電流に対する抵抗を表す寄生抵抗器１６２を介してｐ形領域１１５と接続されている。
同様に、縦バイポーラ・ジャンクショントランジスタ１６１が、ｎ形領域１１２とｐ形ウェル１１０との間の接合ダイオード（エミッタ−べースジャンクション）及びｐ形ウェル１１０とｎ形基板５０との間の接合ダイオード（コレクタ−ベースジャンクション）によって形成される。また、ｎ形領域１１１とｐ形ウェル１１０との間の接合ダイオードによっても別のエミッタ−べースジャンクションが形成される。寄生トランジスタ１６１のコレクタは、ｎ形基板５０を通って流れる電流に対する抵抗を表す寄生抵抗器１６３を介してｎ形領域５４と接続されている。
図から明らかなように、トランジスタ１６１のベースとトランジスタ１６０のコレクタ共通になっており（すなわちｎ形基板５０）、同じくトランジスタ１６０のベースとトランジスタ１６１のコレクタも共通になっている（すなわちｐ形ウェル１１０）。
図５のＭＯＳトランジスタ２１、２７、１０１及び１０２を図６の基板５０中に拡散させる時は、ラッチアップ効果の危険を避けるよう注意しなければならない。ＣＭＯＳ技術で周知のこの現象は図７に示す素子について考えることにより理解することができる。交流発電機１１によって供給される交流電圧の各正の半サイクルの間に、電位差ＶＧＥＮ１−ＶＤＤがトランジスタ１６０のコレクタ−エミッタ電流を誘起するする。このコレクタ電流は抵抗器１６２を通って流れて、その両端間に電位差を生じさせる。この電位差はトランジスタ１６１のベースとエミッタとの間に印加され、トランジスタ１６１を導通させる。その結果、抵抗器１６３を通って流れるコレクタ電流が発生し、抵抗器１６３の両端間に電位差を生じさせる。この電位差はトランジスタ１６０のベースとエミッタの間に印加され、これによってトランジスタ１６０を確実に導通状態保つ。
電位差ＶＦＷＲ−ＶＧＥＮ２がトランジスタ１６１にコレクタ−エミッタ電流を誘起した時も、同様のラッチアップ効果が引き起され得る。これらの２つのラッチアップ・トリガー作用はＣＭＯＳ回路の特徴であるが、図５に示す実施形態ではこれらのトリガー作用が同時に起こる。
従って、各トランジスタは他方のトランジスタが導通状態と非導通状態との間で交互に切り替われないようにすることができるということがわかる。このようなラッチアップあるいはレース−アラウンド状態は、事実上トランジスタの動作を阻止し、能動型整流器が正確に動作するのを妨げる。特に、ラッチアップ状態の間に、電流消費が１００ミリアンペアにもなることがあり、整流器はずっと動作の開始を阻止される。ラッチアップの危険は、図７に示すような寄生バイポーラ・ジャンクショントランジスタの形成のために、ｎ形トランジスタとｐ形トランジスタを両方とも使用する実施形態の場合、より大きい。
これらの問題と取り組むために、能動型整流器２０、７０及び１００のトポロジにいくつかの改良を加えることが可能である。
図６に示すように、例えば、弱ドーピングされたｐ形領域１７０及び１７１を基板５０中に拡散する。これらの領域の上には、それぞれ強ドーピングされたｐ形領域１７２及び１７３が拡散されている。図６には別個の領域として示されているが、領域は１７０〜１７３は実際には完全にＰＭＯＳトランジスタ２７を取り囲むｐ形リングの形で拡散させることも可能である。このリングは、図７に符号１７４で示すように、電位ＶＦＷＲに「直結」された寄生トランジスタ１６０の疑似コレクタとして作用する。このようにして、寄生抵抗器１６２を通って流れるコレクタ電流は最小になり、その結果トランジスタ１６１を導通させるのに十分なべース−エミッタ電圧が印加される危険性は少なくなる。好ましくは、図６に示すような領域１７０及び１７１は、この効果が最大になるよう少なくともｐ形ウェル１１０と同じ深さに拡散させる。
同様に、領域１１６及び１１７も完全にＮＭＯＳトランジスタ１０２を取り囲むｎ形リングの形で拡散させてもよい。このリングは寄生トランジスタ１６１の疑似コレクタとして作用し、図７に符号１７５で示すように、電位ＶＤＤに「直結」されていて、寄生抵抗器１６３を通って流れるコレクタ電流を最小にし、トランジスタ１６０を導通させるのに十分なべース−エミッタ電圧が印加される危険性を小さくするようになっている。
さらに、領域１１４及び１１５は同じく完全にＮＭＯＳトランジスタ１０２を取り囲む第２のリングの形（この場合はｐ形リング）で拡散させてもよい。このリングをトランジスタ１０２から隔てている距離を最小にすることによって、抵抗器１６２の抵抗を最小にすることができ、これはトランジスタ１６０に印加されるべース−エミッタ電圧を最小にするのに役立つ。
領域５４と５５も同じく完全にＰＭＯＳトランジスタ２７を取り囲む第２のリングの形（この場合ｎ形リング）で拡散させることが可能である。このリングをトランジスタ２７から隔てている距離を最小にすることによって、抵抗器１６３の抵抗を最小にすることができ、これはトランジスタ１６１に印加されるべース−エミッタ電圧を最小にするのに役立つ。
さらに、前述の二重のトリガー作用のために、交流発電機１１によって供給される交流信号の各半サイクルの間に導通するＭＯＳトランジスタを互いに分離すると効果的である。例えば、図８に示すように、どちらも正の半サイクルの間に導通するＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ１０２は、ＰＭＯＳトランジスタ２７によって分離することができる。同様に、どちらも各負の半サイクルの間に導通するＰＭＯＳトランジスタ２７とＮＭＯＳトランジスタ１０１は、ＰＭＯＳトランジスタ２１によって分離することができる。このように任意の時点で導通している２つのＭＯＳトランジスタを分離することは、バイポーラトランジスタ１６０及び１６１の電流利得を小さくするよう作用するので、ラッチアップ条件により到達しにくくなる。
４つのＰＭＯＳトランジスタを使用する本発明の他の実施形態では、図２に符号３２及び３３で示すようなＰＭＯＳトランジスタをソースフォロアとして構成することによって、ソースに生じる出力をドレインの電位に追随させる。この構成はバイポーラ・ジャンクショントランジスタの場合のエミッタフォロア構成に類似している。従って、このような利用形態では、これらのＰＭＯＳトランジスタのスイッチング動作を確実ならしめるために、より利得の大きい電圧倍増器を使用することが望ましいこともある。
最後に、本願の能動型整流器についは請求の範囲に記載するところに基づく本発明の範囲を逸脱することなく様々な修正態様及び／または付加態様が可能なことは理解できよう。
例えば、上記説明ではＭＯＳトランジスタに関して述べたが、他の実施形態ではバイポーラ・ジャンクショントランジスタのような１つの制御電極と２つの導電電極を有する他の形態のトランジスタを用いることも可能である。その場合は、比較器及び、場合によっては電圧倍増器を、バイポーラ・ジャンクショントランジスタを飽和させるよう駆動し、これによってこれらのトランジスタのコレクタ−エミッタ電圧を実質的にゼロにするのに十分なベース電流が得られるように構成すればよい。そして、この場合、本発明の効果を達成するためには、回路設計においてバイポーラ・ジャンクショントランジスタの拡散の結果として生じる寄生接合ダイオードを適切に考慮に入れるだけで十分である。
上記実施形態では、ｎ形基板及び／またはｐ形ウェルに形成されるトランジスタを用いたが、本発明はｐ形基板あるいはｎ形ウェルに形成されるトランジスタについても適用可能なことは理解できよう。

Claims (15)

1. 低電圧を供給することができる交流発電機（１１）に結合される能動型整流器であって、上記交流発電機に接続される入力端子（９）と、チャージされるべき少なくとも一つの容量性素子を有する負荷（１２）に接続される出力端子（８）とを備え、上記交流発電機（１１）により供給される交流電圧を整流して上記負荷（１２）に供給するよう構成した能動型整流器であって、
   基板（５０）中に形成されていて、制御電極（５）を有し且つ上記入力端子（９）と上記出力端子（８）にそれぞれ接続された２つの導電電極（６、７）を有するとともに、上記２つの導電電極の間に形成され、始動時に半波整流器を形成する寄生接合ダイオード（４）を有するトランジスタ（２）と、
   上記入力端子（９）及び上記出力端子（８）にそれぞれ接続された２つの入力端子（＋、−）と上記トランジスタの制御電極（５）に接続された出力端子とを有する比較器（３）と、
   を具備しており、
   上記始動時には、上記寄生接合ダイオード（４）を介して上記比較器の動作を可能とするに必要な最小供給電圧まで、上記負荷の容量性素子がチャージされるとともに、
   上記比較器（３）が上記トランジスタ（２）と同じ基板に形成され、かつ
   上記始動時の経過後にあっては、上記比較器（３）が、その動作電圧を上記負荷によって供給されるよう構成され、さらに半波整流器を形成するよう上記トランジスタ（２）と結合させて、上記負荷が上記最小供給電圧より高い電圧にチャージされること
   を特徴とする能動型整流器。
2. さらに、上記比較器（３）の出力端子と上記トランジスタ（２）の制御電極（５）の間に接続された電圧増倍器（１０）を備えたことを特徴とする請求項１記載の能動型整流器。
3. 上記トランジスタ（２）がＭＯＳトランジスタである請求項１記載の能動型整流器。
4. 第１の入力端子（２５）と第１の出力端子（２６）との間に接続された第１の整流器（２１〜２４）と、
   第２の入力端子（３１）と上記第１の出力端子（２６）との間に接続された第２の整流器（２７〜３０）と、
   上記第１の入力端子（２５）と第２の出力端子（３４）との間に接続された第３の整流器（３２、３５、３６、３９；１０１、１０３）と、
   上記第２の入力端子（３１）と上記第２の出力端子（３４）との間に接続された第４の整流器（３３、３７、３８、４０、１０２、１０４）と、
   を具備した電源回路用のブリッジ整流器において：
   上記第１、第２、第３のあるいは第４の整流器の少なくとも１つが請求項１乃至３のいずれか１項記載の能動型整流器よりなることを特徴とするブリッジ整流器。
5. 上記第１あるいは第２の整流器の少なくとも一方のトランジスタがｐ形ＭＯＳトランジスタであることを特徴とする請求項４記載のブリッジ整流器。
6. 上記第３の整流器（１０１、１０３）が：
   上記基板（５０、１１０）中に形成されていると共に、ゲート、ドレイン及びソースを有し、そのドレインとソースが上記第１の入力端子（２５）と上記第２の出力端子（３４）との間に接続されたｎ形ＭＯＳトランジスタ（１０１）と、
   上記基板（５０、１１０）中に形成されていると共に、上記第２の出力端子（３４）と上記第１の入力端子（２５）との間に接続された寄生接合ダイオード（１０３）と、
   を具備することを特徴とする請求項５記載のブリッジ整流器。
7. 上記第４の整流器（１０２、１０４）が：
   上記基板（５０、１１０）中に形成されていると共に、ゲート、ドレイン及びソースを有し、そのドレインとソースが上記第２の入力端子（３１）と上記第２の出力端子（３４）との間に接続されたｎ形ＭＯＳトランジスタ（１０２）と、
   上記基板（５０、１１０）中に形成されていると共に、上記第２の出力端子（３４）と上記第１の出力端子（２６）との間に接続された寄生接合ダイオード（１０４）と、
   を具備することを特徴とする請求項５または６のいずれか１項記載のブリッジ整流器。
8. 上記第１あるいは第２の整流器の少なくとも一方のトランジスタがｎ形ＭＯＳトランジスタであることを特徴とする請求項４記載のブリッジ整流器。
9. 上記第３の整流器（１０１、１０３）が：
   上記基板（５０、１１０）中に形成されていると共に、ゲート、ドレイン及びソースを有し、そのドレインとソースが上記第１の入力端子（２５）と上記第２の出力端子（３４）との間に接続されたｐ形ＭＯＳトランジスタ（１０１）と、
   上記基板（５０、１１０）中に形成されていると共に、上記第２の出力端子（３４）と上記第１の入力端子（２５）との間に接続された寄生接合ダイオード（１０３）と、
   を具備することを特徴とする請求項８記載のブリッジ整流器。
10. 上記第４の整流器（１０２、１０４）が：
    上記基板（５０、１１０）中に形成されていると共に、ゲート、ドレイン及びソースを有し、そのドレインとソースが上記第２の入力端子（３１）と上記第２の出力端子（３４）との間に接続されたｐ形ＭＯＳトランジスタ（１０２）と、
    上記基板（５０、１１０）中に形成されていると共に、上記第２の出力端子（３４）と上記第１の出力端子（２６）との間に接続された寄生接合ダイオード（１０４）と、
    を具備することを特徴とする請求項８または９のいずれか１項記載のブリッジ整流器。
11. 上記第１、第２、第３及び第４の整流器のトランジスタがＣＭＯＳトランジスタとして上記基板（５０）中に形成されることを特徴とする請求項４乃至１０のいずれか１項記載のブリッジ整流器。
12. 上記基板（５０、１１０）中に形成されていると共に、完全に上記トランジスタの１つを取り囲み、そのトランジスタの疑似コレクタとして作用する少なくとも１つの第１のリング（１７０〜１７３）をさらに具備したことを特徴とする請求項４乃至１１のいずれか１項記載のブリッジ整流器。
13. 上記第１及び第４の整流器を形成するトランジスタが上記基板（５０、１１０）中で上記第２あるいは第３の整流器を形成するトランジスタの１つによって互いに分離されており、及び上記第２及び第３の整流器を形成するトランジスタが上記基板（５０、１１０）中で上記第１または第４の整流器を形成するトランジスタの１つによって互いに分離されていることを特徴とする請求項４乃至１２のいずれか１項記載のブリッジ整流器。
14. 交流発電機（１１）及び計時回路（１２）を具備した腕時計において、上記交流発電機（１１）と上記計時回路（１２）が請求項１乃至３のいずれか１項記載の能動型整流器によって相互に接続されていることを特徴とする腕時計。
15. 交流発電機（１１）及び計時回路（１２）を具備した腕時計において、上記交流発電機（１１）と上記計時回路（１２）が請求項４乃至１３記載のいずれか１項記載のブリッジ整流器によって相互に接続されていることを特徴とする腕時計。

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