JP3849687B2 - Ａ／ｄ変換回路装置及びａ／ｄ変換方法 - Google Patents

Description

本発明は、アナログの電圧信号を、二進数のデジタルデータに変換するＡ／Ｄ変換回路装置及びＡ／Ｄ変換方法に関する。

従来の一般的なＡ／Ｄ変換回路は、アナログコンパレータを用いて変換対象のアナログ電圧信号を基準電圧と比較することでデジタルデータに変換するようになっている。また、電圧信号の変化が微小である場合には、アナログ増幅器を介して増幅したアナログ信号をＡ／Ｄ変換する。ところが、斯様な構成では、高温環境下で使用する場合を想定すると、リーク電流の発生によりアナログ増幅器が誤動作するおそれがあり、Ａ／Ｄ変換を正常に行うことができなくなるという問題がある。

斯様な問題を解決する技術として、特許文献１に開示されたものがある。この技術では、図９に示すパルス位相差符号化回路１を使用する。パルス位相差符号化回路１は、パルス周回回路２、カウンタ３、ラッチ回路４、パルスセレクタ（周回位置検出手段）５、エンコーダ（周回位置検出手段）６、信号処理回路７で構成されている。
パルス周回回路２は、複数個の反転ゲート（遅延ゲート）２ａをリング状に接続してなる所謂リングディレイラインを用いて構成されている。反転ゲートの１つは、ＮＡＮＤゲート２ｂとなっており、そのＮＡＮＤゲート２ｂの一方の入力端子に制御回路８より信号ＰＡが出力されると発振動作（パルス信号の周回動作）を開始する。カウンタ３は、パルス周回回路２内でリング状に伝送されるパルス信号の周回数をカウントし、そのカウントデータは、制御回路８により信号ＰＢが出力されるとラッチ回路４によりラッチされる。

パルスセレクタ５は、パルス周回回路２内を周回しているパルス信号の位置を示す信号を発生し、エンコーダ６は、パルスセレクタ５からの出力信号に対応したデジタルデータを発生する。信号処理回路７は、ラッチ回路４からのデジタルデータとエンコーダ６からのデジタルデータとを合成することで、制御回路８より出力されるパルス信号ＰＡ，ＰＢの位相差を表す二進数のデジタルデータＤ０１を生成出力する。
尚、パルス周回回路２が奇数個の反転ゲートで構成されている場合、信号処理回路７は、ラッチ回路４からのデータを上位ビット側とし、エンコーダ６からのデータを下位ビット側として連結したデータに対し、ラッチ回路４の出力データをＬＳＢ詰めで桁合わせして減算を行う必要がある。

そして、特許文献１における図６の構成は、図１０に示すように、制御回路８に代わって制御回路１０が用いられ、その制御回路１０が切換信号ＳＥＬを出力することで入力切換スイッチ１１の切り換えが行われるようになっている。即ち、パルス位相差符号化回路１への入力信号ＶＤ１が、Ａ／Ｄ変換対象の電圧信号Ｖinと基準電圧信号ＶＲとに順次切り換えられ、パルス位相差符号化回路１からは、各電圧信号Ｖin，ＶＲに対応したデジタルデータＤＶin，ＤＲが順次出力される。そして、電圧信号Ｖin，基準電圧信号ＶＲに対応したデジタルデータＤＶin、ＤＲが、切換えスイッチ１２を介してレジスタ１３，１４に夫々格納され、除算器１５による除算結果（ＤＶin／ＤＲ）が電圧信号ＶinのＡ／Ｄ変換結果を表すデジタルデータＤ０２として出力される。

斯様な構成によれば、温度変化によってパルス周回回路２内の反転ゲート２ａ，２ｂの反転動作時間が変化することで電圧信号Ｖinを表すデータＤＶinが変化した場合でも、基準電圧信号ＶＲを表すデータＤＲも同様に変化するため、除算器１５においてその変動分が相殺されるようになっている。従って、除算器１５から出力されるデジタルデータＤ０２は、温度変化による反転ゲート２ａ，２ｂの反転動作時間の変化の影響を受けることはなく、常に電圧信号Ｖinに対応したデジタルデータＤ０２を得ることが可能となる。
特開平５−２５９９０７号公報

ここで、特許文献１の構成において、入力電圧Ｖinを、電源電圧を分圧した基準電圧ＶＲが与えられている増幅器を介してパルス位相差符号化回路１に入力することを想定する。すると、入力電圧ＶinをＡ／Ｄ変換する際に電源電圧の変動や動作環境温度の変動の影響を受けて基準電圧ＶＲが変動した場合には、その変動が増幅器の増幅動作についても影響を及ぼすため、Ａ／Ｄ変換結果が保障されなくなってしまうという問題がある。

本発明は上記事情に鑑みてなされたものであり、その目的は、変換対象の電圧信号を、電源電圧を分圧した基準電圧が与えられて動作する増幅器を介して入力する場合でも、Ａ／Ｄ変換を正確に行うことができるＡ／Ｄ変換回路装置、及びＡ／Ｄ変換方法を提供することにある。

請求項１記載のＡ／Ｄ変換回路装置によれば、第１パルス位相差符号化回路と同様に構成され、基準電圧信号が電圧信号入力端子に与えられるもう１つの第２パルス位相差符号化回路を用い、制御手段により両者に並行してＡ／Ｄ変換処理を実行させる。すると、第１パルス位相差符号化回路は、基準電圧と増幅器により増幅された変換対象電圧とを順次Ａ／Ｄ変換処理し、第２パルス位相差符号化回路は常に基準電圧をＡ／Ｄ変換処理することになる。

そして、第１電圧信号入力端子にＡ／Ｄ変換対象の電圧信号が与えられた場合、変動補償回路は、データ（Ａ）とデータ（Ｂ）とに基づき、第１パルス位相差符号化回路により出力されるＡ／Ｄ変換結果データ（Ｃ）について、増幅器の増幅動作に起因して発生する変動を補償するための演算を行なう。即ち、増幅器の基準電位が変動した場合には、その変動分が出力電圧に重畳されるため出力電圧も変動することになる。尚、「増幅器」には増幅率が「１」であるものも含むとする。

ここで、データ（Ａ）は、第１パルス位相差符号化回路が変換対象電圧をＡ／Ｄ変換している場合に、第２パルス位相差符号化回路が基準電圧をＡ／Ｄ変換したデータであり、データ（Ｂ）は、その１つ前の変換周期において何れかのパルス位相差符号化回路が基準電圧をＡ／Ｄ変換したデータである。従って、これら２回のＡ／Ｄ変換周期の間に基準電圧が変動したとすれば、データ（Ａ），（Ｂ）は異なる値となるはずであるから、それらの差分を得れば、増幅器の増幅動作に起因して発生する変動を補償することができる。
そして、除算器は、変動補償回路の演算結果（Ｄ）をデータ（Ｆ）で除算して出力するので、電圧信号を増幅器により増幅して入力する場合でも、基準電位の変動の影響を排除することができ、特許文献１と同様に、温度変化による遅延ゲートの伝搬遅延時間変化の影響を排除できる。

請求項２記載のＡ／Ｄ変換回路装置によれば、変動補償回路は、データ（Ａ）よりデータ（Ｂ）を減算し、その減算結果を増幅器の増幅極性に応じてデータ（Ｃ）に対し加算若しくは減算して演算結果（Ｄ）を得る。即ち、増幅器が反転増幅を行う場合に基準電位が増加すれば出力電圧はその増加分だけ減少し、増幅器が非反転増幅を行う場合に基準電位が増加すれば出力電圧はその増加分だけ増加する。従って、前者のケースでは、減算結果をデータ（Ｃ）に対し加算し、後者のケースでは減算結果をデータ（Ｃ）に対し減算することで、変動を増幅器の増幅極性に応じて適切に補償することができる。

請求項３記載のＡ／Ｄ変換回路装置によれば、データ（Ｂ）を、第２パルス位相差符号化回路によって出力されるデータとして、データ（Ａ）とデータ（Ｂ）との出力先を、出力切換え手段によって記憶手段側と変動補償回路側とに切換える。即ち、データ（Ａ），（Ｂ）を同じ第２パルス位相差符号化回路によってＡ／Ｄ変換することで、変動補償回路によって得られる差分データの精度をより向上させることができる。

（第１実施例）
以下、本発明の第１実施例について図１乃至図３を参照して説明する。尚、図９及び図１０と同一部分には同一符号を付して説明を省略し、以下異なる部分においてのみ説明する。本実施例では、２つのパルス位相差符号化回路１Ａ，１Ｂを使用する。そして、一方のパルス位相差符号化回路１Ａ（第１パルス位相差符号化回路）には、図１０と同様に、入力切換スイッチ（入力切換手段）１１により入力電圧Ｖin側と基準電圧ＶＲ側とが切換えられるが、入力電圧Ｖinは、基準電圧ＶＲを基準として反転増幅を行う反転増幅器２１を介すことで電圧Ｖin‘として与えられている。

尚、反転増幅器２１の増幅率は「１」であるとする。また、基準電圧ＶＲは、電源電圧を分圧して設定されるものである。そして、パルス位相差符号化回路１Ａの出力側には、図１０と同様に切換えスイッチ１２を介してレジスタ（記憶手段）１３，１４が接続されており、それらには、基準電圧信号ＶＲ，電圧信号Ｖin‘に対応したデジタルデータＤＲ，ＤＶin‘が夫々格納される。

一方、パルス位相差符号化回路１Ｂ（第２パルス位相差符号化回路）には、基準電圧ＶＲが直接入力されている。そして、このパルス位相差符号化回路１Ｂにも、制御回路（制御手段）１０によって信号ＰＡ，ＰＢが出力されるようになっている。パルス位相差符号化回路１Ｂの出力側には、パルス位相差符号化回路１Ａと対称に、切換えスイッチ（出力切換え手段）２２を介してレジスタ２３，２４が接続されており、それらには、レジスタ１３，１４にデジタルデータＤＲ，ＤＶin‘が夫々格納されるタイミングにおいて、基準電圧信号ＶＲをＡ／Ｄ変換したデジタルデータＤＲ‘、ＤＲ‘‘が夫々格納される。また、切換えスイッチ２２の切換えも、切換信号ＳＥＬによって行なわれる。

レジスタ（記憶手段）２３，２４にラッチされたデータは減算器（変動補償回路）２５に与えられており、減算器２５において減算（ＤＲ‘‘−ＤＲ‘）が行われる。そして、レジスタ１４にラッチされたデータと減算器２５の減算結果とは加算器（変動補償回路）２６に与えられて加算され｛ＤＶin‘＋（ＤＲ‘‘−ＤＲ‘）｝、加算器２６の加算結果とレジスタ１３にラッチされたデータとは、除算器２７に与えられている。そして、除算器２７における除算結果[｛ＤＶin‘＋（ＤＲ‘‘−ＤＲ‘）｝／ＤＲ］が、Ａ／Ｄ変換結果データＤ０１として出力される。以上が、Ａ／Ｄ変換回路装置２８を構成している。

次に、本実施例の作用について図２及び図３も参照して説明する。図２は、回路動作のタイミングチャートであり、図３は、基準電圧ＶＲが変動する場合の入力電圧Ｖin‘の変化を示すものである。図２（ｃ）に示すように、入力電圧切換信号ＳＥＬにより入力切換スイッチ１１が切換えられることで、パルス位相差符号化回路１Ａには、基準電圧信号ＶＲ，電圧信号Ｖin‘が順次入力されてＡ／Ｄ変換処理が行なわれる。従って、信号ＰＡは、夫々の変換処理に対応して２回アクティブとなる（図２（ａ）参照）。そして、パルス位相差符号化回路１Ａは夫々のＡ／Ｄ変換結果を順次出力するが、それらのデータＤＲ，ＤＶin‘は、レジスタ１３，１４に夫々格納される（図２（ｄ），（ｅ）参照）。

また、図２（ｂ）に示すように、信号ＰＢを複数回アクティブにする場合には、信号ＰＢの出力周期がＡ／Ｄ変換時間（サンプリング時間）ＡＤＲｔ，ＡＤintとなる（信号ＰＡをアクティブにした後信号ＰＢを１回だけアクティブにする場合は、信号ＰＡ，ＰＢの立上がりエッジ間がＡ／Ｄ変換時間となる）。

一方、パルス位相差符号化回路１Ｂ側では常に基準電圧信号ＶＲをＡ／Ｄ変換するが、切換えスイッチ２２によって、パルス位相差符号化回路１Ａ側で基準電圧信号ＶＲがＡ／Ｄ変換されると同時にＡ／Ｄ変換されたデータ（Ｂ）はレジスタ２３に格納され、パルス位相差符号化回路１Ａ側で電圧信号Ｖin‘がＡ／Ｄ変換されると同時にＡ／Ｄ変換されたデータ（Ａ）はレジスタ２４に格納される（図２（ｆ），（ｇ）参照）。

そして、上述したように、減算器２５において減算（ＤＲ‘‘−ＤＲ‘）が行われ（図２（ｈ）参照）、レジスタ１４にラッチされたデータ（Ｃ）と上記減算結果とは加算器２６において加算される［｛ＤＶin‘＋（ＤＲ‘‘−ＤＲ‘｝，（図２（ｉ）参照）］。また、その加算結果（Ｄ）とレジスタ１３にラッチされたデータ（Ｆ）とは除算器２７において除算され（図２（ｊ）参照）、データ[｛ＤＶin‘＋（ＤＲ‘‘−ＤＲ‘）｝／ＤＲ］がＡ／Ｄ変換データＤ０１として出力される。

ここで、パルス位相差符号化回路１Ａに電圧信号Ｖin‘が入力されてＡ／Ｄ変換処理が行なわれる場合に、基準電圧信号ＶＲが、パルス位相差符号化回路１Ａが入力されてＡ／Ｄ変換処理が行なわれた時点から＋ΔＶＲだけ変動したとする。すると、パルス位相差符号化回路１Ａに対する入力電圧Ｖin‘は、（Ｖin−ΔＶＲ）となる（図３参照）。
この時、パルス位相差符号化回路１Ｂ側に入力される基準電圧信号は（ＶＲ＋ΔＶＲ）となるので、減算器２５における減算結果は、
（ＶＲ＋ΔＶＲ）−ＶＲ＝ΔＶＲ
に相当するデータとなる。すると、加算器２６における加算結果は、
（Ｖin‘−ΔＶＲ）＋ΔＶＲ＝Ｖin‘
に相当するデータとなるので、基準電圧信号ＶＲの変動分ΔＶＲはキャンセルされる。その結果、除算器２７においては、
Ｖin‘／ＶＲ
に相当するデータが得られることになる。従って、特許文献１と同様に、温度変化によりパルス周回回路２内の反転回路の反転動作時間が変化し、電圧信号Ｖin‘を表すデータＤＶinが変化した場合でも除算器２７においてその変動分を相殺させることができる。

以上のように本実施例によれば、パルス位相差符号化回路１Ａと同様に構成され、基準電圧信号ＶＲが電圧信号入力端子に与えられるパルス位相差符号化回路１Ｂとを用い、制御回路１０は、両者に並行してＡ／Ｄ変換処理を実行させ、パルス位相差符号化回路１Ａは、基準電圧ＶＲと反転増幅器２１により反転増幅された変換対象電圧Ｖin‘とを順次Ａ／Ｄ変換処理し、パルス位相差符号化回路１Ｂは、常に基準電圧ＶＲをＡ／Ｄ変換処理する。

そして、パルス位相差符号化回路１Ａに電圧信号Ｖin‘が与えられた場合、減算器２５は（ＤＲ‘‘−ＤＲ‘）を演算し、加算器２６は、加算｛ＤＶin‘＋（ＤＲ‘‘−ＤＲ‘｝を行い、除算器２７は、除算[｛ＤＶin‘＋（ＤＲ‘‘−ＤＲ‘）｝／ＤＲ］を行うようにした。従って、電圧信号Ｖinを反転増幅器２１により反転増幅して入力する場合でも、基準電位ＶＲの変動の影響を排除することができ、特許文献１と同様に、温度変化による遅延ゲートの伝搬遅延時間変化の影響を排除できる。

また、本実施例によれば、データＤＲ‘を、パルス位相差符号化回路１Ｂによって出力されるデータとして、データＤＲ‘とデータＤＲ‘‘との出力先を、出力切換えスイッチ２２によってレジスタ２３側，２４側に切換えるようにした。従って、データＤＲ‘，ＤＲ‘‘を、同じパルス位相差符号化回路１ＢによってＡ／Ｄ変換することで、差分データの精度をより向上させることができる。

（第２実施例）
図４及び図５は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例では、第１実施例における反転増幅器２１に代えて、非反転増幅器３１を用いた場合を示す。非反転増幅器３１を用いる場合は、加算器２６に代えて減算器（変動補償回路）３２を用いることになる。その他の構成は第１実施例と同様であり、以上がＡ／Ｄ変換回路装置３３を構成している。

次に、第２実施例の作用について説明する。図５に示すように、パルス位相差符号化回路１Ａに非反転増幅器３１を介した電圧信号Ｖin‘が入力されてＡ／Ｄ変換処理が行なわれる場合に、基準電圧信号ＶＲが、そのＡ／Ｄ変換処理が行なわれた時点から＋ΔＶＲだけ変動すると、パルス位相差符号化回路１Ａに対する入力電圧Ｖin‘は（Ｖin＋ΔＶＲ）となる（図５参照）。

すると、減算器３２における減算結果は、
（Ｖin‘＋ΔＶＲ）−ΔＶＲ＝Ｖin‘
に相当するデータとなるので、基準電圧信号ＶＲの変動分ΔＶＲはキャンセルされる。その他の処理は、第１実施例と同様である。
以上のように第２実施例によれば、非反転増幅器３１を介して非反転増幅した電圧信号Ｖin‘をＡ／Ｄ変換する場合でも、第１実施例と同様の効果が得られる。

（第３実施例）
図６は本発明の第３実施例を示すものであり、第１実施例と異なる部分についてのみ説明する。第３実施例では、レジスタ１４及び２４を削除すると共に、減算器２６及び加算器２７に代えて、両者の演算機能を統合した加減算器（変動補償回路）３４を用いたものである。その他の構成は第１実施例と同様であり、以上がＡ／Ｄ変換回路装置３５を構成している。

以上のように構成された第３実施例によれば、基準電圧信号ＶＲがパルス位相差符号化回路１Ａ，１Ｂの双方でＡ／Ｄ変換されたデータは、第１実施例と同様にレジスタ１３及び２３に格納保持されるが、電圧信号Ｖin‘がパルス位相差符号化回路１ＡにおいてＡ／Ｄ変換される場合の当該変換データと、パルス位相差符号化回路１Ｂが基準電圧信号ＶＲをＡ／Ｄ変換したデータは、そのまま加減算器３４に入力されて演算が行なわれる。従って、レジスタ１４及び２４を削除して構成をより簡単にすることができる。

（第４実施例）
図７は本発明の第４実施例を示すものであり、第２，第３実施例と異なる部分についてのみ説明する。第４実施例では、第２実施例に第３実施例と同様の構成を適用したものである。即ち、レジスタ１４及び２４を削除すると共に、減算器２６及び３２に代えて、両者の演算機能を統合した加減算器（変動補償回路）３６を用いたものである。その他の構成は第２実施例と同様であり、以上がＡ／Ｄ変換回路装置３７を構成している。

以上のように構成された第４実施例によれば、電圧信号Ｖin‘がパルス位相差符号化回路１ＡにおいてＡ／Ｄ変換される場合の当該変換データと、パルス位相差符号化回路１Ｂが基準電圧信号ＶＲをＡ／Ｄ変換したデータは、そのまま加減算器３６に入力されて演算が行なわれる。従って、第２実施例の構成について、第３実施例と同様に、レジスタ１４及び２４を削除して構成をより簡単にすることができる。

（第５実施例）
図８は本発明の第５実施例を示すものであり、第１実施例と異なる部分について説明する。第５実施例では、第１実施例の構成におけるパルス位相差符号化回路１Ｂ側より、切換えスイッチ２２及びレジスタ２３を削除し、減算器２５の減算値としてレジスタ１３のラッチデータＤＲを与えたものである。以上が、Ａ／Ｄ変換回路装置３８を構成している。

即ち、第１実施例においてレジスタ２３，１３に格納されるデータは、基準電圧ＶＲを同じ期間にＡ／Ｄ変換したデータであるから、パルス位相差符号化回路１Ａ，１Ｂが同じ性能である場合には、それらのデータ値は等しくなるはずである。従って、この場合、構成をより簡単にすることができる。
本発明は前記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。

パルス周回回路は、偶数個の遅延ゲートによって構成しても良い。その場合、信号処理回路７は、ラッチ回路４からのデータを上位ビット側とし、エンコーダ６からのデータと下位ビット側として連結するだけで良い。
増幅器の増幅率は「１」に限ることなく、個別の設計に応じて適宜設定すれば良い。
第２乃至第４実施例の構成に、第５実施例の構成を適用しても良い。

本発明の第１実施例であり、Ａ／Ｄ変換回路装置の構成を示す機能ブロック図 回路動作のタイミングチャート 基準電圧ＶＲが変動する場合の入力電圧ＤＶin‘の変化を示す図 本発明の第２実施例を示す図１相当図 図３相当図 本発明の第３実施例を示す図１相当図 本発明の第４実施例を示す図１相当図 本発明の第５実施例を示す図１相当図 特許文献１に開示されているパルス位相差符号化回路の構成を示す図 図９のパルス位相差符号化回路を用いたＡ／Ｄ変換回路の構成を示す図

符号の説明

図面中、１Ａはパルス位相差符号化回路（第１パルス位相差符号化回路）、１Ｂはパルス位相差符号化回路（第２パルス位相差符号化回路）、２はパルス周回回路、２ａ，２ｂは反転ゲート（遅延ゲート）、３はカウンタ、５はパルスセレクタ（周回位置検出手段）、６はエンコーダ（周回位置検出手段）、１０は制御回路（制御手段）、１１はスイッチ（入力切換え手段）、１３はレジスタ（記憶手段）、２１は反転増幅器、２２は切換えスイッチ（出力切換え手段）、２３はレジスタ（記憶手段）、２５は減算器（変動補償回路）、２６は加算器（変動補償回路）、２７は除算器、２８はＡ／Ｄ変換回路装置、３１は非反転増幅器、３２は減算器（変動補償回路）、３３はＡ／Ｄ変換回路装置、３４は加減算器（変動補償回路）、３５はＡ／Ｄ変換回路装置、３６は加減算器（変動補償回路）、３７及び３８はＡ／Ｄ変換回路装置を示す。

Claims (6)

1. アナログの電圧信号を、二進数のデジタルデータに変換するＡ／Ｄ変換回路装置であって、
   複数の遅延ゲートをリング状に連結することでパルス信号を周回させるもので、その周回動作の停動が外部より制御可能に構成されるパルス周回回路と、
   前記各遅延ゲートの電源ラインに接続され、前記電圧信号を各遅延ゲートの電源電圧として印加するための電圧信号入力端子と、
   前記パルス周回回路におけるパルス信号の周回回数をカウントするカウンタと、
   前記パルス周回回路内におけるパルス信号の周回位置を検出し、その周回位置に応じたデータを発生する周回位置検出手段とを備え、前記周回位置検出手段の周回位置データと前記カウンタのカウントデータとを合成した複数ビットのデジタルデータを、Ａ／Ｄ変換結果として出力する第１パルス位相差符号化回路と、
   この第１パルス位相差符号化回路の第１電圧信号入力端子に、予め設定された基準電圧信号と、この基準電圧信号を電位基準として増幅を行う増幅器を介して出力されるＡ／Ｄ変換対象の電圧信号とを切り換えて与える入力切換手段と、
   前記第１パルス位相差符号化回路と同様に構成され、前記基準電圧信号が電圧信号入力端子に与えられる第２パルス位相差符号化回路と、
   前記第１及び第２パルス位相差符号化回路のパルス周回回路を同時に動作させて夫々にＡ／Ｄ変換処理を開始させ、その後所定のサンプリング時間が経過した時点で両者のカウンタ及び周回位置検出手段において得られるデータをサンプリングさせるように制御する制御手段と、
   前記入力切換手段によって前記第１電圧信号入力端子に基準電圧信号が与えられたときに、前記第１パルス位相差符号化回路より出力されるＡ／Ｄ変換結果データを記憶する記憶手段と、
   前記第１電圧信号入力端子にＡ／Ｄ変換対象の電圧信号が与えられた場合に、
   前記第２パルス位相差符号化回路によって出力されるＡ／Ｄ変換結果データ（Ａ）と、前記第１電圧信号入力端子に基準電圧信号が入力された場合に何れかのパルス位相差符号化回路によって出力されたＡ／Ｄ変換結果データ（Ｂ）とに基づき、前記第１パルス位相差符号化回路により出力されるＡ／Ｄ変換結果データ（Ｃ）について前記増幅器の増幅動作に起因して発生する変動を補償するための演算を行なう変動補償回路と、
   この変動補償回路により出力される演算結果（Ｄ）を、前記記憶手段に記憶されたデータ（Ｆ）で除算して出力する除算器とを備えたことを特徴とするＡ／Ｄ変換回路装置。
2. 前記変動補償回路は、前記データ（Ａ）より前記データ（Ｂ）を減算し、その減算結果を前記増幅器の増幅極性に応じて前記データ（Ｃ）に対し加算若しくは減算することで、演算結果（Ｄ）を得るように構成されていることを特徴とする請求項１記載のＡ／Ｄ変換回路装置。
3. 前記データ（Ｂ）は、前記第２パルス位相差符号化回路によって出力されるデータであり、
   前記データ（Ｂ）が記憶される記憶手段と、
   前記第２パルス位相差符号化回路によって出力される前記データ（Ａ）とデータ（Ｂ）とを、前記記憶手段側と前記変動補償回路側とに切換えるための出力切換え手段とを備えることを特徴とする請求項１又は２記載のＡ／Ｄ変換回路装置。
4. 複数の遅延ゲートをリング状に連結することでパルス信号を周回させるもので、その周回動作の停動が外部より制御可能に構成されるパルス周回回路と、
   前記各遅延ゲートの電源ラインに接続され、入力される電圧信号を各遅延ゲートの電源電圧として印加するための電圧信号入力端子と、
   前記パルス周回回路におけるパルス信号の周回回数をカウントするカウンタと、
   前記パルス周回回路内におけるパルス信号の周回位置を検出し、その周回位置に応じたデータを発生する周回位置検出手段とを備え、前記周回位置検出手段の周回位置データと前記カウンタのカウントデータとを合成した複数ビットのデジタルデータを、Ａ／Ｄ変換結果として出力するパルス位相差符号化回路を用いてＡ／Ｄ変換を行なう方法であって、
   第１パルス位相差符号化回路の第１電圧信号入力端子に、予め設定された基準電圧信号と、この基準電圧信号を電位基準として増幅を行う増幅器を介して出力されるＡ／Ｄ変換対象の電圧信号とを切り換えて与えると共に、前記基準電圧信号を、第２パルス位相差符号化回路の第２電圧信号入力端子にも与え、
   前記第１及び第２パルス位相差符号化回路のパルス周回回路を同時に動作させて夫々にＡ／Ｄ変換処理を開始させ、その後所定のサンプリング時間が経過した時点で両者のカウンタ及び周回位置検出手段において得られるデータをサンプリングさせ、
   前記第１電圧信号入力端子に基準電圧信号が与えられたときに、前記第１パルス位相差符号化回路より出力されるＡ／Ｄ変換結果データを記憶手段に記憶し、
   前記第１電圧信号入力端子にＡ／Ｄ変換対象の電圧信号が与えられた場合に、
   前記第２パルス位相差符号化回路によって出力されるＡ／Ｄ変換結果データ（Ａ）と、前記第１電圧信号入力端子に基準電圧信号が入力された場合に何れかのパルス位相差符号化回路によって出力されたＡ／Ｄ変換結果データ（Ｂ）とに基づき、前記第１パルス位相差符号化回路により出力されるＡ／Ｄ変換結果データ（Ｃ）について前記増幅器の増幅動作に起因して発生する変動を補償するための演算を行ない、
   この演算結果（Ｄ）を、前記記憶手段に記憶されたデータ（Ｆ）で除算して出力することを特徴とするＡ／Ｄ変換方法。
5. 前記データ（Ａ）より前記データ（Ｂ）を減算し、その減算結果を前記増幅器の増幅極性に応じて前記データ（Ｃ）に対し加算若しくは減算することで、演算結果（Ｄ）を得ることを特徴とする請求項４記載のＡ／Ｄ変換方法。
6. 前記データ（Ｂ）に、前記第２パルス位相差符号化回路によって出力されるデータを用い、
   前記第２パルス位相差符号化回路によって出力される前記データ（Ａ）とデータ（Ｂ）とを、前記データ（Ｂ）を記憶させるための記憶手段側と前記演算結果（Ｄ）を得るための演算処理側とに切換えることを特徴とする請求項４又は５記載のＡ／Ｄ変換方法。
   
   

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