JP3830916B2 - 液晶表示素子の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示素子の製造方法に係るもので、詳しくは、印刷方法による液晶表示素子のパターン形成方法に関するものである。
【０００２】
【関連技術】
最近、携帯電話、ＰＤＡ(Personal Data Assistants)、ノートブックコンピュータのような各種携帯用電子機器が発展するにつれて、これに適用できる軽薄短小の平板表示装置に対する要求が漸次増大している。このような平板表示装置としては、ＬＣＤ(Liquid Crystal Display)、ＰＤＰ(Plasma Display Panel)、ＦＥＤ(Field Emission Display)、ＶＥＤ(Vacuum Fluorescent Display)等が活発に研究されているが、量産技術、駆動手段の容易性及び高画質の具現という面から、現在は液晶表示素子が脚光を浴びている。
【０００３】
図６は能動素子として薄膜トランジスタ(Thin Film Transistor)を使用するＴＦＴ−ＬＣＤを示した図で、図示されたように、ＴＦＴ ＬＣＤの各画素１には、外部の駆動回路から走査信号が印加されるゲートライン４と画像信号が印加されるデータライン６との交差領域に形成されたＴＦＴを含んでいる。該ＴＦＴは、前記ゲートライン４と連結されたゲート電極３と、該ゲート電極３上に形成されて、ゲート電極３に走査信号が印加されることで活性化される半導体層８ａと、該半導体層８ａ上に形成されたソース電極５ａ及びドレイン電極５ｂと、を含んで構成されている。又、前記画素１の表示領域には、前記ソース電極５ａ及びドレイン電極５ｂと連結されて半導体層８aが活性化されることで、前記ソース電極５ａ及びドレイン電極５ｂにより画像信号が印加されて液晶(図示せず)を動作させる画素電極１０が形成されている。
【０００４】
図７は各画素内に配置されたＴＦＴの断面構造を示した図で、図示されたように、前記ＴＦＴは、ガラス等の透明な絶縁物質により形成された基板１０ａと、該基板１０ａ上に形成されたゲート電極３と、該ゲート電極３が形成された基板１０aの全体にかけて積層されたゲート絶縁層２と、該ゲート絶縁層２上に形成されて、ゲート電極３に信号が印加されることで活性化される半導体層８ａと、該半導体層８ａ上に形成されたソース電極５ａ及びドレイン電極５ｂと、それらソース電極５ａ及びドレイン電極５ｂ上に形成されて素子を保護する保護層(passivation layer)９と、を含んで構成されていて、前記ソース電極５ａ及びドレイン電極５ｂと半導体層８ａ間にｎ＋ドーピングされたオーミック接触層８ｂが形成されている。
【０００５】
このようなＴＦＴのソース電極５ａ及びドレイン電極５ｂは、画素内に形成された画素電極と電気的に接続されて、前記ソース電極５ａ及びドレイン電極５ｂにより画素電極１０に信号が印加されることで、液晶を駆動して画像を表示する。
【０００６】
このような構造のＴＦＴ（Ｔ）は、複数のマスク工程により製作され、各マスク工程で使用される材料消費及び工程時間は製品の生産性と直接的に関係するため、最近は、工程数を５マスクから４マスクに減らしている。
【０００７】
以下、これまでの４マスク工程によるＴＦＴの製造方法について、図８Ａ〜図８Ｄに基づいて説明する。
【０００８】
まず、図８Ａに示したように、透明な基板２０上に金属物質を蒸着した後、第１マスク(図示せず)を使用してフォトリソグラフィ(photolithography)工程により第１フォトレジストパターン２３ａを形成した後、これをマスクにしてゲート電極２３を形成する。フォトリソグラフィ工程は、フォトレジスト塗布→露光→現像→エッチング工程の順に進行され、前記露光工程時、レジストパターンを形成するためにマスクを使用する。また、エッチング工程は、フォトレジスト現像後に形成されたレジストパターンをマスクにして実質的に金属パターン(ゲート電極)を形成し、以後に残留するレジストパターンは除去される。
【０００９】
そして、図８Ｂに示したように、前記ゲート電極２３が形成された基板２０の上部にＳｉＮｘまたはＳｉＯｘ等の無機物質絶縁層２２、半導体層２８ａ，２８ｂ及び金属物質２５を連続的に蒸着した後、第２マスク(図示せず)を使用してフォトリソグラフィ工程によりチャンネル領域上に選択的に残留する第２レジストパターン２３ｂを形成し、前記ゲート電極２３上の金属層２５の上部では、フォトレジスト層に回折露光を適用して他の領域のレジストパターンより薄い厚さを有するようにする。次いで、前記第２レジストパターン２３ｂをマスクにしてゲート絶縁膜２２が露出されるまでエッチングした後、図８Ｃに示したように、前記回折露光が適用されたレジストパターン領域を除去して、金属層を露出させる第３レジストパターン２３ｃを形成し、該第３レジストパターン２３ｃをマスクにして金属層２５をエッチングすることでソース電極２５ａ及びドレイン電極２５ｂを形成する。この時に使用される第２マスクは回折マスクで、部分的に光透過率の特性が異なるため、レジストパターンを部分的に異なる厚さに形成することができる。一般に、回折マスクは、１回のマスク工程により別異の積層された層を同時に適切にパターニングするために使用されるもので、例示したように、アクティブ層２８及びソース電極層２５ａ及びドレイン電極層２５ｂを１回のマスク工程により形成することができる。
【００１０】
５マスク工程の場合は、アクティブ層２８及びソース電極層２５ａ及びドレイン電極層２５ｂの形成時に２回のマスク工程が進行されるため、４マスク工程よりマスク工程が更に追加される。
【００１１】
このようにアクティブ層２８及びソース電極層２５ａ及びドレイン電極層２５ｂを形成した後、図８Ｄに示したように、ソース電極層２５ａ及びドレイン電極層２５ｂ上に残留するレジストパターンを除去し、その上部にＳｉＯｘまたはＳｉＮｘ等の無機物質や、ＢＣＢまたはアクリルのような有機物質を塗布した後、第３マスクを使用してフォトリソグラフィ工程により第４レジストパターン２３ｄを形成し、ドレイン電極２５ｂの一部を露出させる保護膜２９を形成する。
【００１２】
最後に、図８Ｅに示したように、前記保護膜２９上に残留する第４レジストパターンを除去した後、前記保護膜２９上にインジウム−スズ酸化物（ＩＴＯ）等の透明な伝導性物質を蒸着し、これを第４マスクによりパターニングすることで画素電極３１を形成する。
【００１３】
【発明が解決しようとする課題】
以上説明したように、このようなＴＦＴを製作するために進行されるフォトリソグラフィ工程は、フォトレジスト塗布、整列、露光、現像及び洗浄の連続工程で構成され、特に、露光工程はマスクを各位置に配置して、マスク及び基板のアラインメント・キーを整列させ、光源を照射する順に進行されるが、マスク及び基板を整列するには微細なパターンを形成しなければならないため、高度の精密さが要求される。従って、マスクを使用する工程が増加するほど誤整列(misalignment)の程度は大きくなり、このようなマスクの誤整列は、工程に使用されるマスクの枚数とは関係なしに、マスクを使用する工程では常に発生する現象であるため、ＴＦＴ等の微細なパターンの製作時に致命的な不良が発生するという不都合な点があった。
【００１４】
また、フォトレジスト塗布工程は、フォトレジスト薄膜が蒸着される基板表面に均一な厚さで形成する工程で、フォトレジストを塗布する基板表面の湿気を除去してフォトレジストの密着性を向上させるプリベーク段階と、遠心力を利用して基板表面に所定厚さでフォトレジストを塗布するスピンコーティング段階と、塗布されたフォトレジストに残っているソルベントを蒸発させてフォトレジストを硬化するソフトベーク段階と、から構成されている。スピンコーティングは、回転する基板上にフォトレジストを落として、基板の遠心力により塗布が簡単且つ迅速になるという長所があるが、極めて一部分のフォトレジストのみが基板表面に塗布され、ほとんどのフォトレジスト原材料が消失されるという短所があるため、材料費用が増加すると共に、工程にはフォトレジスト塗布、整列、露光及び洗浄の過程が必要であるため、これに使用される装備が高価となり、よって、生産費が増加するという不都合な点があった。
【００１５】
また、フォトレジストパターンを形成するために反復されるフォトリソグラフィ工程は、工程が複雑で且つ長時間を要するため、生産性を低下させるという不都合な点があった。
【００１６】
本発明は、このような従来の課題に鑑みてなされたもので、フォトリソグラフィ工程を使用せずに、レジストパターンを形成し得るパターン形成装備を提供することを目的とする。
【００１７】
また、パターニング工程を単純化し得る液晶表示素子の製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
このような目的を達成するため、本発明に係る液晶表示素子の製造方法においては、印刷ロールにレジストパターンを形成する段階と、前記印刷ロールを使用して基板上に形成されたエッチング対象層上に多段(multi-stepped)のレジストパターンを印刷する段階と、該印刷されたレジストパターンをマスクにしてエッチング対象層を蝕刻する段階と、を行うことを特徴とする。
【００１９】
且つ、基板上に半導体層及び金属層を含むエッチング対象層を形成する段階と、印刷ロールを使用して基板に形成されたエッチング対象層上に多段のレジストパターンを印刷する段階と、前記多段のレジストパターンをマスクにしてエッチング対象層をエッチングする段階と、を行うことを特徴とする。
【００２０】
且つ、透明な基板を準備する段階と、前記基板全面に絶縁層、半導体層及び金属層を順次積層する段階と、前記金属層上に厚さが相互に異なるレジストパターンを印刷する段階と、該レジストパターンを利用して第１電極パターン及び第２電極パターンを形成する段階と、を行うことを特徴とする。
【００２１】
且つ、透明な基板を準備する段階と、前記基板上にゲート電極を形成する段階と、前記基板全面に絶縁層、半導体層及び金属層を順次積層する段階と、前記金属層に第１レジストパターンを印刷する段階と、前記第１レジストパターンの両側面に前記第１レジストパターンより厚い第２レジストパターンを印刷する段階と、前記第１レジストパターン及び第２レジストパターンをマスクにしてアクティブ層及びソース電極及びドレイン電極を形成する段階と、それらソース電極及びドレイン電極上に保護膜を形成する段階と、該保護膜上に前記ドレイン電極と電気的に接続する画素電極を形成する段階と、を行うことを特徴とする。
【００２２】
且つ、透明な基板を準備する段階と、前記基板上にゲート電極を形成する段階と、前記基板全面に絶縁層、半導体層及び金属層を順次積層する段階と、前記基板の金属層にレジストを塗布する段階と、前記レジスト表面に、第１レジストパターンと、該第１レジストパターンの両側面に形成されていて、第１レジストパターンより厚い第２レジストパターン及び第３レジストパターンを形成するスタンプを接触させた後、所定圧力で押す段階と、前記第１レジストパターン乃至第３レジストパターンをマスクにして、金属層及び半導体層をエッチングすることでアクティブ層及びソース電極及びドレイン電極を形成する段階と、それらソース電極及びドレイン電極上に保護膜を形成する段階と、該保護膜上に前記ドレイン電極と電気的に接続する画素電極を形成する段階と、を行うことを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面に基づいて説明する。
【００２４】
図１Ａ〜図１Ｃは、印刷方式を概念的に説明するために、グラビア・オフセット印刷方式によるパターン形成方法を示した図である。
【００２５】
まず、図１Ａに示したように、凹状の溝１０１が形成されたクリシェ(cliche)１００を準備した後、前記溝１０１の内部にレジスト１０４を充填する。この時、溝１０１の内部のみにレジストが充填されるように、ドクターブレード１０５を使用してクリシェ１００の表面を平らに押す。次いで、図１Ｂに示したように、印刷ロール１１０をクリシェ１００の表面に接触させて回転させることで、クリシェ１００の溝１０１に充填されたレジスト１０４を印刷ロール１１０の表面にそのまま転写させる。その後、図１Ｃに示したように、前記印刷ロール１１０を基板１２０に移して回転させることで、基板１２０の表面にレジストパターン１２２を形成する。
【００２６】
このようなオフセット印刷法を利用してレジストパターンを形成することで、工程を一層単純化して生産性を向上することができる。
【００２７】
図２Ａ〜図２Ｆは本発明の実施形態であって、グラビア・オフセット印刷法を適用した薄膜トランジスタの製造方法を説明する工程順序図である。まず、図２Ａに示したように、絶縁特性を有する透明な基板２００を準備した後、該基板２００上にスパッタリング方法によりアルミニウム(Ａｌ)または銅(Ｃｕ)等の第１金属層を蒸着した後、図１に示された印刷工程により前記第１金属層上に第１レジストパターン２５０ａを形成する。次いで、前記第１レジストパターン２５０ａをマスクにして第１金属層をエッチングすることで、第１金属パターンのゲート電極２２３を形成する。
【００２８】
次いで、前記ゲート電極２２３上に残留する第１レジストパターン２５０ａを除去した後、図２Ｂに示したように、ＳｉＯｘまたはＳｉＮｘの絶縁層２２２、非晶質シリコン層(ａ−Ｓｉ)２２８ａ、ｎ＋ドーピングされたシリコン層２２８ｂ及び第２金属層２２５を順次積層し、前記ゲート電極２２３に対応する第２金属層２２５上に第２レジストパターン２５０ｂを印刷する。この時、前記第２金属層２２５は、ＣＶＤ(chemical vapor deposition)やスパッタリング(sputtering)方法によりクロム(Ｃｒ)やモリブデン(Ｍｏ)、又はＭｏＷ、ＭｏＴａ及びＭｏＮｂ等のモリブデン合金を蒸着することで形成される。
【００２９】
次いで、図２Ｃに示したように、前記第２金属層２２５上に前記第２レジストパターン２５０ｂを間に置いて所定間隔離隔する第３レジストパターン２５０ｃを印刷する。この時、該第３レジストパターン２５０ｃは、それらの間に印刷された第２レジストパターン２５０ｂより厚く形成されるべきである。以下、前記第２レジストパターン２５０ｂ及び第３レジストパターン２５０ｃで構成されたパターンを第４レジストパターン２５０ｄと称する。
【００３０】
図３Ａ〜図３Ｆは、前記第４レジストパターン２５０ｄの形成方法を更に詳しく示したもので、まず、図３Ａに示したように、第１溝３０１ａが形成された第１クリシェ３００ａを準備する。次いで、図３Ｂに示したように、前記溝３０１ａの内部にレジストを充填した後、印刷ロール３１０を前記クリシェ３００ａの表面に接触させ、これを回転させて溝３０１ａの内部に充填されたレジスト３０４を印刷ロール３１０の表面に転写させる。次いで、図３Ｃに示したように、前記印刷ロール３１０に転写されたレジストを基板３２０に再び転写させて前記第２レジストパターン２５０ｂを形成する。この時、図示されてないが、基板３２０上にはゲート電極、絶縁層、半導体層及び第２金属層が積層されている。
【００３１】
このように第２レジストパターン２５０ｂを形成した後、図３Ｄに示したように、前記第１クリシェに形成された第１溝３０１ａの両側領域と対応する領域に第２溝３０１ｂ及び第３溝３０１ｃが形成された第２クリシェ３００ｂを準備する。この時、回折露光の効果を得るためには、前記第２溝３０１ｂ及び第３溝３０１ｃは第１溝３０１ａより深く形成されるべきである。次いで、図３Ｅに示したように、前記第２溝３０１ｂ及び第３溝３０１ｃの内部にレジストを充填した後、前記レジスト３０４を印刷ロール３１０に転写させて、第２レジストパターン２５０ｂが形成された基板３２０に再び転写させ、第２レジストパターン２５０ｂの両側面に隣接する第３レジストパターン２５０ｃを形成する。図３Ｆは前記印刷工程により基板３２０上に形成された第４レジストパターン２５０ｄを示した図であって、前記第２溝３０１ｂ及び第３溝３０１ｃに対応するレジストパターンは、基板のエッチング工程後にソース電極及びドレイン電極を形成し、前記第１溝３０１ａは前記ソース電極及びドレイン電極間のチャンネル領域を形成するようになる。
【００３２】
一方、印刷工程進行中、クリシェから離脱されたレジストの形態をそのまま維持するために、外部から紫外線を照射するか、又は印刷ロールの内部にヒータを装着してレジストを固形化することもできる。
【００３３】
このような印刷工程により形成された第４レジストパターン２５０ｄをマスクにして、図２Ｃに示したように、前記絶縁層２２２が露出される時まで第２金属層２２５、ｎ＋シリコン層２２８ｂ及び非晶質シリコン層２２８ａをエッチングする。
【００３４】
このように第４レジストパターン２５０ｄを形成した後、図２Ｄに示したように、チャンネル領域の第２金属層２２５が露出される時まで第４レジストパターンを除去して第５レジストパターン２５０ｅを形成し、該第５レジストパターン２５０ｅをマスクにして、第２金属層２２５、ｎ＋シリコン層２２８ｂ及び非晶質シリコン層２２８ａをエッチングすることでチャンネル層を形成する半導体層２３８a、オーミック接触層２３８ｂ及びソース電極層２２５ａとドレイン電極層２２５ｂを形成する。
【００３５】
次いで、図２Ｅに示したように、前記ソース電極層２２５ａ及びドレイン電極層２２５ｂ上に残留する第５レジストパターン２５０ｅを除去した後、絶縁層２２２及びソース電極２２５ａとドレイン電極２２５ｂが形成された基板全面にＳｉＯｘまたはＳｉＮｘのような無機物質やＢＣＢまたはアクリルで構成された有機物質を蒸着またはコーティングして保護膜２２９を形成する。そして、該保護膜上に印刷方法を利用して第６レジストパターンを形成した後、該第６レジストパターン２５０ｆをマスクにして保護膜２２９をエッチングすることで、前記ドレイン電極２２５ｂの一部を露出させるドレイン・コンタクトホール２３０を形成する。
【００３６】
最後に、図２Ｆに示したように、前記保護膜２２９上にＩＴＯまたはインジウム−亜鉛酸化物（ＩＺＯ）等の透明な伝導性物質を蒸着した後、その上部に印刷方法を利用して第７レジストパターン２５０ｇを形成し、これをマスクにして前記透明な伝導性物質層をエッチングすることで、ドレイン電極２２５ｂと電気的に接続する画素電極２３１を形成する。
【００３７】
尚、本発明は、レジストパターンを形成するにおいて、グラビア・オフセット印刷法に限定されるものではなく、その他に、図示されてはないが、凸部を有するオフセット板を利用してパターンを形成するフレキソ(flexo)印刷法や、レジストを基板に塗布した後、前記レジストを予め製作されたスタンプで押してパターンを形成するマイクロ・コンタクト印刷法を行うこともできる。この時、ソース電極とドレイン電極及びアクティブ層を形成するために使用されるレジストパターンが１回の印刷工程により形成されるように、スタンプではチャンネル領域に対応する溝がソース電極層及びドレイン電極層に対応する溝より薄くなるべきである。
【００３８】
前記したように、本発明は、溝の厚さが相互に異なるクリシェを準備して厚さが相互に異なるレジストパターンを形成することができる。併せて、本発明の多段の溝を有するクリシェや印刷ロールを利用して、厚さが相互に異なるレジストパターンを１回の印刷工程により形成することもできる。
【００３９】
図４Ａ〜図４Ｄ及び図５Ａ〜図５Ｂは、本発明の他の実施形態を示した図で、図４Ａ〜図４Ｄは多段の溝が形成されたクリシェによりレジストパターンを形成する方法を示した図で、図５Ａ〜図５Ｂは多段の溝が形成された印刷ロールを利用してレジストパターンを形成する方法を示した図である。
【００４０】
以下、多段の溝が形成されたクリシェによる、厚さが相互に異なるレジストパターンの形成方法について説明する。
【００４１】
まず、図４Ａに示したように、厚さが相互に異なる多段の溝４０１が形成されたクリシェ４００を準備した後、図４Ｂに示したように、前記溝４０１が形成されたクリシェ４００上にレジスト４０４を塗布した後、ドクターブレード４０３を使用して前記クリシェ４００の表面を平らに押すことで、前記溝４０１の内部にレジスト４０４を充填する。次いで、図４Ｃに示したように、印刷ロール４１０を前記クリシェ４００の表面に接触させて回転することで、前記印刷ロール４１０の表面の溝４０１に充填されたレジスト４０４を転写させる。その後、図４Ｄに示したように、前記印刷ロール４１０の表面に転写されたレジスト４０４を準備された基板４２０上に再び転写させて、部分的に厚さの異なる多段のレジストパターン４５０を形成する。この時、前記基板４２０上にはゲート電極層、絶縁層、半導体層及び金属層が順次積層されている。前記レジストパターン４５０をマスクにして基板４２０をエッチングすると、相対的に厚く形成されたレジストパターン４５０ｂ領域にはソース電極及びドレイン電極が形成され、相対的に薄く形成されたレジストパターン４５０ａ領域にはソース電極及びドレイン電極間のチャンネル領域が形成される。
【００４２】
図５Ａ〜図５Ｃに示された方法は、多段の溝が形成された印刷ロールを利用してレジストパターンを形成する方法で、まず、図５Ａに示したように、多段の溝５０１が形成された印刷ロール５１０を準備した後、該印刷ロールをレジストが充填されたバケット５００に浸した後、前記印刷ロール５１０を回転させることで、印刷ロール５１０の表面に形成された多段の溝５０１の内部にレジスト５０４を充填する。この時、前記印刷ロール５１０の表面にはドクターブレード５０３が接触され、前記溝５０１を除外した印刷ロール５１０の表面に残っているレジストを除去する。このようにレジスト５０４が充填された印刷ロール５１０は、図５Ｂに示したように、予め準備された基板５２０上に接触して回転し、部分的に厚さの異なる多段のレジストパターン５５０を形成するようになる。この時、基板５２０上にはゲート電極層、絶縁層、半導体層及び金属層が順次積層されている。前記レジストパターン５５０をマスクにして基板５２０をエッチングすると、相対的に厚く形成されたレジストパターン５５０ｂ領域にはソース電極及びドレイン電極が形成され、相対的に薄く形成されたレジストパターン５５０ａ領域にはソース電極及びドレイン電極間のチャンネル領域が形成される。
【００４３】
本実施形態で所望の２段のパターンを工程中維持するためには、粘度が９０〜１２０ｃｐのレジストを使用しなければならない。
【００４４】
前記したように、本実施形態では、多段の溝が形成されたクリシェ又は印刷ロールを利用して、厚さが相互に異なるレジストパターンを１回の印刷工程により形成することができる。併せて、本実施形態では、レジストパターンが２段に形成された場合を例としたが、それ以上の段差を有するように形成することで、マスクの使用回数を減らして工程を一層簡略化することもできる。
【００４５】
【発明の効果】
以上説明したように、本発明に係る液晶表示素子の製造方法においては、薄膜トランジスタのソース電極とドレイン電極及びアクティブ層を１回のマスク工程により形成するために、溝の深さが相互に異なる二つのクリシェを準備するか、多段の溝を有するクリシェまたは印刷ロールを製作して、チャンネル領域に対応するレジストパターンを他の領域より薄く形成することで、関連技術における回折露光によるレジストパターンと同様なレジストパターンを得ることができ、よって、これまでのフォトマスク工程より工程が単純で且つ装備が簡単であるため、生産力を一層向上し得るという効果がある。
【図面の簡単な説明】
【図１Ａ】グラビア・オフセット印刷方式によるパターン形成方法を示した工程順序図である。
【図１Ｂ】グラビア・オフセット印刷方式によるパターン形成方法を示した工程順序図である。
【図１Ｃ】グラビア・オフセット印刷方式によるパターン形成方法を示した工程順序図である。
【図２Ａ】本発明に係るＴＦＴの第１実施形態による工程順序図である。
【図２Ｂ】本発明に係るＴＦＴの第１実施形態による工程順序図である。
【図２Ｃ】本発明に係るＴＦＴの第１実施形態による工程順序図である。
【図２Ｄ】本発明に係るＴＦＴの第１実施形態による工程順序図である。
【図２Ｅ】本発明に係るＴＦＴの第１実施形態による工程順序図である。
【図２Ｆ】本発明に係るＴＦＴの第１実施形態による工程順序図である。
【図３Ａ】第４レジストパターンを形成する工程順序図である。
【図３Ｂ】第４レジストパターンを形成する工程順序図である。
【図３Ｃ】第４レジストパターンを形成する工程順序図である。
【図３Ｄ】第４レジストパターンを形成する工程順序図である。
【図３Ｅ】第４レジストパターンを形成する工程順序図である。
【図３Ｆ】第４レジストパターンを形成する工程順序図である。
【図４Ａ】本発明の第２実施形態を示した図である。
【図４Ｂ】本発明の第２実施形態を示した図である。
【図４Ｃ】本発明の第２実施形態を示した図である。
【図４Ｄ】本発明の第２実施形態を示した図である。
【図５Ａ】本発明の第３実施形態を示した図である。
【図５Ｂ】本発明の第３実施形態を示した図である。
【図６】能動素子として薄膜トランジスタ(Thin Film Transistor)を使用するＴＦＴ−ＬＣＤを概略的に示した平面図である。
【図７】各画素内に配置されるＴＦＴを示した断面図である。
【図８Ａ】関連技術における４マスク工程によるＴＦＴの工程順序図である。
【図８Ｂ】関連技術における４マスク工程によるＴＦＴの工程順序図である。
【図８Ｃ】関連技術における４マスク工程によるＴＦＴの工程順序図である。
【図８Ｄ】関連技術における４マスク工程によるＴＦＴの工程順序図である。
【図８Ｅ】関連技術における４マスク工程によるＴＦＴの工程順序図である。
【符号の説明】
１００：クリシェ
１０４：レジスト
１０５：ドクターブレード
１１０：印刷ロール
２５０ａ〜２５０ｇ：レジストパターン

Claims (22)

  1. 印刷ロールにレジストパターンを形成する段階と、
    前記印刷ロールを使用して基板上に形成されたエッチング対象層上に多段のレジストパターンを印刷する段階と、
    前記印刷されたレジストパターンをマスクにしてエッチング対象層をエッチングする段階と、
    前記印刷されたレジストパターンを部分的に除去する段階と、
    前記部分的に除去されたレジストパターンを用いて前記エッチングされた対象層をエッチングする段階と、
    を行うことを特徴とする液晶表示素子における薄膜トランジスタの製作方法。
  2. 前記印刷ロールに多段のレジストパターンを形成する段階は、
    粘度が９０〜１２０ｃｐのレジストを使用することを特徴とする請求項１記載の液晶表示素子における薄膜トランジスタの製作方法。
  3. 前記多段のレジストパターンを印刷する段階は、
    第１の厚さを有する第１レジストパターン及び第２の厚さを有する第２レジストパターンを印刷する段階から構成されることを特徴とする請求項１記載の液晶表示素子における薄膜トランジスタの製作方法。
  4. 印刷ロールにレジストを形成する段階は、
    クリシェに多段の溝を形成する段階と、
    前記多段の溝の内部にレジストを充填させる段階と、
    前記多段の溝の内部に充填されたレジストを印刷ロールに転写させる段階と、から構成されることを特徴とする請求項１記載の液晶表示素子における薄膜トランジスタの製作方法。
  5. 前記印刷ロールにレジストを形成する段階は、
    前記印刷ロールに多段の溝を形成する段階と、
    前記多段の溝にレジストを充填させる段階と、から構成されることを特徴とする請求項１記載の液晶表示素子における薄膜トランジスタの製作方法。
  6. 基板を準備する段階と、
    前記基板上にゲート電極を形成する段階と、
    前記基板上にゲート絶縁層を形成する段階と、
    前記基板上に半導体層と金属層を蒸着する段階と、
    印刷ロールを使用して、第１領域と、前記金属層上の前記第１領域の両端にある２つの第２領域とを有する第１レジストパターンを形成する段階であり、前記第１領域は、前記第２領域の第２厚さよりも厚い、第１厚さを有している段階と、
    前記第１レジストパターンを使用して、前記金属層を金属パターンにエッチングする段階と、
    前記第１レジストパターンの前記第１領域を除去する段階と、
    ソース電極とドレイン電極を形成するために、残存する前記第１レジストパターンを使用して前記金属パターンをエッチングする段階と、
    前記基板上に保護層を形成する段階と、
    前記保護層上に画素電極を形成する段階と、
    を行うことを特徴とする液晶表示素子における薄膜トランジスタの製作方法。
  7. 前記第１レジストパターンを形成する段階が、
    第１領域と、該第１領域の側端に位置する第２領域を有する溝を前記印刷ロールに形成する段階であり、前記第１領域の深さが、前記第２領域の深さよりも浅いものである段階と、
    前記溝の内部にレジストを充填する段階と、
    から構成されることを特徴とする請求項６記載の液晶表示素子における薄膜トランジスタの製作方法。
  8. 第１レジストパターンを形成する段階が、
    クリシェに、第１領域と、該第１領域の側端に位置する第２領域を有する溝を形成する段階であり、前記第１領域の深さが、前記第２領域の深さよりも浅いものである段階と、
    前記溝の内部にレジストを充填させる段階と、
    前記溝に充填されたレジストを印刷ロールに転写させる段階と、から構成されることを特徴とする請求項６記載の液晶表示素子における薄膜トランジスタの製作方法。
  9. 前記第１レジストパターンを形成する段階が、
    第１クリシェに、第１深さ及び第１幅を有する第１溝を形成する段階と、
    前記第１溝内にレジストを充填する段階と、
    前記第１溝に充填されたレジストを印刷ロールに転写させる段階と、
    第１領域を形成するために、前記印刷ロールのレジストを、金属層上に再転写させる段階と、
    第２クリシェに、第２深さ及び第２幅を有する第２溝を形成する段階であり、前記第２溝が、前記第１溝の前記第１幅に対応する距離だけ離間している段階と、
    前記第２溝にレジストを充填する段階と、
    前記第２溝に充填されたレジストを印刷ロールに転写させる段階と、
    第２領域を形成するために、前記印刷ロールのレジストを、前記金属層上の前記第１領域の両端に、再転写させる段階と、
    から構成されることを特徴とする請求項６記載の液晶表示素子における薄膜トランジスタの製作方法。
  10. 多段の溝にレジストを充填する段階は、
    レジストで充填されたバケットを準備する段階と、
    前記バケットの内部に印刷ロールを浸して回転させる段階と、
    ドクターブレードを使用して、前記多段の溝を除外した印刷ロールの表面に塗布されたレジストを除去する段階と、から構成されることを特徴とする請求項７記載の液晶表示素子における薄膜トランジスタの製作方法。
  11. 多段の溝の内部にレジストを充填する段階は、
    クリシェにレジストを塗布する段階と、
    ドクターブレードを使用して、前記多段の溝を除外したクリシェの表面に塗布されたレジストを除去する段階と、から構成されることを特徴とする請求項８記載の液晶表示素子における薄膜トランジスタの製作方法。
  12. 前記ゲート電極を形成する段階が、
    前記基板上に金属層を形成する段階と、
    印刷ロールを使用して、第２レジストパターンを形成する段階と、
    前記第２レジストパターンを用いて前記金属層をエッチングする段階と、
    を行うことを特徴とする請求項６記載の液晶表示素子における薄膜トランジスタの製作方法。
  13. 前記印刷ロールに多段のレジストパターンを形成する段階は、
    粘度が９０〜１２０ｃｐのレジストを使用することを特徴とする請求項６記載の液晶表示素子における薄膜トランジスタの製作方法。
  14. 透明な基板を準備する段階と、
    前記基板の全面に絶縁層、半導体層及び金属層を順次積層する段階と、
    印刷ロールを使用して、前記金属層上に厚さが相互に異なるレジストパターンを印刷する段階と、
    前記レジストパターンを用いて前記金属層をエッチングする段階と、
    前記レジストパターンを除去する段階と、
    第１電極と第２電極を形成するために、前記除去されたレジストパターンを用いて、前記エッチングされた金属層をエッチングする段階と、
    を行うことを特徴とする液晶表示素子における薄膜トランジスタの製作方法。
  15. 前記第１電極は薄膜トランジスタのソース電極であり、第２電極は薄膜トランジスタのドレイン電極であり、
    前記ソース電極及びドレイン電極上に保護膜を形成する段階と、
    前記保護膜上にドレイン電極と電気的に接続する画素電極を形成する段階と、を更に行うことを特徴とする請求項１４記載の液晶表示素子における薄膜トランジスタの製作方法。
  16. 前記レジストパターンを印刷する段階は、
    第１電極及び第２電極間の離隔領域と対応する位置に第１溝が形成された第１クリシェを準備する段階と、
    前記第１電極及び第２電極と対応する位置に前記第１溝より深い第２溝及び第３溝が形成された第２クリシェを準備する段階と、
    前記第１溝にレジストを充填させた後、これを印刷ロールに転写させて固形化させる段階と、
    前記固形化されたレジストを金属層に再び転写させて第１レジストパターンを形成する段階と、
    前記第２溝及び第３溝にレジストを充填させた後、印刷ロールを使用して前記第１レジストパターンの両側面に第２レジストパターンを印刷する段階と、から構成されることを特徴とする請求項１４記載の液晶表示素子における薄膜トランジスタの製作方法。
  17. 透明な基板を準備する段階と、
    前記基板上にゲート電極を形成する段階と、
    前記基板の全面に絶縁層、半導体層及び金属層を順次積層する段階と、
    印刷ロールを使用して、前記基板の金属層に第１レジストパターンを塗布する段階と、
    印刷ロールを使用して、前記第１レジストパターンの両端に第２レジストパターンを塗布する段階であり、前記第２レジストパターンの厚さは前記第１レジストパターンの厚さよりも厚いものである段階と、
    前記第１及び第２レジストパターンを用いて、前記金属層をエッチングする段階と、
    前記第１レジストパターンを除去する段階と、
    アクティブ層、ソース電極及びドレイン電極を形成するために、前記第２レジストパターンを用いて、前記半導体層及びエッチングされた金属層をエッチングする段階と、
    前記ソース電極とドレイン電極上に保護膜を形成する段階と、
    前記保護膜上に前記ドレイン電極と電気的に接続する画素電極を形成する段階と、を行うことを特徴とする液晶表示素子における薄膜トランジスタの製作方法。
  18. 基板を準備する段階と、
    前記基板上にゲート電極を形成する段階と、
    前記基板上にゲート絶縁層を形成する段階と、
    前記基板上に半導体層と金属層を蒸着する段階と、
    印刷ロールを使用して、第１領域と、前記金属層上の前記第１領域の両端にある２つの第２領域とを有するレジストパターンを形成するために、スタンプで前記レジストを押し付ける段階であり、前記第１領域は、前記第２領域の第２厚さよりも厚い、第１厚さを有している段階と、
    前記レジストパターンを使用して、前記金属層を金属パターンにエッチングする段階と、
    前記レジストパターンの前記第１領域を除去する段階と、
    ソース電極とドレイン電極を形成するために、残存する前記レジストパターンを使用して、前記金属パターンをエッチングする段階と、
    前記基板上に保護層を形成する段階と、
    前記保護層上に画素電極を形成する段階と、
    を行うことを特徴とする液晶表示素子における薄膜トランジスタの製作方法。
  19. 前記画素電極を形成する段階が、
    前記印刷ロールを使用して、前記保護層上に、第３レジストパターンを形成する段階と、
    前記ドレイン電極上にコンタクトホールを形成するために、前記第３レジストパターン を用いて、前記保護層をエッチングする段階と、
    前記保護層上に金属層を形成する段階と、
    前記印刷ロールを使用して、前記金属層上に、第４レジストパターンを形成する段階と、
    前記コンタクトホールを介して前記ドレイン電極と接続する前記画素電極を形成するために、前記第４レジストパターンを使用して、金属層をエッチングする段階と、
    を行うことを特徴とする請求項６記載の液晶表示素子における薄膜トランジスタの製作方法。
  20. 透明な基板を準備する段階と、
    前記基板の全面に絶縁層、半導体層及び金属層を順次積層する段階と、
    スタンプを用いて、前記金属層上に、異なる厚さを有するレジストパターンを印刷する段階と、
    前記レジストパターンを使用して、前記金属層をエッチングする段階と、
    前記レジストパターンを除去する段階と、
    第１電極及び第２電極を形成するために、前記除去されたレジストパターンを使用して、前記エッチングされた金属層をエッチングする段階と、
    を行うことを特徴とする液晶表示素子における薄膜トランジスタの製作方法。
  21. 前記第１電極が薄膜トランジスタのソース電極であり、前記第２電極が薄膜トランジスタのドレイン電極であることを特徴とする請求項２０に記載の液晶表示素子における薄膜トランジスタの製作方法が、
    前記ソース電極及びドレイン電極上に保護層を形成する段階と、
    前記保護層上に、前記ドレイン電極に接続する画素電極を形成する段階と、
    を行うことを特徴とする請求項２０記載の液晶表示素子における薄膜トランジスタの製作方法。
  22. 前記レジストパターンを印刷する段階が、
    前記基板上に形成される前記金属層上に均一にレジストを転写する段階と、
    第１、第２及び第３の溝を有するスタンプと、前記基板上のレジストを接触させる段階であり、前記第１の溝が、前記第１の溝を囲む前記第２及び第３の溝よりも浅い段階と、
    前記スタンプを前記レジストに押し付ける段階と、
    第１、第２及び第３凹部の形成の後、前記基板から前記スタンプを取り除く段階であり、前記第１凹部の厚さは、該第１凹部を囲む前記第２及び第３凹部の厚さよりも薄いものである段階と、
    を行うことを特徴とする請求項２０記載の液晶表示素子における薄膜トランジスタの製作方法。
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