JP3792613B2 - 高周波特性評価用基板ならびに測定方法 - Google Patents
高周波特性評価用基板ならびに測定方法 Download PDFInfo
- Publication number
- JP3792613B2 JP3792613B2 JP2002188690A JP2002188690A JP3792613B2 JP 3792613 B2 JP3792613 B2 JP 3792613B2 JP 2002188690 A JP2002188690 A JP 2002188690A JP 2002188690 A JP2002188690 A JP 2002188690A JP 3792613 B2 JP3792613 B2 JP 3792613B2
- Authority
- JP
- Japan
- Prior art keywords
- evaluation
- via hole
- insulating layer
- pattern
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Measuring Leads Or Probes (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、面実装型の電子部品素子の高周波特性を評価するための基板並びに測定方法に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化、高機能化に伴い、電子機器内に設置される電子部品も小型化、薄型化、高周波対応などの要求が強くなってきている。
【０００３】
特に、大量の情報を高速に処理する必要のあるコンピュータの高速デジタル回路では、パーソナルコンピュータレベルにおいても、ＣＰＵチップ内のクロック周波数は２００ＭＨｚから１ＧＨｚ、チップ間バスのクロック周波数も７５ＭＨｚから１３３ＭＨｚという具合に高速化が顕著である。
【０００４】
また、ＬＳＩの集積度が高まりチップ内の素子数の増大につれ、消費電力を抑えるために電源電圧は低下の傾向にある。これらＩＣ回路の高速化、高密度化、低電圧化に伴い、コンデンサ等の受動部品も小型大容量化と併せて、高周波もしくは高速パルスに対して優れた特性を示すことが必須になってきている。
【０００５】
受動部品の高周波特性の要求が高くなると同時に、その高周波特性の評価技術も重要となってくる。
【０００６】
従来、このような受動部品の高周波特性評価方法としては、伝送線路を形成し、受動素子を実装し、評価する手法が一般的であった。これら伝送線路を用いた評価手法では、伝送線路の特性インピーダンスと接点、並びに素子のインピーダンスとの整合をとるのが難しく、反射等の問題が生じ、高精度の評価が困難であった。特開平１０−３００７７８号や、特開平４−２９０９６８号、特開平２−２５３１７１号等にインピーダンス整合の問題を解消する手法が開示されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、これら伝送線路を用いた評価法では、測定対象の電子部品素子とインピーダンスに合わせた伝送線路を作製する必要がある。測定の精度は伝送線路の設計精度に左右されることとなる。さらには、電子部品素子は、複数の端子を有するものが多く、インピーダンス整合を考慮した伝送線路が必要であり、伝送線路自身の設計が困難となる問題があった。
【０００８】
本発明は、上述の課題を鑑みて案出されたものであり、その目的は面実装電子部品の実使用環境下を模擬でき、さらに高精度な高周波特性が評価できる高周波特性用評価基板及び測定方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、表面あるいは底面に複数の第１及び第２の外部電極が形成された電子部品素子の高周波特性評価に用いる高周波特性評価用基板であって、
支持基板上に、第１導体層、第１絶縁層、第２導体層、第２絶縁層を順次積層するとともに、表面側に複数の第１及び第２の実装用パッドを有し、前記支持基板の裏面に第１及び第２実装用評価プローブパッド、第１及び第２開放用評価プローブパッド、第１及び第２短絡用評価プローブパッドを有し、且つ、
前記第１導体層、前記第１絶縁層、前記第２導体層、前記第２絶縁層、前記複数の第１及び第２の表面パッド及び複数のビアホールとで構成される実装用評価パターン及び開放用評価パターンと、
前記第１導体層、前記第１絶縁層、前記第２導体層、前記第２絶縁層及び複数のビアホールとで構成される短絡用評価パターンとを並設するともに、
前記実装用評価パターンは、前記電子部品素子の前記第１の外部電極に導通する第１表面パッドを、第２絶縁層に形成されたビアホール、第２の導体層に形成された開口部を貫くビアホール、第１絶縁層に形成されたビアホール、前記第１導体層、前記支持基板に形成されたビアホールを介して第１実装用評価プローブパッドに接続させるとともに、
前記電子部品素子の第２の外部電極に導通する第２の表面パッドを、前記第２の絶縁層に形成されたビアホール、前記第２導通層、第１絶縁層に形成されたビアホール、第１導体層に形成された開口部を貫くビアホール、前記支持基板に形成されたビアホールを介して第２実装用評価プローブパッドに接続させるとともに、
前記開放用評価パターンは、第１の表面パッドを、第２絶縁層に形成されたビアホール、第２の導体層に形成された開口部を貫くビアホール、第１絶縁層に形成されたビアホール、前記第１導体層、前記支持基板に形成されたビアホールを介して第１開放用評価プローブパッドに接続させ、
前記第２の表面パッドを、前記第２の絶縁層に形成されたビアホール、前記第２導通層、第１絶縁層に形成されたビアホール、第１導体層に形成された開口部を貫くビアホール、前記支持基板に形成されたビアホールを介して第２開放用評価プローブパッドに接続させ、
前記短絡用評価パターンは、第２の導体層、第１絶縁層に形成されたビアホール、前記第１導体層、前記支持基板に形成されたビアホールを介して第１短絡用評価プローブパッドに接続させ、
前記第２導通層、第１絶縁層に形成されたビアホール、第１導体層に形成された開口部を貫くビアホール、前記支持基板に形成されたビアホールを介して第２短絡用評価プローブパッドに接続させてなる高周波特性評価用基板である。
【００１０】
そして、このような高周波特性評価用基板上に形成された実装用評価パターンに電子部品素子を搭載し、前記第１実装用評価プローブパッドと前記第２実装用評価プローブパッドとの間で測定された電子部品素子の高周波特性に対して、前記開放用評価パターンの前記第１開放用評価プローブパッドと前記第２開放用評価プローブパッドとの間で測定された容量成分と、前記短絡用評価パターンの前記第１短絡用評価プローブパッドと前記第２短絡用評価プローブパッドとの間で測定された抵抗成分及びインダクタンス成分とに基づいて、前記電子部品素子の純粋な高周波特性を測定する高周波特性測定方法である。
【００１１】
また、高周波特性評価用基板上に形成された実装用評価パターン、開放用評価パターン、短絡用評価パターンの各第１プローブパッド及び第２プローブパッドは、各パターンの中央部に配置されるよう形成されている。
【００１２】
また、高周波特性評価用基板上に形成された実装用評価パターン、開放用パターン、短絡用パターンの各第１プローブパッドと第２プローブパッドとが２０μｍ以内に形成されている。
【００１３】
また、支持基板に形成されるビアホールの径が０．1ｍｍ以内であり、かつ開口部が抵抵抗な導通材料で充填されている。
【００１４】
さらに、支持基板の厚みが０．５ｍｍ以下であって、前記支持基板上に形成される、第１導体層、第２導体層の厚みｔ１が０．５μｍ≦ｔ１≦３μｍであり、かつ第１絶縁層の厚みｔ２が１μｍ≦ｔ２≦１０μｍであり、さらに第１絶縁層の比誘電率ｋがｋ＜５である。
【００１５】
【発明の実施の形態】
以下、本発明の高周波特性評価用基板ならびに測定方法について、図面に基づいて概説する。
【００１６】
図１は本発明の高周波特性評価用基板の測定対象の電子部品素子を搭載した状態の断面図であり、また、図２（ａ）〜図２（ｃ）は各パターンの拡大断面図であり、図３（ａ）、（ｂ）は各パターンの平面図である。
【００１７】
高周波特性評価用基板１０は、支持基板１と、支持基板１上に形成された第１導体層４、第１絶縁層５、第２導体層６、第２絶縁層７が積層されている。そして、これらの接続パターンにより、３つのパターンを並設している。１つは、実装用評価パターンＡであり、例えば、電子部品素子１１を実装させて、高周波特性評価用基板１０に寄生するインダクタンス成分Ｌ、抵抗成分Ｒ、容量成分Ｃを含有させて、電子部品素子１１の高周波特性を測定するものである。
【００１８】
いま１つは、開放用評価パターンＢであり、例えば、電子部品素子１１を実装しない状態での高周波特性評価用基板１０に寄生する容量成分Ｃを測定するものである。
【００１９】
もう１つは、短絡用評価パターンＣであり、例えば、電子部品素子１１を実装しない状態での高周波特性評価用基板１０に寄生するインダクタンス成分Ｌ、抵抗成分Ｒを測定するものである。
【００２０】
このように、高周波特性評価用基板１０の寄生特性を含む電子部品素子１０の高周波特性を測定し、さらに、高周波特性評価用基板１０のインダクタンス成分Ｌ、抵抗成分Ｒ、さらには容量成分Ｒを正確に測定することにより、電子部品素子１１の純粋な高周波特性を容易に算出することができる。
【００２１】
そして、支持基板１の裏面には、各パターンＡ、Ｂ、Ｃ内の接続された６つのプローブパッドが形成されている。即ち、実装用評価パターンＡと接続する１対の第１及び第２実装用評価プローブパッド３ａ、３ｂ、開放用評価パターンＢと接続する１対の第１及び第２開放用評価プローブパッド３ｃ、３ｄ、短絡用評価パターンＣと接続する１対の第１及び第２開放用評価プローブパッド３ｅ、３ｆが形成されている。特に、第１及び第２実装用評価プローブパッド３ａ、３ｂは、１つの電子部品素子に対して２つの第１及び第２実装用評価プローブパッド３ａ、３ｂが形成されるので、Ｎ個の電子部品素子１１を搭載する高周波特性評価用基板１０には、Ｎ対の第１及び第２実装用評価プローブパッド３ａ、３ｂが形成されることになる。
【００２２】
また、支持基板１には、各プローブパッド３a〜３ｆに接続するビアホール２ａ〜２ｆが形成されている。
【００２３】
また、支持基板１の表面側に、同一工程で形成され、各パターンＡ、Ｂ、Ｃ毎に独立した所定パターンの第１導体層４Ａ、４Ｂ、４Ｃ、同一工程で形成され、各パターンＡ、Ｂ、Ｃに共通的に形成された所定パターンの第１の絶縁層５（各パターンＡ、Ｂ、Ｃ毎に分けて５Ａ、５Ｂ、５Ｃとも表記する）、同一工程で形成され、各パターンＡ、Ｂ、Ｃ毎に独立した所定パターンの第２導体層６Ａ、６Ｂ、６Ｃ、同一工程で形成され、各パターンＡ、Ｂ、Ｃに共通的に形成された所定パターンの第２の絶縁層７（各パターンＡ、Ｂ、Ｃ毎に分けて７Ａ、７Ｂ、７Ｃとも表記する）が順次積層した構造となっている。尚、複数の表面パッド８ａ、８ｂは、実装用評価パターンＡ、開放用評価パターンＢにおいて形成されるものであり、第２絶縁層７上に形成してもよいし、また、第２絶縁層７の所定パターン、即ち、開口部７１ａ、７１ｂを形成して、この開口部から露出する第２導通層６を表面パッドとしてもよい。この表面パッド８ａ、８ｂは、測定する表面実装可能な電子部品素子１１の外部電極１１a、11ｂに対応するように形成されている。尚、実装に電子部品素子１１が搭載されるのは、実装用評価パターンＡの表面パッド８ａ、８ｂであり、開放用評価パターンＢの表面パッドは、電子部品素子１１が実装されることのないダミー表面パッドとなる。
【００２４】
このような表面パッド８ａ、８ｂは、例えば、電子部品素子１１の外部電極１１ａ、１１ｂに対応して、例えば８行２列に配列された１６個のパッドで構成されている。また、実装用評価パターンＡの表面パッド８ａ、８ｂは、２種のパッドがあり、例えば電子部品素子の電極パッドの極性に対応して交互に配列されている。電子部品素子の一方の極性の外部電極１１ａに接続する第１表面パッド８ａと、電子部品素子の他方の極性の外部電極１１ｂに接続する第２表面パッド８ｂとがある。
【００２５】
ここで、実装用評価パターンＡを図２（ａ）、図３（ａ）を用いて説明する。尚、図３（a）は開放用評価パターンＢと同一である。
【００２６】
実装用評価パターンＡの第２絶縁層７Ａには、表面パッド８a、８ｂを構成する開口部７１ａ、７１ｂが形成されている。第２導体層６Ａは、第１の表面パッド８aに対応して第２導体層６と接続することがない、例えは千鳥状の開口部６１Ａが形成され、この開口部６１Ａ内には、ビアホール６２Ａ（例えば、表面パッド８ａとなる導体）が形成されている。
【００２７】
また、第１絶縁層５Ａには、上述のビアホール６２Ａに対応して千鳥状のビアホール５１Ａが形成されている。そして、このビアホール５１Ａは第１導体層４Ａに接続されている。そして、第１の導体層４Ａは、支持基板１に形成したビアホール２ａを介して第１実装用評価プローブパッド３ａに接続している。
【００２８】
即ち、千鳥状に配列された複数の表面パッド８ａは、第２導体層６のビアホール６２Ａ、絶縁層５Ａに形成したビアホール５１Ａを介して第１導体層４で１つに接続し、さらに、支持基板１のビアホール２aを介して第１実装用評価プローブパッド３ａに接続する。
【００２９】
また、表面パッド８ｂは、第２絶縁層７の開口部７１ｂから第２導体層６Ａの一部が露出している。このため、千鳥状に配列された複数の表面パッド８ｂは、第２導体層６Ａに接続している。そして、第２導体層６Ａは、第１絶縁層５Ａに形成したビアホール５２Ａ、第１導体層４Ａに形成した開口部４１Ａ内のビアホール４２Ａを介して、支持基板１のビアホール２ｂを介して第２実装用評価プローブパッド３ｂに接続する。
【００３０】
尚、開口部及びその内部のビアホールは、導体層４、６を形成するにあたり、導体層を形成した後、環状にエッチングにより形成することができる。尚、ビアホールであっても、実質的に導体層の膜厚と同等の厚みで構成されるものである。
【００３１】
次に、開放用評価パターンＢを図２（ｂ）を用いて説明すると、開放用評価パターンＢは、上述の実装用評価パターンＡと、表面パッド８ａ、８ｂには、測定対象の電子部品素子１１が搭載されないダミー表面パッドである以外は、同一である。このため、各導体層、絶縁層の平面パターンは、図３（ａ）と同一となるため、開放用評価パターンＢを省略している。尚、図３（ａ）には、符号にＢに追加している。しかも、各ビアホールの位置は、開口部位置は、平面移動させただけの同一形状とすることが重要である。そして、開放用評価パターンＢは、支持基板１の裏面に第１開放用評価プローブパッド３ｃ、第２開放用評価プローブパッド３ｄを有している。
【００３２】
次に、短絡用評価パターンＣを図２（ｃ）、図３（ｂ）を用いて説明すると、短絡用評価パターンＣの第２絶縁層７Ｃには開口部が形成されていない。また、第２導体層６Ｃにも千鳥状の開口部などは形成されていない。即ち、上述の実装用評価パターンＡや開放用評価パターンＢのように、支持基板１の裏面側の第１短絡用評価プローブパッド３ｅ、第２短絡用評価プローブパッド３ｆから引き出された経路（ビアホールや第１導体層）は、第２導体層で短絡することになる。
【００３３】
具体的には、第２絶縁層６Ｃの下部の第１絶縁層５には、実装用評価パターンの表面パッド８aに対応させて千鳥状のビアホール５１Ｃが形成されている。そして、このビアホール５１Ｃは第１導体層４Ｃに接続されている。そして、第１の導体層４Ｃは、支持基板１に形成したビアホール２ｅを介して第１短絡用評価プローブパッド３ｅに接続している。
【００３４】
また、第２導体層６Ｃの一部は、第１絶縁層５Ｃに形成したビアホール５２Ｃ、第１導体層４Ｃに形成した開口部４１Ｃ内のビアホール４２Ｃを介して、支持基板１のビアホール２ｆを介して第２短絡用評価プローブパッド３ｆに接続する。
【００３５】
次に本発明の高周波特性の評価方法を説明する。
【００３６】
まず、実装用評価パターンに高周波特性を測定する対象物である電子部品素子１１を、図２（a）のように実装する。ここで、電子部品素子１１の一例としては、例えば、絶縁基板上に、薄膜技法で、下部電極、誘電体層、上部電極を形成し、実装底面に、下部電極と接続する第１外部電極と、上部電極と接続する第２外部電極が交互に配置された薄膜コンデンサが例示できる。
【００３７】
即ち、第１外部電極、第２外部電極は、おのおの８行２列の１６個が、隣接しあう外部端子の極性が変わるように形成されている。すなわち、電子部品素子１１では、図４（ａ）の右側の点線に示すように、等価的には抵抗成分、インダクタンス成分、容量成分を有している。
【００３８】
このように電子部品素子１１を、高周波特性測定装置１２の一対のプローブ１３ａ、１３ｂを用いて、実装用評価パターンＡを介して一対の実装用評価プローブパッド３ａ、３ｂとの間で高周波特性を測定した場合、実際には、図４（ａ）の左側枠内で示す実装用評価パターンＡに寄生する抵抗成分、インダクタンス成分、容量成分を含んで測定してしまうことになる。
次に開放用評価パターンＢを用いて、高周波特性測定装置１２の一対のプローブ１３ａ、１３ｂを、開放用評価プローブパッド３ｃ，３ｄに接触して測定する。開放用評価パターンＢには電子部品素子１１が実装されていないため、表面パッド８ａ、８ｂが開放状態となっている。これにより、開放用評価プローブパッド３ｃ，３ｄから測定される特性は、図４（ｂ）に示すように、図４（ａ）の左側枠内の容量成分Ｃに相当する容量が測定できる。
【００３９】
この容量成分は、例えば、開放用評価基板Ｂの第１導体層４と第２導体層６との間に発生する容量成分、第１絶縁層５と交差するビアホール５２Ｂの周囲で発生する浮遊容量などに起因するものである。
【００４０】
次に、短絡用評価パターンＣを用いて、高周波特性測定装置１２の一対のプローブ１３ａ、１３ｂを、短絡用評価プローブパッド３ｅ、３ｆに接触して測定する。短絡用評価パターンＣは、第１導体層４と第２導体層６とが、ビアホール導体５１Ｃ、５２Ｃによって短絡状態となっている。これにより、短絡用評価プローブパッド３ｅ、３ｆより測定される特性は、実装用評価パターンＡにおいて、電子部品素子１１からビアホール４２Ａ、５１Ａ、５２Ａ、第２及び第１導体層４Ａ、６Ａを経由して、第１及び第２の実装用評価プローブパッド３ａ、３ｂまでに相当する抵抗成分Ｒ、インダクタンス成分、すなわち、図４（ｃ）に示すように、図４（ａ）のようにの左側内の実装用評価パターンＡの抵抗成分、インダクタンス成分が測定できる。
【００４１】
そして、実装用評価パターンＡの実装用評価プローブパッド３ａ，３ｂで測定された結果から、開放用評価パターンＢ、短絡用評価パターンＣで測定された結果を差し引けば、実装用評価パターンＡ中の電子部品素子１１とはまったく関係のない抵抗成分及びインダクタンス成分を除外することができる。
【００４２】
具体的には、測定装置（例えばインピーダンスアナライザー、ネットワークアナライザー）１２と、高周波プローブ１３ａ、１３ｂ、高周波プローブ校正基板を用いて、高周波プローブ先端までの補正を行なう。この状態で、プローブを開放用評価パターンＢ、短絡用評価パターンＣに形成されたプローブパッド８ａ，８ｂに接触させ、開放用評価パターンＢで基板のオープン補正、短絡用評価パターンＣで基板のショート補正を行なう。このとき、素子を実装する基板が有する寄生の容量（Ｃ）成分、抵抗（Ｒ）成分、インダクタンス（Ｌ）成分が補正される。
【００４３】
次に、電子部品素子１１が実装された実装用評価基板１０の実装用評価プローブパッド３ａ，３ｂにプローブを接触させ、高周波特性を評価する。
【００４４】
上述のように、実装用評価パターンＡで測定された結果を、開放用評価パターンＢ、短絡用評価パターンＣで測定された結果で補正が行われているので、実装された電子部品１１の高周波特性のみを測定・評価することができる。特に高い周波数で動作し、実装底面に複数の外部電極が形成された電子部品素子１１においては、多数端子の電子部品素子１１全体の純粋な高周波特性を評価することが困難であるが、本発明の高周波特性評価用基板１０を用いた測定方法では、非常に簡単に実装用評価パターンに寄生する容量成分Ｃ、抵抗成分Ｒ、インダクタンス成分Ｌを測定でき、結果として、電子部品素子１１の高周波特性を簡単に求めることができる。
【００４５】
さらに、本発明の高周波特性評価基板１０では、実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣのそれぞれのパターンの裏面側に、プローブパッド３ａ〜３ｆを配置しているため、実装用評価パターンＡに起因する、特にインダクタンス成分を小さくすることができ、プローブの位置ずれ、パターンの位置ズレにほとんど影響さえることなく、開放用評価パターンＢ、短絡用評価パターンＣの補正を行なうことが可能となり、電子部品素子１１のより精度の高い高周波特性の測定・評価が可能となる。
【００４６】
このような測定方法に用いる上述の実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣが形成される支持基板１は一定の強度があり、絶縁されているものであれば、特に限定されない。例えば、アルミナ、サファイア、ガラス、石英等の無機酸化物や、エポキシ樹脂、ガラスエポキシ樹脂等の樹脂系材料から選ばれる。また、支持基板１に形成されるビアホール３ａ〜３ｆは、レーザーや感光剤のパターニングにより貫通孔が形成され、その内壁面または内部に導体材料が供給されて形成される。貫通孔(ビアホール)径は特に限定されないが、φ５０μｍ〜１００μｍ程度が望ましい。φ５０μｍ未満となると、加工が難しくなると同時に、貫通孔に充填される導体材料のインダクタンスが大きくなるため、補正でのばらつきが大きくなるからである。また、支持基板1の厚みは０．５ｍｍ以下が望ましい、０．５ｍｍを越えると、導体経路が長くなり、支持基板1内の寄生のインダクタンス成分が大きくなり、結果として補正のばらつきを生じさせてしまうからである。
【００４７】
さらに、支持基板1の裏面に形成されるビアホール３ａ〜３ｆは、支持基板１表面に形成される実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣに対して、中央部に配置されていることが望ましい。中央部よりずれてしまうと、プローブパッド３ａ〜３ｆから検出される電流経路の対照性が崩れる為、実装用評価パターンＡに起因するインダクタンス成分が大きくなり、結果として補正のばらつきを生じさせてしまうからである。
【００４８】
第１導通層４及び第２導通層６は抵抗率が低く、加工性の良い材料より選ばれる。電子部品素子１１の実装を行なうので、リフロー温度に耐え得る耐熱性、耐酸化性があれば、特に限定されない。例えば、Ａｕ、Ｃｕ、Ａｌ、Ｎｉ、Ｗ、Ｍｏ、Ｐｔ等の材料である。導体層を形成するにあたり、公知の密着材料であるＴｉ、Ｃｒ等を介在させてもよい。
【００４９】
第１導体層４、第２導体層６の膜厚ｔ１は０．５μｍ以上であれば良く、特には１μｍ以上３μｍ以下であれば特に限定されない。０．５μｍ未満では被覆性にバラツキが生じ、基板間の抵抗のバラツキとなり、高精度の補正が困難となるおそれがあるからである。０．５μｍ以上では高周波領域での導体の表皮効果を考慮すると導体層の抵抗は殆ど変化しないからである。
【００５０】
第１絶縁層５及び第２絶縁層７、特に、第１絶縁層５は比誘電率５以下であれば良く、特に限定されない。例えば、ＳｉＯ2、ポリイミド、テフロン（Ｒ）樹脂、ＢＣＢ（ベンゾシクロブテン）、ＳｉＮｘ、ソルダーレジスト等があげられる。層の厚みは１μｍ以上あれば良いが、特には１μｍ以上１０μｍ以下であることが望ましい。
【００５１】
また、各実装用評価パターンＡ，開放用評価パターンＢ、短絡用評価パターンＣにおいて、表面パッド８ａ、８ｂやビアホール導体、プローブパッド３ａ〜３ｆの形成位置の精度は、それそれのパターンＡ、Ｂ、Ｃ間で±２０μｍ以内であることが望ましい。２０μｍを越えると、実装用評価パターンＡの容量成分と開放用評価パターンＢ、短絡用評価パターンＣの容量成分、抵抗成分、インダクタンス成分との差が大きくなり、実装用評価パターンＡに寄生する容量成分や抵抗成分、インダクタンス成分との差が大きくなり、実装用評価される電子部品素子の高周波特性を評価することが不可能となるからである。
【００５２】
尚、本発明の高周波特性評価基板１０に形成される実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣにおけるビアホールの配列は電子部品素子１１の外部電極の配列、極性に応じて設定すれば、任意のパターンで形成できるので、多端子（多電極）の電子部品素子の評価も可能となる。
【００５３】
以下に、本発明の実施例を説明する。
【００５４】
【実施例】
まず、基板厚み０．２５ｍｍのアルミナからなる支持基板１上に、ＹＡＧレーザーを用いて、φ１００μｍの貫通孔を各パターンあたり２個形成した。貫通孔のピッチは０．５ｍｍであった。
【００５５】
次に、アルミナ支持基板１の貫通孔にＡｕ導体のペーストを充填し、５００℃で焼き付けを行い、ビアホール３ａ〜３ｆとした。
【００５６】
再度、支持基板１表面、裏面を研磨し、導体で充填されたビアホール３ａ〜３ｆを有する支持基板１とした。
【００５７】
次にアルミナからなる支持基板１上に高周波マグネトロンスパッタ法を用いて、膜厚１０ｎｍのＴｉ層、０．５μｍのＡｕ層、０．２μｍのＴｉ層、１．０μｍＮｉ層、０．１μｍのＡｕ層を積層し、第１導体層４とした。
【００５８】
次に、フォトリソグラフィ技術を用いて、パターンに加工した。即ち、実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣに対応させて加工を行なう。第１導体層４上に膜厚約３μｍの光感光性のＢＣＢ樹脂を塗布し、露光、現像を行い、実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣに対応させたパターンに加工し、第１絶縁層５とした。
【００５９】
次に、再度スパッタ法を用いて、第１導体層４と同じ層構成を有する第２導体層６を形成し、フォトリソグラフィ技術を用いて、実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣに対応させたパターンに加工した。この場合、短絡用評価パターンＣのみが第２導体層６のパターン変更が必要となり、実装状態とほぼ同じ経路を電流が流れるように短絡させた。
【００６０】
最後に、膜厚約３μｍの光感光性ＢＣＢ樹脂（比誘電率２．５）を塗布し、露光、現像を行い、実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣに対応させたパターンに加工し、実装用評価パターンＡ、開放用評価パターンＢのみに、例えば１６端子の表面パッド８ａ、８ｂとなる開口部を形成した。尚、必要に応じて、支持基板１の裏面側には、ビアホール３ａ〜３ｆと導通するプローブパッド２ａ〜２ｆを形成して、高周波特性評価基板とした。
【００６１】
支持基板１上に形成されたパターンの位置精度並びに裏面に形成されたプローブパッドと表面パッドとの位置精度は±１０μｍ以内であった。
【００６２】
評価する１６端子の電子部品素子１１（薄膜コンデンサ）は、コンピュータシミュレーションの結果、容量約４０ｎＦ、ＥＳＲ４０ｍΩ、ＥＳＬ８ｐＨの特性を示す極低インダクタンス構造の薄膜コンデンサである。端子間ピッチは横方向に０．２５ｍｍ、縦方向に０．５ｍｍであった。
【００６３】
評価する薄膜コンデンサを基板の実装用評価パターンＡに載せ、リフローを行い、実装用評価パターンＡに実装した。
【００６４】
測定はインピーダンスアナライザー（ヒューレットパッカード社製 ＨＰ４２９１Ａ）と高周波プローブ（ピコプローブ社製 ４０Ａ−ＳＧ−６００−Ｐ）を用い、周波数１ＭＨｚから１．８ＧＨｚまでのインピーダンス特性を評価した。
【００６５】
まず始めに、校正基板（ピコプローブ社製ＣＳ−１１）を用いて、プローブ先端までの補正（オープン−ショート−５０Ωロード）を行った。
【００６６】
次に、補正部のオープン補正パターンのプローブパッドに高周波プローブを接触させ、オープン補正を行った。その後、補正部のショートパターンのプローブパッドに高周波プローブを接触させ、ショート補正を行った。
【００６７】
基板の補正終了後、１６端子の薄膜コンデンサが実装された実装部のプローブパッドに高周波プローブを接触させ、１６端子の薄膜コンデンサのインピーダンス特性を評価した。
【００６８】
評価結果を図５に示す。比較のため、コンピューターシミュレーション結果も同図内に標記した。
【００６９】
図５に示した様に、多端子の極低インダクタンス薄膜コンデンサ自身のインピーダンス特性はシミュレーション結果と良く一致しているのがわかる。実測のインピーダンス特性の等価回路解析の結果、測定した薄膜コンデンサの特性は容量３８ｎＦ、ＥＳＲ ３０ｍΩ、ＥＳＬ ９．６ｐＨであった。シミュレーションとのインダクタンス値の違いは実装部の半田ＢＧＡに起因するインダクタンス成分による。
本発明の高周波測定基板並びに測定方法を用いることにより、高精度な評価が可能となる。
【００７０】
【発明の効果】
本発明によれば、支持基板表面に高周波特性を測定・評価する電子部品素子が実装され、測定される実装用評価パターンと、電子部品素子が搭載されていない状態の開放用評価パターンと、実装用評価パターンにおける電流経路を等価的に作成した短絡用評価パターンを具備し、支持基板裏面に実装用評価、開放用評価、短絡用評価パターン形成部の中央部に対応する支持基板裏面側にプローブパッドを具備する高周波特性基板を作製することにより、実装用評価パターンに寄生する容量成分、抵抗成分、インダクタンス成分をより高精度で補正することにより、実装用評価パターンに実装された電子部品素子のみの高周波特性を簡単に測定・評価することが可能となる。
【図面の簡単な説明】
【図１】本発明の高周波特性評価基板の断面図である。
【図２】（ａ）は実装用評価パターン部分の拡大断面図であり、（ｂ）は開放用評価パターン部分の拡大断面図であり、（ｃ）短絡用評価パターン部分の拡大断面図である。
【図３】本発明の高周波特性評価基板の各パターンの平面図であり、（ａ）は電子部品素子を実装した実装用評価パターン及び開放用評価パターンの平面図、（ｂ）は短絡用評価パターンの平面図である。
【図４】本発明の高周波特性評価方法を説明するための等価回路図であり、（ａ）は実装用評価パターンでの等価回路図であり、（ｂ）は開放用評価パターンの等価回路図、（ｃ）は、短絡用評価パターンの等価回路図である。
【図５】本発明の実施例で測定した１６端子の薄膜コンデンサのインピーダンス特性の実測値とシミュレーション結果を比較した図である。
【符号の説明】
１０ 高周波特性評価用基板
１ 支持基板
４、４Ａ、４Ｂ、４Ｃ 第１導体層
５、５Ａ、５Ｂ、５Ｃ 第１絶縁層
６、６Ａ、６Ｂ、６Ｃ 第２導体層
７、７Ａ、７Ｂ、７Ｃ 第１絶縁層
８ａ、８ｂ 表面パッド
３ａ、３ｂ 第１及び第２実装用評価プローブパッド
３ｃ、３ｄ 第１及び第２開放用評価プローブパッド
３ｅ、３ｆ 第１及び第２短絡用評価プローブバッド
Ａ 実装用評価パターン
Ｂ 開放用評価パターン
Ｃ 短絡用評価パターン
【発明の属する技術分野】
本発明は、面実装型の電子部品素子の高周波特性を評価するための基板並びに測定方法に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化、高機能化に伴い、電子機器内に設置される電子部品も小型化、薄型化、高周波対応などの要求が強くなってきている。
【０００３】
特に、大量の情報を高速に処理する必要のあるコンピュータの高速デジタル回路では、パーソナルコンピュータレベルにおいても、ＣＰＵチップ内のクロック周波数は２００ＭＨｚから１ＧＨｚ、チップ間バスのクロック周波数も７５ＭＨｚから１３３ＭＨｚという具合に高速化が顕著である。
【０００４】
また、ＬＳＩの集積度が高まりチップ内の素子数の増大につれ、消費電力を抑えるために電源電圧は低下の傾向にある。これらＩＣ回路の高速化、高密度化、低電圧化に伴い、コンデンサ等の受動部品も小型大容量化と併せて、高周波もしくは高速パルスに対して優れた特性を示すことが必須になってきている。
【０００５】
受動部品の高周波特性の要求が高くなると同時に、その高周波特性の評価技術も重要となってくる。
【０００６】
従来、このような受動部品の高周波特性評価方法としては、伝送線路を形成し、受動素子を実装し、評価する手法が一般的であった。これら伝送線路を用いた評価手法では、伝送線路の特性インピーダンスと接点、並びに素子のインピーダンスとの整合をとるのが難しく、反射等の問題が生じ、高精度の評価が困難であった。特開平１０−３００７７８号や、特開平４−２９０９６８号、特開平２−２５３１７１号等にインピーダンス整合の問題を解消する手法が開示されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、これら伝送線路を用いた評価法では、測定対象の電子部品素子とインピーダンスに合わせた伝送線路を作製する必要がある。測定の精度は伝送線路の設計精度に左右されることとなる。さらには、電子部品素子は、複数の端子を有するものが多く、インピーダンス整合を考慮した伝送線路が必要であり、伝送線路自身の設計が困難となる問題があった。
【０００８】
本発明は、上述の課題を鑑みて案出されたものであり、その目的は面実装電子部品の実使用環境下を模擬でき、さらに高精度な高周波特性が評価できる高周波特性用評価基板及び測定方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、表面あるいは底面に複数の第１及び第２の外部電極が形成された電子部品素子の高周波特性評価に用いる高周波特性評価用基板であって、
支持基板上に、第１導体層、第１絶縁層、第２導体層、第２絶縁層を順次積層するとともに、表面側に複数の第１及び第２の実装用パッドを有し、前記支持基板の裏面に第１及び第２実装用評価プローブパッド、第１及び第２開放用評価プローブパッド、第１及び第２短絡用評価プローブパッドを有し、且つ、
前記第１導体層、前記第１絶縁層、前記第２導体層、前記第２絶縁層、前記複数の第１及び第２の表面パッド及び複数のビアホールとで構成される実装用評価パターン及び開放用評価パターンと、
前記第１導体層、前記第１絶縁層、前記第２導体層、前記第２絶縁層及び複数のビアホールとで構成される短絡用評価パターンとを並設するともに、
前記実装用評価パターンは、前記電子部品素子の前記第１の外部電極に導通する第１表面パッドを、第２絶縁層に形成されたビアホール、第２の導体層に形成された開口部を貫くビアホール、第１絶縁層に形成されたビアホール、前記第１導体層、前記支持基板に形成されたビアホールを介して第１実装用評価プローブパッドに接続させるとともに、
前記電子部品素子の第２の外部電極に導通する第２の表面パッドを、前記第２の絶縁層に形成されたビアホール、前記第２導通層、第１絶縁層に形成されたビアホール、第１導体層に形成された開口部を貫くビアホール、前記支持基板に形成されたビアホールを介して第２実装用評価プローブパッドに接続させるとともに、
前記開放用評価パターンは、第１の表面パッドを、第２絶縁層に形成されたビアホール、第２の導体層に形成された開口部を貫くビアホール、第１絶縁層に形成されたビアホール、前記第１導体層、前記支持基板に形成されたビアホールを介して第１開放用評価プローブパッドに接続させ、
前記第２の表面パッドを、前記第２の絶縁層に形成されたビアホール、前記第２導通層、第１絶縁層に形成されたビアホール、第１導体層に形成された開口部を貫くビアホール、前記支持基板に形成されたビアホールを介して第２開放用評価プローブパッドに接続させ、
前記短絡用評価パターンは、第２の導体層、第１絶縁層に形成されたビアホール、前記第１導体層、前記支持基板に形成されたビアホールを介して第１短絡用評価プローブパッドに接続させ、
前記第２導通層、第１絶縁層に形成されたビアホール、第１導体層に形成された開口部を貫くビアホール、前記支持基板に形成されたビアホールを介して第２短絡用評価プローブパッドに接続させてなる高周波特性評価用基板である。
【００１０】
そして、このような高周波特性評価用基板上に形成された実装用評価パターンに電子部品素子を搭載し、前記第１実装用評価プローブパッドと前記第２実装用評価プローブパッドとの間で測定された電子部品素子の高周波特性に対して、前記開放用評価パターンの前記第１開放用評価プローブパッドと前記第２開放用評価プローブパッドとの間で測定された容量成分と、前記短絡用評価パターンの前記第１短絡用評価プローブパッドと前記第２短絡用評価プローブパッドとの間で測定された抵抗成分及びインダクタンス成分とに基づいて、前記電子部品素子の純粋な高周波特性を測定する高周波特性測定方法である。
【００１１】
また、高周波特性評価用基板上に形成された実装用評価パターン、開放用評価パターン、短絡用評価パターンの各第１プローブパッド及び第２プローブパッドは、各パターンの中央部に配置されるよう形成されている。
【００１２】
また、高周波特性評価用基板上に形成された実装用評価パターン、開放用パターン、短絡用パターンの各第１プローブパッドと第２プローブパッドとが２０μｍ以内に形成されている。
【００１３】
また、支持基板に形成されるビアホールの径が０．1ｍｍ以内であり、かつ開口部が抵抵抗な導通材料で充填されている。
【００１４】
さらに、支持基板の厚みが０．５ｍｍ以下であって、前記支持基板上に形成される、第１導体層、第２導体層の厚みｔ１が０．５μｍ≦ｔ１≦３μｍであり、かつ第１絶縁層の厚みｔ２が１μｍ≦ｔ２≦１０μｍであり、さらに第１絶縁層の比誘電率ｋがｋ＜５である。
【００１５】
【発明の実施の形態】
以下、本発明の高周波特性評価用基板ならびに測定方法について、図面に基づいて概説する。
【００１６】
図１は本発明の高周波特性評価用基板の測定対象の電子部品素子を搭載した状態の断面図であり、また、図２（ａ）〜図２（ｃ）は各パターンの拡大断面図であり、図３（ａ）、（ｂ）は各パターンの平面図である。
【００１７】
高周波特性評価用基板１０は、支持基板１と、支持基板１上に形成された第１導体層４、第１絶縁層５、第２導体層６、第２絶縁層７が積層されている。そして、これらの接続パターンにより、３つのパターンを並設している。１つは、実装用評価パターンＡであり、例えば、電子部品素子１１を実装させて、高周波特性評価用基板１０に寄生するインダクタンス成分Ｌ、抵抗成分Ｒ、容量成分Ｃを含有させて、電子部品素子１１の高周波特性を測定するものである。
【００１８】
いま１つは、開放用評価パターンＢであり、例えば、電子部品素子１１を実装しない状態での高周波特性評価用基板１０に寄生する容量成分Ｃを測定するものである。
【００１９】
もう１つは、短絡用評価パターンＣであり、例えば、電子部品素子１１を実装しない状態での高周波特性評価用基板１０に寄生するインダクタンス成分Ｌ、抵抗成分Ｒを測定するものである。
【００２０】
このように、高周波特性評価用基板１０の寄生特性を含む電子部品素子１０の高周波特性を測定し、さらに、高周波特性評価用基板１０のインダクタンス成分Ｌ、抵抗成分Ｒ、さらには容量成分Ｒを正確に測定することにより、電子部品素子１１の純粋な高周波特性を容易に算出することができる。
【００２１】
そして、支持基板１の裏面には、各パターンＡ、Ｂ、Ｃ内の接続された６つのプローブパッドが形成されている。即ち、実装用評価パターンＡと接続する１対の第１及び第２実装用評価プローブパッド３ａ、３ｂ、開放用評価パターンＢと接続する１対の第１及び第２開放用評価プローブパッド３ｃ、３ｄ、短絡用評価パターンＣと接続する１対の第１及び第２開放用評価プローブパッド３ｅ、３ｆが形成されている。特に、第１及び第２実装用評価プローブパッド３ａ、３ｂは、１つの電子部品素子に対して２つの第１及び第２実装用評価プローブパッド３ａ、３ｂが形成されるので、Ｎ個の電子部品素子１１を搭載する高周波特性評価用基板１０には、Ｎ対の第１及び第２実装用評価プローブパッド３ａ、３ｂが形成されることになる。
【００２２】
また、支持基板１には、各プローブパッド３a〜３ｆに接続するビアホール２ａ〜２ｆが形成されている。
【００２３】
また、支持基板１の表面側に、同一工程で形成され、各パターンＡ、Ｂ、Ｃ毎に独立した所定パターンの第１導体層４Ａ、４Ｂ、４Ｃ、同一工程で形成され、各パターンＡ、Ｂ、Ｃに共通的に形成された所定パターンの第１の絶縁層５（各パターンＡ、Ｂ、Ｃ毎に分けて５Ａ、５Ｂ、５Ｃとも表記する）、同一工程で形成され、各パターンＡ、Ｂ、Ｃ毎に独立した所定パターンの第２導体層６Ａ、６Ｂ、６Ｃ、同一工程で形成され、各パターンＡ、Ｂ、Ｃに共通的に形成された所定パターンの第２の絶縁層７（各パターンＡ、Ｂ、Ｃ毎に分けて７Ａ、７Ｂ、７Ｃとも表記する）が順次積層した構造となっている。尚、複数の表面パッド８ａ、８ｂは、実装用評価パターンＡ、開放用評価パターンＢにおいて形成されるものであり、第２絶縁層７上に形成してもよいし、また、第２絶縁層７の所定パターン、即ち、開口部７１ａ、７１ｂを形成して、この開口部から露出する第２導通層６を表面パッドとしてもよい。この表面パッド８ａ、８ｂは、測定する表面実装可能な電子部品素子１１の外部電極１１a、11ｂに対応するように形成されている。尚、実装に電子部品素子１１が搭載されるのは、実装用評価パターンＡの表面パッド８ａ、８ｂであり、開放用評価パターンＢの表面パッドは、電子部品素子１１が実装されることのないダミー表面パッドとなる。
【００２４】
このような表面パッド８ａ、８ｂは、例えば、電子部品素子１１の外部電極１１ａ、１１ｂに対応して、例えば８行２列に配列された１６個のパッドで構成されている。また、実装用評価パターンＡの表面パッド８ａ、８ｂは、２種のパッドがあり、例えば電子部品素子の電極パッドの極性に対応して交互に配列されている。電子部品素子の一方の極性の外部電極１１ａに接続する第１表面パッド８ａと、電子部品素子の他方の極性の外部電極１１ｂに接続する第２表面パッド８ｂとがある。
【００２５】
ここで、実装用評価パターンＡを図２（ａ）、図３（ａ）を用いて説明する。尚、図３（a）は開放用評価パターンＢと同一である。
【００２６】
実装用評価パターンＡの第２絶縁層７Ａには、表面パッド８a、８ｂを構成する開口部７１ａ、７１ｂが形成されている。第２導体層６Ａは、第１の表面パッド８aに対応して第２導体層６と接続することがない、例えは千鳥状の開口部６１Ａが形成され、この開口部６１Ａ内には、ビアホール６２Ａ（例えば、表面パッド８ａとなる導体）が形成されている。
【００２７】
また、第１絶縁層５Ａには、上述のビアホール６２Ａに対応して千鳥状のビアホール５１Ａが形成されている。そして、このビアホール５１Ａは第１導体層４Ａに接続されている。そして、第１の導体層４Ａは、支持基板１に形成したビアホール２ａを介して第１実装用評価プローブパッド３ａに接続している。
【００２８】
即ち、千鳥状に配列された複数の表面パッド８ａは、第２導体層６のビアホール６２Ａ、絶縁層５Ａに形成したビアホール５１Ａを介して第１導体層４で１つに接続し、さらに、支持基板１のビアホール２aを介して第１実装用評価プローブパッド３ａに接続する。
【００２９】
また、表面パッド８ｂは、第２絶縁層７の開口部７１ｂから第２導体層６Ａの一部が露出している。このため、千鳥状に配列された複数の表面パッド８ｂは、第２導体層６Ａに接続している。そして、第２導体層６Ａは、第１絶縁層５Ａに形成したビアホール５２Ａ、第１導体層４Ａに形成した開口部４１Ａ内のビアホール４２Ａを介して、支持基板１のビアホール２ｂを介して第２実装用評価プローブパッド３ｂに接続する。
【００３０】
尚、開口部及びその内部のビアホールは、導体層４、６を形成するにあたり、導体層を形成した後、環状にエッチングにより形成することができる。尚、ビアホールであっても、実質的に導体層の膜厚と同等の厚みで構成されるものである。
【００３１】
次に、開放用評価パターンＢを図２（ｂ）を用いて説明すると、開放用評価パターンＢは、上述の実装用評価パターンＡと、表面パッド８ａ、８ｂには、測定対象の電子部品素子１１が搭載されないダミー表面パッドである以外は、同一である。このため、各導体層、絶縁層の平面パターンは、図３（ａ）と同一となるため、開放用評価パターンＢを省略している。尚、図３（ａ）には、符号にＢに追加している。しかも、各ビアホールの位置は、開口部位置は、平面移動させただけの同一形状とすることが重要である。そして、開放用評価パターンＢは、支持基板１の裏面に第１開放用評価プローブパッド３ｃ、第２開放用評価プローブパッド３ｄを有している。
【００３２】
次に、短絡用評価パターンＣを図２（ｃ）、図３（ｂ）を用いて説明すると、短絡用評価パターンＣの第２絶縁層７Ｃには開口部が形成されていない。また、第２導体層６Ｃにも千鳥状の開口部などは形成されていない。即ち、上述の実装用評価パターンＡや開放用評価パターンＢのように、支持基板１の裏面側の第１短絡用評価プローブパッド３ｅ、第２短絡用評価プローブパッド３ｆから引き出された経路（ビアホールや第１導体層）は、第２導体層で短絡することになる。
【００３３】
具体的には、第２絶縁層６Ｃの下部の第１絶縁層５には、実装用評価パターンの表面パッド８aに対応させて千鳥状のビアホール５１Ｃが形成されている。そして、このビアホール５１Ｃは第１導体層４Ｃに接続されている。そして、第１の導体層４Ｃは、支持基板１に形成したビアホール２ｅを介して第１短絡用評価プローブパッド３ｅに接続している。
【００３４】
また、第２導体層６Ｃの一部は、第１絶縁層５Ｃに形成したビアホール５２Ｃ、第１導体層４Ｃに形成した開口部４１Ｃ内のビアホール４２Ｃを介して、支持基板１のビアホール２ｆを介して第２短絡用評価プローブパッド３ｆに接続する。
【００３５】
次に本発明の高周波特性の評価方法を説明する。
【００３６】
まず、実装用評価パターンに高周波特性を測定する対象物である電子部品素子１１を、図２（a）のように実装する。ここで、電子部品素子１１の一例としては、例えば、絶縁基板上に、薄膜技法で、下部電極、誘電体層、上部電極を形成し、実装底面に、下部電極と接続する第１外部電極と、上部電極と接続する第２外部電極が交互に配置された薄膜コンデンサが例示できる。
【００３７】
即ち、第１外部電極、第２外部電極は、おのおの８行２列の１６個が、隣接しあう外部端子の極性が変わるように形成されている。すなわち、電子部品素子１１では、図４（ａ）の右側の点線に示すように、等価的には抵抗成分、インダクタンス成分、容量成分を有している。
【００３８】
このように電子部品素子１１を、高周波特性測定装置１２の一対のプローブ１３ａ、１３ｂを用いて、実装用評価パターンＡを介して一対の実装用評価プローブパッド３ａ、３ｂとの間で高周波特性を測定した場合、実際には、図４（ａ）の左側枠内で示す実装用評価パターンＡに寄生する抵抗成分、インダクタンス成分、容量成分を含んで測定してしまうことになる。
次に開放用評価パターンＢを用いて、高周波特性測定装置１２の一対のプローブ１３ａ、１３ｂを、開放用評価プローブパッド３ｃ，３ｄに接触して測定する。開放用評価パターンＢには電子部品素子１１が実装されていないため、表面パッド８ａ、８ｂが開放状態となっている。これにより、開放用評価プローブパッド３ｃ，３ｄから測定される特性は、図４（ｂ）に示すように、図４（ａ）の左側枠内の容量成分Ｃに相当する容量が測定できる。
【００３９】
この容量成分は、例えば、開放用評価基板Ｂの第１導体層４と第２導体層６との間に発生する容量成分、第１絶縁層５と交差するビアホール５２Ｂの周囲で発生する浮遊容量などに起因するものである。
【００４０】
次に、短絡用評価パターンＣを用いて、高周波特性測定装置１２の一対のプローブ１３ａ、１３ｂを、短絡用評価プローブパッド３ｅ、３ｆに接触して測定する。短絡用評価パターンＣは、第１導体層４と第２導体層６とが、ビアホール導体５１Ｃ、５２Ｃによって短絡状態となっている。これにより、短絡用評価プローブパッド３ｅ、３ｆより測定される特性は、実装用評価パターンＡにおいて、電子部品素子１１からビアホール４２Ａ、５１Ａ、５２Ａ、第２及び第１導体層４Ａ、６Ａを経由して、第１及び第２の実装用評価プローブパッド３ａ、３ｂまでに相当する抵抗成分Ｒ、インダクタンス成分、すなわち、図４（ｃ）に示すように、図４（ａ）のようにの左側内の実装用評価パターンＡの抵抗成分、インダクタンス成分が測定できる。
【００４１】
そして、実装用評価パターンＡの実装用評価プローブパッド３ａ，３ｂで測定された結果から、開放用評価パターンＢ、短絡用評価パターンＣで測定された結果を差し引けば、実装用評価パターンＡ中の電子部品素子１１とはまったく関係のない抵抗成分及びインダクタンス成分を除外することができる。
【００４２】
具体的には、測定装置（例えばインピーダンスアナライザー、ネットワークアナライザー）１２と、高周波プローブ１３ａ、１３ｂ、高周波プローブ校正基板を用いて、高周波プローブ先端までの補正を行なう。この状態で、プローブを開放用評価パターンＢ、短絡用評価パターンＣに形成されたプローブパッド８ａ，８ｂに接触させ、開放用評価パターンＢで基板のオープン補正、短絡用評価パターンＣで基板のショート補正を行なう。このとき、素子を実装する基板が有する寄生の容量（Ｃ）成分、抵抗（Ｒ）成分、インダクタンス（Ｌ）成分が補正される。
【００４３】
次に、電子部品素子１１が実装された実装用評価基板１０の実装用評価プローブパッド３ａ，３ｂにプローブを接触させ、高周波特性を評価する。
【００４４】
上述のように、実装用評価パターンＡで測定された結果を、開放用評価パターンＢ、短絡用評価パターンＣで測定された結果で補正が行われているので、実装された電子部品１１の高周波特性のみを測定・評価することができる。特に高い周波数で動作し、実装底面に複数の外部電極が形成された電子部品素子１１においては、多数端子の電子部品素子１１全体の純粋な高周波特性を評価することが困難であるが、本発明の高周波特性評価用基板１０を用いた測定方法では、非常に簡単に実装用評価パターンに寄生する容量成分Ｃ、抵抗成分Ｒ、インダクタンス成分Ｌを測定でき、結果として、電子部品素子１１の高周波特性を簡単に求めることができる。
【００４５】
さらに、本発明の高周波特性評価基板１０では、実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣのそれぞれのパターンの裏面側に、プローブパッド３ａ〜３ｆを配置しているため、実装用評価パターンＡに起因する、特にインダクタンス成分を小さくすることができ、プローブの位置ずれ、パターンの位置ズレにほとんど影響さえることなく、開放用評価パターンＢ、短絡用評価パターンＣの補正を行なうことが可能となり、電子部品素子１１のより精度の高い高周波特性の測定・評価が可能となる。
【００４６】
このような測定方法に用いる上述の実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣが形成される支持基板１は一定の強度があり、絶縁されているものであれば、特に限定されない。例えば、アルミナ、サファイア、ガラス、石英等の無機酸化物や、エポキシ樹脂、ガラスエポキシ樹脂等の樹脂系材料から選ばれる。また、支持基板１に形成されるビアホール３ａ〜３ｆは、レーザーや感光剤のパターニングにより貫通孔が形成され、その内壁面または内部に導体材料が供給されて形成される。貫通孔(ビアホール)径は特に限定されないが、φ５０μｍ〜１００μｍ程度が望ましい。φ５０μｍ未満となると、加工が難しくなると同時に、貫通孔に充填される導体材料のインダクタンスが大きくなるため、補正でのばらつきが大きくなるからである。また、支持基板1の厚みは０．５ｍｍ以下が望ましい、０．５ｍｍを越えると、導体経路が長くなり、支持基板1内の寄生のインダクタンス成分が大きくなり、結果として補正のばらつきを生じさせてしまうからである。
【００４７】
さらに、支持基板1の裏面に形成されるビアホール３ａ〜３ｆは、支持基板１表面に形成される実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣに対して、中央部に配置されていることが望ましい。中央部よりずれてしまうと、プローブパッド３ａ〜３ｆから検出される電流経路の対照性が崩れる為、実装用評価パターンＡに起因するインダクタンス成分が大きくなり、結果として補正のばらつきを生じさせてしまうからである。
【００４８】
第１導通層４及び第２導通層６は抵抗率が低く、加工性の良い材料より選ばれる。電子部品素子１１の実装を行なうので、リフロー温度に耐え得る耐熱性、耐酸化性があれば、特に限定されない。例えば、Ａｕ、Ｃｕ、Ａｌ、Ｎｉ、Ｗ、Ｍｏ、Ｐｔ等の材料である。導体層を形成するにあたり、公知の密着材料であるＴｉ、Ｃｒ等を介在させてもよい。
【００４９】
第１導体層４、第２導体層６の膜厚ｔ１は０．５μｍ以上であれば良く、特には１μｍ以上３μｍ以下であれば特に限定されない。０．５μｍ未満では被覆性にバラツキが生じ、基板間の抵抗のバラツキとなり、高精度の補正が困難となるおそれがあるからである。０．５μｍ以上では高周波領域での導体の表皮効果を考慮すると導体層の抵抗は殆ど変化しないからである。
【００５０】
第１絶縁層５及び第２絶縁層７、特に、第１絶縁層５は比誘電率５以下であれば良く、特に限定されない。例えば、ＳｉＯ2、ポリイミド、テフロン（Ｒ）樹脂、ＢＣＢ（ベンゾシクロブテン）、ＳｉＮｘ、ソルダーレジスト等があげられる。層の厚みは１μｍ以上あれば良いが、特には１μｍ以上１０μｍ以下であることが望ましい。
【００５１】
また、各実装用評価パターンＡ，開放用評価パターンＢ、短絡用評価パターンＣにおいて、表面パッド８ａ、８ｂやビアホール導体、プローブパッド３ａ〜３ｆの形成位置の精度は、それそれのパターンＡ、Ｂ、Ｃ間で±２０μｍ以内であることが望ましい。２０μｍを越えると、実装用評価パターンＡの容量成分と開放用評価パターンＢ、短絡用評価パターンＣの容量成分、抵抗成分、インダクタンス成分との差が大きくなり、実装用評価パターンＡに寄生する容量成分や抵抗成分、インダクタンス成分との差が大きくなり、実装用評価される電子部品素子の高周波特性を評価することが不可能となるからである。
【００５２】
尚、本発明の高周波特性評価基板１０に形成される実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣにおけるビアホールの配列は電子部品素子１１の外部電極の配列、極性に応じて設定すれば、任意のパターンで形成できるので、多端子（多電極）の電子部品素子の評価も可能となる。
【００５３】
以下に、本発明の実施例を説明する。
【００５４】
【実施例】
まず、基板厚み０．２５ｍｍのアルミナからなる支持基板１上に、ＹＡＧレーザーを用いて、φ１００μｍの貫通孔を各パターンあたり２個形成した。貫通孔のピッチは０．５ｍｍであった。
【００５５】
次に、アルミナ支持基板１の貫通孔にＡｕ導体のペーストを充填し、５００℃で焼き付けを行い、ビアホール３ａ〜３ｆとした。
【００５６】
再度、支持基板１表面、裏面を研磨し、導体で充填されたビアホール３ａ〜３ｆを有する支持基板１とした。
【００５７】
次にアルミナからなる支持基板１上に高周波マグネトロンスパッタ法を用いて、膜厚１０ｎｍのＴｉ層、０．５μｍのＡｕ層、０．２μｍのＴｉ層、１．０μｍＮｉ層、０．１μｍのＡｕ層を積層し、第１導体層４とした。
【００５８】
次に、フォトリソグラフィ技術を用いて、パターンに加工した。即ち、実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣに対応させて加工を行なう。第１導体層４上に膜厚約３μｍの光感光性のＢＣＢ樹脂を塗布し、露光、現像を行い、実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣに対応させたパターンに加工し、第１絶縁層５とした。
【００５９】
次に、再度スパッタ法を用いて、第１導体層４と同じ層構成を有する第２導体層６を形成し、フォトリソグラフィ技術を用いて、実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣに対応させたパターンに加工した。この場合、短絡用評価パターンＣのみが第２導体層６のパターン変更が必要となり、実装状態とほぼ同じ経路を電流が流れるように短絡させた。
【００６０】
最後に、膜厚約３μｍの光感光性ＢＣＢ樹脂（比誘電率２．５）を塗布し、露光、現像を行い、実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣに対応させたパターンに加工し、実装用評価パターンＡ、開放用評価パターンＢのみに、例えば１６端子の表面パッド８ａ、８ｂとなる開口部を形成した。尚、必要に応じて、支持基板１の裏面側には、ビアホール３ａ〜３ｆと導通するプローブパッド２ａ〜２ｆを形成して、高周波特性評価基板とした。
【００６１】
支持基板１上に形成されたパターンの位置精度並びに裏面に形成されたプローブパッドと表面パッドとの位置精度は±１０μｍ以内であった。
【００６２】
評価する１６端子の電子部品素子１１（薄膜コンデンサ）は、コンピュータシミュレーションの結果、容量約４０ｎＦ、ＥＳＲ４０ｍΩ、ＥＳＬ８ｐＨの特性を示す極低インダクタンス構造の薄膜コンデンサである。端子間ピッチは横方向に０．２５ｍｍ、縦方向に０．５ｍｍであった。
【００６３】
評価する薄膜コンデンサを基板の実装用評価パターンＡに載せ、リフローを行い、実装用評価パターンＡに実装した。
【００６４】
測定はインピーダンスアナライザー（ヒューレットパッカード社製 ＨＰ４２９１Ａ）と高周波プローブ（ピコプローブ社製 ４０Ａ−ＳＧ−６００−Ｐ）を用い、周波数１ＭＨｚから１．８ＧＨｚまでのインピーダンス特性を評価した。
【００６５】
まず始めに、校正基板（ピコプローブ社製ＣＳ−１１）を用いて、プローブ先端までの補正（オープン−ショート−５０Ωロード）を行った。
【００６６】
次に、補正部のオープン補正パターンのプローブパッドに高周波プローブを接触させ、オープン補正を行った。その後、補正部のショートパターンのプローブパッドに高周波プローブを接触させ、ショート補正を行った。
【００６７】
基板の補正終了後、１６端子の薄膜コンデンサが実装された実装部のプローブパッドに高周波プローブを接触させ、１６端子の薄膜コンデンサのインピーダンス特性を評価した。
【００６８】
評価結果を図５に示す。比較のため、コンピューターシミュレーション結果も同図内に標記した。
【００６９】
図５に示した様に、多端子の極低インダクタンス薄膜コンデンサ自身のインピーダンス特性はシミュレーション結果と良く一致しているのがわかる。実測のインピーダンス特性の等価回路解析の結果、測定した薄膜コンデンサの特性は容量３８ｎＦ、ＥＳＲ ３０ｍΩ、ＥＳＬ ９．６ｐＨであった。シミュレーションとのインダクタンス値の違いは実装部の半田ＢＧＡに起因するインダクタンス成分による。
本発明の高周波測定基板並びに測定方法を用いることにより、高精度な評価が可能となる。
【００７０】
【発明の効果】
本発明によれば、支持基板表面に高周波特性を測定・評価する電子部品素子が実装され、測定される実装用評価パターンと、電子部品素子が搭載されていない状態の開放用評価パターンと、実装用評価パターンにおける電流経路を等価的に作成した短絡用評価パターンを具備し、支持基板裏面に実装用評価、開放用評価、短絡用評価パターン形成部の中央部に対応する支持基板裏面側にプローブパッドを具備する高周波特性基板を作製することにより、実装用評価パターンに寄生する容量成分、抵抗成分、インダクタンス成分をより高精度で補正することにより、実装用評価パターンに実装された電子部品素子のみの高周波特性を簡単に測定・評価することが可能となる。
【図面の簡単な説明】
【図１】本発明の高周波特性評価基板の断面図である。
【図２】（ａ）は実装用評価パターン部分の拡大断面図であり、（ｂ）は開放用評価パターン部分の拡大断面図であり、（ｃ）短絡用評価パターン部分の拡大断面図である。
【図３】本発明の高周波特性評価基板の各パターンの平面図であり、（ａ）は電子部品素子を実装した実装用評価パターン及び開放用評価パターンの平面図、（ｂ）は短絡用評価パターンの平面図である。
【図４】本発明の高周波特性評価方法を説明するための等価回路図であり、（ａ）は実装用評価パターンでの等価回路図であり、（ｂ）は開放用評価パターンの等価回路図、（ｃ）は、短絡用評価パターンの等価回路図である。
【図５】本発明の実施例で測定した１６端子の薄膜コンデンサのインピーダンス特性の実測値とシミュレーション結果を比較した図である。
【符号の説明】
１０ 高周波特性評価用基板
１ 支持基板
４、４Ａ、４Ｂ、４Ｃ 第１導体層
５、５Ａ、５Ｂ、５Ｃ 第１絶縁層
６、６Ａ、６Ｂ、６Ｃ 第２導体層
７、７Ａ、７Ｂ、７Ｃ 第１絶縁層
８ａ、８ｂ 表面パッド
３ａ、３ｂ 第１及び第２実装用評価プローブパッド
３ｃ、３ｄ 第１及び第２開放用評価プローブパッド
３ｅ、３ｆ 第１及び第２短絡用評価プローブバッド
Ａ 実装用評価パターン
Ｂ 開放用評価パターン
Ｃ 短絡用評価パターン
Claims (6)
- 表面あるいは底面に複数の第１及び第２の外部電極が形成された電子部品素子の高周波特性評価に用いる高周波特性評価用基板であって、
支持基板上に、第１導体層、第１絶縁層、第２導体層、第２絶縁層を順次積層するとともに、表面側に複数の第１及び第２実装用パッドを有し、前記支持基板の裏面に第１及び第２実装用評価プローブパッド、第１及び第２開放用評価プローブパッド、第１及び第２短絡用評価プローブパッドを有し、且つ、
前記第１導体層、前記第１絶縁層、前記第２導体層、前記第２絶縁層、前記複数の第１及び第２の表面パッド及び複数のビアホールとで構成される実装用評価パターン及び開放用評価パターンと、
前記第１導体層、前記第１絶縁層、前記第２導体層、前記第２絶縁層及び複数のビアホールとで構成される短絡用評価パターンとを並設するともに、
前記実装用評価パターンは、前記電子部品素子の前記第１の外部電極に導通する第１表面パッドを、第２絶縁層に形成されたビアホール、第２の導体層に形成された開口部を貫くビアホール、第１絶縁層に形成されたビアホール、前記第１導体層、前記支持基板に形成されたビアホールを介して第１実装用評価プローブパッドに接続させるとともに、
前記電子部品素子の第２の外部電極に導通する第２の表面パッドを、前記第２の絶縁層に形成されたビアホール、前記第２導通層、第１絶縁層に形成されたビアホール、第１導体層に形成された開口部を貫くビアホール、前記支持基板に形成されたビアホールを介して第２実装用評価プローブパッドに接続させるとともに、
前記開放用評価パターンは、第１の表面パッドを、第２絶縁層に形成されたビアホール、第２の導体層に形成された開口部を貫くビアホール、第１絶縁層に形成されたビアホール、前記第１導体層、前記支持基板に形成されたビアホールを介して第１開放用評価プローブパッドに接続させ、
前記第２の表面パッドを、前記第２の絶縁層に形成されたビアホール、前記第２導通層、第１絶縁層に形成されたビアホール、第１導体層に形成された開口部を貫くビアホール、前記支持基板に形成されたビアホールを介して第２開放用評価プローブパッドに接続させ、
前記短絡用評価パターンは、第２の導体層、第１絶縁層に形成されたビアホール、前記第１導体層、前記支持基板に形成されたビアホールを介して第１短絡用評価プローブパッドに接続させ、
前記第２導通層、第１絶縁層に形成されたビアホール、第１導体層に形成された開口部を貫くビアホール、前記支持基板に形成されたビアホールを介して第２短絡用評価プローブパッドに接続させてなることを特徴とする高周波特性評価用基板。 - 請求項１記載の高周波特性評価用基板上に形成された実装用評価パターンに電子部品素子を搭載し、前記第１実装用評価プローブパッドと前記第２実装用評価プローブパッドとの間で測定された電子部品素子の高周波特性に対して、前記開放用評価パターンの前記第１開放用評価プローブパッドと前記第２開放用評価プローブパッドとの間で測定された容量成分と、前記短絡用評価パターンの前記第１短絡用評価プローブパッドと前記第２短絡用評価プローブパッドとの間で測定された抵抗成分及びインダクタンス成分とに基づいて、実装された前記電子部品素子の高周波特性を測定することを特徴とする高周波特性測定方法。
- 前記高周波特性評価用基板上に形成された実装用評価パターン、開放用評価パターン、短絡用評価パターンの各第１プローブパッド及び第２プローブパッドは、各パターンの中央部に配置されるよう形成されていることを特徴とする請求項１記載の高周波特性評価用基板。
- 前記高周波特性評価用基板上に形成された実装用評価パターン、開放用パターン、短絡用パターンの各第１プローブパッドと第２プローブパッドとが２０μｍ以内に形成されていることを特徴とする請求項１、３のいずれか記載の高周波特性評価用基板。
- 支持基板上に形成されるビアホールの径が０．1ｍｍ以内であり、かつ開口部が抵抵抗な導通材料で充填されていることを特徴とする請求項１、３乃至４のいずれか記載の高周波特性評価用基板。
- 支持基板の厚みが０．５ｍｍ以下であって、前記支持基板上に形成される、第１導体層、第２導体層の厚みｔ１が０．５μｍ≦ｔ１≦３μｍであり、かつ第１絶縁層、第２絶縁層の厚みｔ２が１μｍ≦ｔ２≦１０μｍであり、さらに第１絶縁層、第２絶縁層の比誘電率ｋがｋ＜５であることを特徴とする請求項１、２乃至５のいずれか記載の高周波特性評価用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002188690A JP3792613B2 (ja) | 2002-06-27 | 2002-06-27 | 高周波特性評価用基板ならびに測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002188690A JP3792613B2 (ja) | 2002-06-27 | 2002-06-27 | 高周波特性評価用基板ならびに測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004028920A JP2004028920A (ja) | 2004-01-29 |
| JP3792613B2 true JP3792613B2 (ja) | 2006-07-05 |
Family
ID=31183365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002188690A Expired - Fee Related JP3792613B2 (ja) | 2002-06-27 | 2002-06-27 | 高周波特性評価用基板ならびに測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3792613B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2009098770A1 (ja) * | 2008-02-07 | 2011-05-26 | 株式会社アドバンテスト | 品種交換ユニットおよび製造方法 |
| JP5024356B2 (ja) | 2009-11-09 | 2012-09-12 | 株式会社村田製作所 | 電気特性測定基板 |
| JP6547559B2 (ja) * | 2015-09-30 | 2019-07-24 | 日本電気株式会社 | 回路基板および回路基板のインピーダンス測定方法 |
| KR101753130B1 (ko) | 2016-05-24 | 2017-07-19 | 주식회사 코엠테크 | 캐패시터를 구비한 검사 지그 |
| JP7270348B2 (ja) * | 2018-09-10 | 2023-05-10 | 三菱電機株式会社 | 電気特性検査治具 |
-
2002
- 2002-06-27 JP JP2002188690A patent/JP3792613B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004028920A (ja) | 2004-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7714590B2 (en) | Method for testing component built in circuit board | |
| US6512181B2 (en) | Multilayer type printed-wiring board and method of measuring impedance of multilayer type printed-wiring board | |
| KR100363652B1 (ko) | 다층 커패시터, 배선기판, 감결합 회로 및 고주파 회로 | |
| KR100896595B1 (ko) | 고속 입/출력 회로의 전력 공급 및 디커플링용 내장커패시터 어레이를 갖는 패키지 및 그를 형성하는 방법 | |
| WO1999041812A1 (en) | Ic socket | |
| KR100912580B1 (ko) | 중간-주파수 영역에서의 전력 공급 및 디커플링용 내장커패시터의 어레이를 갖는 패키지 및 그를 형성하는 방법 | |
| US11460485B2 (en) | Direct metalized guide plate | |
| JP2002008942A (ja) | コンデンサ装置、コンデンサ装置の製造方法及びコンデンサ装置が実装されたモジュール | |
| KR20220116561A (ko) | 박막 캐패시터 및 그 제조 방법 및 박막 캐패시터를 구비하는 전자 회로 기판 | |
| JP3792613B2 (ja) | 高周波特性評価用基板ならびに測定方法 | |
| JP2002196026A (ja) | 高周波特性測定方法 | |
| TWM472195U (zh) | 半導體晶片的測試裝置 | |
| JP3296308B2 (ja) | プリント配線板の抵抗測定装置およびそれを用いた抵抗測定方法 | |
| CN105203852B (zh) | 用于集成无源器件的测试板以及测试方案 | |
| JP2002299394A (ja) | シート型プローブカード | |
| JPH08340163A (ja) | プリント配線板 | |
| JP2022124091A (ja) | 配線基板積層体 | |
| JP2000252779A (ja) | Ｒｃフィルタ | |
| JP3436183B2 (ja) | 半導体検査装置およびそれを用いた検査方法 | |
| JP2023001607A (ja) | 配線基板積層体 | |
| CN203950019U (zh) | 用于集成无源器件的测试板以及测试系统 | |
| JPH05183273A (ja) | 多層配線基板装置とその製造方法ならびにそれを用いた電子装置 | |
| JP2006071292A (ja) | 回路装置の製造方法 | |
| JPS62276801A (ja) | 混成集積回路装置 | |
| TW202004202A (zh) | 可同時抑制不同頻段電源阻抗的晶片測試模組 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041203 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051227 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060320 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060405 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090414 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100414 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110414 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110414 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120414 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |