JP3775641B2

JP3775641B2 - 突入電流抑制回路

Info

Publication number: JP3775641B2
Application number: JP2000111978A
Authority: JP
Inventors: 昌春前坂
Original assignee: Cosel Co Ltd
Current assignee: Cosel Co Ltd
Priority date: 2000-04-13
Filing date: 2000-04-13
Publication date: 2006-05-17
Anticipated expiration: 2020-04-13
Also published as: JP2001298857A

Description

【０００１】
【産業上の利用分野】
本発明は、スイッチングレギュレータ電源装置に使用する突入電流抑制回路に関する。
【０００２】
【従来技術】
一般にスイッチングレギュレータ電源装置は、コンデンサ入力形を使用しているため、交流入力を印加した瞬間に入力コンデンサに充電電流が流れるので、この充電電流に対する回路保護のために突入電流抑制回路を設けている。
【０００３】
従来、この種の突入電流抑制回路としては、例えば図５に示すものがある。図５において、交流入力が印加される入力端子２ａ，２ｂに続いてスタック素子１Ａ，１Ｂを用いた全波整流回路が設けられる。
【０００４】
スタック素子１ＡはダイオードＤ５〜Ｄ８をブリッジ接続し、またスタック素子１ＢはダイオードＤ９〜Ｄ１２をブリッジ接続し、単なるダイオードブリッジに比べ電流容量の小さいダイオードを使用して大きな整流電流を得ることができる。
【０００５】
スタック素子１Ａ，１Ｂのプラス側の整流出力とマイナス側の整流出力は各々の共通接続され、昇圧コンバータに整流出力を印加する。昇圧コンバータは、メイン巻線Ｎ１と駆動用巻線Ｎ２を備えた昇圧チョークコイルＬ１、ＭＯＳ−ＦＥＴ等を用いスイッチング素子Ｓ１、整流ダイオードＤ１４及び平滑コンデンサＣ３で構成され、制御回路５により出力電圧を一定に保つようにスイッチング素子Ｓ１をオン、オフ制御する。
【０００６】
スタック素子１Ａ，１Ｂのプラス側ラインには、突入電流制限抵抗Ｒ１，Ｒ２が挿入接続され、突入電流制限抵抗Ｒ１，Ｒ２にサイリスタＳＣＲ１，ＳＣＲ２のアノードとカソードを並列接続している。サイリスタＳＣＲ１，ＳＣＲ２のゲートには、昇圧チョークコイルＬ１の駆動用巻線Ｎ２の誘起電圧をダイオードＤ１３で整流した制御電圧がＶ１，Ｖ２として印加される。
【０００７】
即ち、駆動用巻線Ｎ２による制御電圧のマイナス側を例えばサイリスタＳＣＲ２のカソード側に接続し、整流ダイオードＤ１３のプラス側を抵抗Ｒ１０，Ｒ１１を介してサイリスタＳＣＲ１，ＳＣＲ２のゲートに接続している。またサイリスタＳＣＲ１，ＳＣＲ２のゲートとカソード間には、コンデンサＣ１，Ｃ２と抵抗Ｒ３，Ｒ４のゲートバイアス回路を設けている。
【０００８】
次に図５の動作を説明する。入力端子２ａ，２ｂに交流入力が印加されると、サイリスタＳＣＲ１，ＳＣＲ２はオフしているため、整流電流は突入電流制限抵抗Ｒ１，Ｒ２で制限されながら流れ、平滑コンデンサＣ３を充電する。
【０００９】
平滑コンデンサＣ３が充電されると制御回路５が動作してスイッチング素子Ｓ１のオン、オフ動作を開始する。このため昇圧用チョークコイルＬ１の駆動用巻線Ｎ２に電圧が誘起され、ダイオードＤ１３で整流された制御電圧Ｖ１，Ｖ２がサイリスタＳＣＲ１，ＳＣＲ２のゲート・カソード間に印加され、サイリスタＳＣＲ１，ＳＣＲ２がターン・オンし、突入電流制限抵抗Ｒ１，Ｒ２を短絡することで電流制限を解除し、突入電流制限抵抗Ｒ１，Ｒ２による損失を防ぐ。
【００１０】
【発明が解決しようとする課題】
しかしながら、このような従来の突入電流抑制回路にあっては、突入電流制限抵抗Ｒ１，Ｒ２と並列接続したサイリスタＳＣＲ１，ＳＣＲ２のカソード側（整流出力側）が配線または印刷基板上で接続されているために、配線または印刷基板パターンのインダクタンス成分Ｌ３，Ｌ４で発生した電圧Ｖ３，Ｖ４によって、サイリスタＳＣＲ１のゲート・カソード間に印加される制御電圧Ｖ１が、サイリスタＳＣＲ２のゲート・カソード間に印加される制御電圧Ｖ２に対して異なった値になり、誤動作するという問題がある。
【００１１】
即ち、サイリスタＳＣＲ１の制御電圧Ｖ１は、
Ｖ１＝Ｖ２−Ｖ３−Ｖ４
となり、配線または印刷基板のパターンのインダクタンス成分Ｌ３，Ｌ４で発生した電圧Ｖ３，Ｖ４だけ低い電圧となり、サイリスタＳＣＲ１がターンオンせず、突入電流制限抵抗Ｒ１に継続的に電流が流れて損失が増加する誤動作を起こす。
【００１２】
また交流電源が投入された瞬間のノイズが直接制御電圧Ｖ１，Ｖ２としてサイリスタＳＣＲ１，ＳＣＲ２に加わるため、ノイズによりサイリスタＳＣＲ１，ＳＣＲ１が誤動作してオン状態に至ってしまうと、突入電流抑制抵抗Ｒ１，Ｒ２が短絡された状態で交流電流を投入した場合と等価な動作をするので、多大な突入電流が流れ、電源装置内部の入力整流ダイオードを損傷したり、ユーザ側のスイッチング素子Ｓ１を損傷したりするなどの不具合が発生するという問題点がある。
【００１３】
このような問題を無くすために、図６のように、昇圧用チョークコイルＬ１に２個の駆動用巻線Ｎ２，Ｎ３を用意するという手法もある。しかし、これはサイリスタＳＣＲ１，ＳＣＲ２の駆動回路が２つ必要になることで、部品点数が増加し、構成が複雑化するという欠点がある。
【００１４】
本発明は、単一の駆動回路により突入電流制限抵抗を短絡するサイリスタ等の制御スイッチをを確実に動作し、交流電源投入時のノイズにより誤動作することのないスイッチング電源装置の突入電流抑制回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この目的を達成するため本発明は次のように構成する。まず本発明は、交流入力を全波整流して出力する全波整流回路の整流出力側の２つの経路の各々に第１及び第２の突入電流制限抵抗を挿入すると共に、第１及び第２の突入電流制限抵抗と並列に入力端子、出力端子および制御端子をもつ第１及び第２の制御スイッチを接続し、単一の駆動回路により交流電源投入による平滑コンデンサの充電後に前記第１及び第２の制御スイッチをオンして突入電流制限抵抗を短絡する突入電流抑制回路を対象とする。
【００１６】
このような突入電流駆動回路につき本発明にあっては、制御スイッチの駆動回路として、一対の制御信号ラインの各々を第１の制御スイッチの出力端子と制御端子に接続すると共にそれぞれの制御信号ラインにインピーダンス素子を接続し、且つ一対の制御信号ラインに対し分岐接続した他の一対の制御信号ラインの各々を第２の制御スイッチの出力端子と制御端子に接続すると共にそれぞれの制御信号ラインにインピーダンス素子を接続したことを特徴とする。
【００１７】
例えば第１及び第２の制御スイッチは第１及び第２のサイリスタであり、一対の制御信号ラインの各々を第１のサイリスタのカソードとゲートに接続すると共にそれぞれの制御信号ラインにインピーダンス素子を接続し、且つ一対の制御信号ラインに対し分岐接続した他の一対の制御信号ラインの各々を第２のサイリスタのカソードとゲートに接続すると共にそれぞれの制御信号ラインにインピーダンス素子を接続したことを特徴とする。制御スイッチとしてトライアックを使用した場合も同様である。
【００１８】
このような本発明の突入電流抑制回路によれば、配線や印刷基板のパターンでインダクタンス成分が生ずる整流出力側とは独立した制御ラインによって単一の駆動回路をサイリスタ等の制御スイッチに接続したことで、整流ラインにおける配線や印刷基板パターンのインダクタンス成分による制御電圧の変動がなく、サイリスタがオンできないような誤動作を確実に防止する。
【００１９】
また単一の駆動回路からサイリスタ等の制御スイッチに対する制御ラインの各々にインピーダンス素子を接続したことで、交流電源が投入された瞬間のノイズによるサイリスタ等の制御スイッチの誤動作によるオンを防止し、電流抑制機能が喪失するような誤動作を確実に防止する。
【００２０】
また本発明の突入電流抑制回路は、第１及び第２の突入電流制限抵抗と第１及び第２の制御スイッチとの並列回路を、全波整流回路のプラス側またはマイナス側に接続する。更に、駆動街路はフォトカプラを介して第２の制御スイッチを駆動することで、ノイズによる誤動作より確実に防止する。
【００２１】
【発明の実施の形態】
図１（Ａ）は本発明による突入電流抑制回路の基本構成を示した回路図である。
【００２２】
図１（Ａ）において、交流入力が印加される入力端子２ａ，２ｂに続いては全波整流回路１が設けられる。全波整流回路１はダイオードＤ１，Ｄ２，Ｄ３，Ｄ４を持ち、ダイオードブリッジを構成している。
【００２３】
即ちダイオードＤ１，Ｄ２の間、及びダイオードＤ３，Ｄ４の間に交流入力となる入力端子２ａ，２ｂを接続し、ダイオードＤ１，Ｄ３のカソード側を共通接続して出力端子３ａに接続し、またダイオードＤ２，Ｄ４のアノード側を共通接続して出力端子３ｂに共通接続している。
【００２４】
このような全波整流回路１におけるダイオードＤ１，Ｄ３のアノードからプラス側の出力端子３ａへの２つの経路のそれぞれには、突入電流制限抵抗Ｒ１，Ｒ２を接続している。この突入電流制限抵抗Ｒ１，Ｒ２にはサイリスタＳＣＲ１，ＳＣＲ２が、そのアノード（入力側）とカソード（出力側）によって並列に接続されている。
【００２５】
電流制限抵抗Ｒ１，Ｒ２のそれぞれに並列接続されたサイリスタＳＣＲ１，ＳＣＲ２は、単一のＳＣＲ駆動回路４により制御される。ＳＣＲ駆動回路４は整流信号出力端子４ａ，４ｂを持ち、プラス側の制御信号出力端子４ａを制御信号ライン６ａによってサイリスタＳＣＲ１のゲートに接続し、またマイナス側の制御信号出力端子４ｂを制御信号ライン６ｂによってサイリスタＳＣＲ１のカソードに接続している。このＳＣＲ駆動回路４からサイリスタＳＣＲ１に対する制御信号ライン６ａ，６ｂのそれぞれにはインピーダンス素子Ｚ１，Ｚ２が接続されている。
【００２６】
ＳＣＲ駆動回路４からサイリスタＳＣＲ２に対しても同様に、プラス側の制御信号出力端子４ａからの制御信号ライン６ａを分岐した制御信号ライン７ａをサイリスタＳＣＲ２のゲートに接続し、マイナス側となる制御信号出力端子４ｂの制御信号ライン６ａを分岐した制御信号ライン７ｂをサイリスタＳＣＲ２のカソードに接続している。この場合にも制御信号ライン７ａ，７ｂのそれぞれには、インピーダンス素子Ｚ３，Ｚ４が接続されている。
【００２７】
ＳＣＲ駆動回路４は、交流電源が投入された瞬間にあっては制御信号を出力せずにサイリスタＳＣＲ１，ＳＣＲ２をオフ状態とし、全波整流回路１のダイオードＤ１，Ｄ３の各整流出力を、突入電流制限抵抗Ｒ１，Ｒ２を通して出力端子３ａ，３ｂよりスイッチング電源装置側の図示しない平滑コンデンサに流して充電し、平滑コンデンサの充電が完了した後のスイッチング電源装置の動作による入力を受けてＳＣＲ駆動回路４は制御電圧を発生し、サイリスタＳＣＲ１，ＳＣＲ２をオンし、電流制限抵抗Ｒ１，Ｒ２を短絡することで、その損失をなくすようにする。
【００２８】
図１（Ｂ）は図１（Ａ）の基本構成の回路図について、配線や印刷基板パターンによる整流出力ラインのインダクタンス成分を考慮した場合の回路図である。即ち、全波整流回路１のダイオードＤ１及びＤ３からの整流出力ラインは配線または印刷基板パターンによって接続されているため、それぞれのインダクタンス成分Ｌ３，Ｌ４によって電圧Ｖ３，Ｖ４が発生している。
【００２９】
しかしながら、本発明の基本構成の回路にあっては、ＳＣＲ駆動回路４からのサイリスタＳＣＲ１，ＳＣＲ２のゲート・カソード間に対する制御信号ライン６ａ，６ｂ及び７ａ，７ｂのそれぞれは、このインダクタンス成分Ｌ３，Ｌ４が生ずる整流出力ラインからは完全に切り離された独立した制御信号ラインとなっており、サイリスタＳＣＲ１，ＳＣＲ２のゲート・カソード間に加えられる制御電圧Ｖ１，Ｖ２は整流ラインのインダクタンスＬ３，Ｌ４に生じた電圧Ｖ３，Ｖ４により変動を受けることはない。
【００３０】
このため、出力端子３ａ，３ｂからの整流出力でスイッチング電源装置側の平滑コンデンサの充電完了した後の正常動作時にＳＣＲ駆動回路４から制御電圧が出力されると、整流出力ラインのインダクタンスＬ３，Ｌ４による電圧Ｖ３，Ｖ４の影響を受けることなく、サイリスタＳＣＲ１，ＳＣＲ２をターン・オンし、突入電流制限抵抗Ｒ１，Ｒ２を短絡して定常動作時の損失を防ぐ。
【００３１】
また交流電源が投入された瞬間のノイズによってＳＣＲ駆動回路４よりノイズが出力されたとしても、サイリスタＳＣＲ１に対する制御信号ライン６ａ，６ｂ及びサイリスタＳＣＲ２に対する制御信号ライン７ａ，７ｂのそれぞれにインピーダンス素子Ｚ１，Ｚ２及びＺ３，Ｚ４がそれぞれ接続されているため、ノイズ成分が加わってもゲート電流はほとんど流れることがなく、交流電源が投入された瞬間のノイズによってサイリスタＳＣＲ１，ＳＣＲ２が誤動作してオン状態となり、多大な突入電流が流れてスイッチング電源装置内部の整流ダイオードやスイッチング素子などを破損してしまう不具合を確実に防止できる。
【００３２】
図２は図１の本発明の基本構成に基づく第１実施形態の回路図である。図２において、交流入力が印加される２ａ，２ｂに続いてはスタック素子１Ａ，１Ｂを接続している。このスタック素子１ＡはダイオードＤ５〜Ｄ８をブリッジ接続しており、図１の全波整流回路１に設けているダイオードＤ１，Ｄ２に相当する。
【００３３】
またスタック素子１ＢはダイオードＤ９〜Ｄ１２をブリッジ接続しており、図１の全波整流回路１に設けたダイオードＤ３，Ｄ４に相当する。スタック素子１Ａのプラス側の出力には突入電流制限抵抗Ｒ１が接続され、これと並列にサイリスタＳＣＲ１を接続している。
【００３４】
またスタック素子１Ｂのプラス側のラインには突入電流制限抵抗Ｒ２が接続され、これと並列にサイリスタＳＣＲ２を接続している。電流制限抵抗Ｒ１，Ｒ２からのラインは共通接続された後、整流出力を昇圧コンバータに供給している。
【００３５】
昇圧コンバータは、入力チョークコイルＬ１、ＭＯＳ−ＦＥＴを用いたスイッチング素子Ｓ１、整流ダイオードＤ４、平滑コンデンサＣ３、更に制御回路５で構成される。入力チョークコイルＬ１はメイン巻線Ｎ１とＳＣＲ駆動用の駆動用巻線Ｎ２を備えており、駆動用巻線Ｎ２に誘起された電圧をダイオードＤ１３で整流し、制御信号ライン６ａ，６ｂ及び７ａ，７ｂによりサイリスタＳＣＲ１，ＳＣＲ２のゲート・カソード間にそれぞれ接続している。
【００３６】
サイリスタＳＣＲ１，ＳＣＲ２のゲート・ソース間にはコンデンサＣ１，Ｃ２及び抵抗Ｒ３，Ｒ４によるゲートバイアス回路が設けられている。更に本発明にあっては、サイリスタＳＣＲ１のゲートとカソードに対する制御信号ライン６ａ，６ｂのそれぞれにインピーダンス素子Ｚ１，Ｚ２を接続し、またサイリスタＳＣＲ２のゲートとカソードに対する制御信号ライン７ａ，７ｂのそれぞれにもインピーダンス素子Ｚ３，Ｚ４を接続している。このインピーダンス素子Ｚ１〜Ｚ４としては、例えば抵抗を使用する。
【００３７】
次に図２の第１実施形態の動作を説明する。入力端子２ａ，２ｂに交流入力が電源投入により印加されると、このときサイリスタＳＣＲ１，ＳＣＲ２はオフであることから、スタック素子１Ａ，１Ｂによる整流出力は突入電流制限抵抗Ｒ１，Ｒ２を通って制限されながら、昇圧コンバータに設けている平滑コンデンサＣ３を充電する。
【００３８】
平滑コンデンサＣ３の充電が完了して出力端子３ａ，３ｂの直流電圧が規定電圧に上昇すると、制御回路５が動作し、出力電圧を一定電圧に保つようにスイッチング素子Ｓ１のオン・オフ動作を行う。
【００３９】
このスイッチング素子Ｓ１のオン・オフ動作に伴って、入力チョークコイルのメイン巻線Ｎ１にスイッチング素子Ｎ１のオン・タイミングで入力電流が流れ、２次巻線となる駆動用コイルＮ２に電圧が誘起され、ダイオードＤ１３による整流で制御電圧を制御信号出力端子４ａ，４ｂに発生する。
【００４０】
この制御電圧は制御信号ライン６ａ，６ｂ及び制御信号ライン７ａ，７ｂにより並列的にサイリスタＳＣＲ１，ＳＣＲ２のゲート・カソード間に印加されてゲート電流が流れ、サイリスタＳＣＲ１，ＳＣＲ２がターン・オンする。このサイリスタＳＣＲ１，ＳＣＲ２のオンにより突入電流制限抵抗Ｒ１，Ｒ２が短絡されて、整流電流はオン状態にあるサイリスタＳＣＲ１，ＳＣＲ２を流れるようになり、突入電流制限抵抗Ｒ１，Ｒ２による損失をなくす。
【００４１】
この第２実施形態にあっても、スタック素子１Ａ，１Ｂから昇圧コンバータの入力チョークコイルＬ１に至るプラス側の整流出力ラインに、配線や印刷基板パターンによるインダクタンス成分Ｌ３，Ｌ４が図１（Ｂ）のように存在して電圧Ｖ３，Ｖ４が発生するが、ＳＣＲ駆動回路４からサイリスタＳＣＲ１，ＳＣＲ２に対する制御信号ライン６ａ，６ｂ及び７ａ，７ｂはインダクタンス成分Ｌ３，Ｌ４が存在する整流ラインからは独立しているため、インダクタンス成分で発生した電圧によって制御電圧Ｖ１，Ｖ２は影響を受けず、サイリスタＳＣＲ１，ＳＣＲ２を誤動作することなく確実にオン制御できる。
【００４２】
また交流電源が投入された瞬間のノイズが入力チョークコイルＬ１の２次側の駆動用巻線Ｎ２に加わってＳＣＲ駆動回路４よりノイズ電圧が発生しても、サイリスタＳＣＲ１，ＳＣＲ２に対する制御信号ライン６ａ，６ｂ及び７ａ，７ｂのそれぞれにインピーダンス素子Ｚ１，Ｚ２及びＺ３，Ｚ４が接続されているため、ノイズによるゲート電流はほとんど流れることがなく、交流電源が投入された瞬間のノイズによってサイリスタＳＣＲ１，ＳＣＲ２が誤動作によりターン・オンし、電流制限機能が失われてしまうことを確実に防止できる。
【００４３】
図３は本発明の第２実施形態の回路図であり、この第２実施形態にあってはスタック素子１ａ，１ｂに対するマイナス側の整流出力ラインに電流制限抵抗Ｒ１，Ｒ２とサイリスタＳＣＲ１，ＳＣＲ２の並列回路を設けるようにしたことを特徴とする。
【００４４】
この図３の第２実施形態にあっても、スタック素子１ａ，１ｂのマイナス側の整流ラインに設けたサイリスタＳＣＲ１，ＳＣＲ２に対しては、単一のＳＣＲ駆動回路４に設けている入力チョークコイルＬ１の駆動用巻線Ｎ２とダイオードＤ１３より整流された制御電圧が、独立した制御信号ライン６ａ，６ｂ及び７ａ，７ｂにより加えられ、且つそれぞれの制御信号ラインにインピーダンスＺ１，Ｚ２及びＺ３，Ｚ４が挿入されている。
【００４５】
このため図１（Ｂ）のように、全波整流のプラス側のラインのインダクタンスＬ３，Ｌ４による電圧Ｖ３，Ｖ４によってサイリスタＳＣＲ１，ＳＣＲ２に対するＳＣＲ駆動回路４からの制御電圧が変動することはなく、交流電源投入時のサイリスタＳＣＲ１，ＳＣＲ２のオフ状態で突入電流制限抵抗Ｒ１，Ｒ２を通して電流制限を行った平滑コンデンサＣ３の充電後に、制御回路５による昇圧コンバータの動作でＳＣＲ駆動回路４より出力される制御電圧Ｖ１，Ｖ２によりサイリスタＳＣＲ１，ＳＣＲ２を確実にオンすることができる。また交流電源が投入された瞬間のノイズによるサイリスタＳＣＲ１，ＳＣＲ２の誤動作によるターン・オンも確実に防止できる。
【００４６】
図４は本発明の第３実施形態の回路図であり、この第３実施形態にあっては、ＳＣＲ駆動回路からの制御電圧の供給にフォトカプラを使用したことを特徴とする。
【００４７】
図４において、ＳＣＲ駆動回路４は図２の第１実施形態と同様、昇圧コンバータに設けている入力チョークコイルＬ２の２次側の駆動用巻線Ｎ２の誘起電圧をダイオードＤ１３で整流して整流電圧を入力しており、この整流電圧に基づいて制御信号を制御信号ライン６ａ，６ｂ及び７ａ，７ｂにより、サイリスタＳＣＲ１，ＳＣＲ２のゲート・カソード間に加えている。
【００４８】
このＳＣＲ駆動回路４からの制御信号ラインにはフォトカプラ８が設けられている。即ちＳＣＲ駆動回路４の制御信号出力端子４ａ，４ｂ間にフォトカプラ８の発光素子８ａを接続し、ＳＣＲ１，ＳＣＲ２側の制御信号ライン６ａ，６ｂ，７ａ，７ｂの並列接続間にフォトカプラ８の受光側となるフォトトランジスタ８ｂを接続している。これ以外の点は図２の第１実施形態と同じである。
【００４９】
このようにＳＣＲ駆動回路４からの制御信号をフォトカプラ８を通して電気的に分離することで、整流出力ラインのインダクタンス成分による制御電圧の変動と交流電源が投入された瞬間のノイズによる誤動作を、より一層確実に防止することができる。
【００５０】
尚、上記の実施形態は突入電流制限抵抗Ｒ１，Ｒ２を短絡する制御スイッチとしてサイリスタＳＣＲ１，ＳＣＲ２を使用する場合を例にとるものであったが、サイリスタＳＣＲ１，ＳＣＲ２の代わりに交流信号のスイッチングに使用するトライアックを使用してもよい。
【００５１】
トライアックを使用した場合にも上記の各実施形態と同様にして、その駆動回路により制御信号ライン６ａ，６ｂ及び７ａ，７ｂをトライアックのゲートとカソード間に接続し、且つ制御信号ラインのそれそれにインピーダンス素子Ｚ１，Ｚ２及びＺ３，Ｚ４を接続すればよい。
【００５２】
また上記の実施形態にあっては、スイッチング電源装置として昇圧コンバータを例にとるものであったが、これ以外のスイッチング電源装置であってもよいことはもちろんである。更に本発明は上記の実施形態に限定されず、その目的と利点を損なうことのない適宜の変形を含む。
【００５３】
【発明の効果】
以上説明してきたように本発明によれば、配線や印刷基板パターンでインダクタンス成分が生ずる整流出力ラインからは独立して、単一の駆動回路からの制御信号ラインをサイリスタなどの制御スイッチに接続したことで、配線や印刷基板パターンのインダクタンス成分による電圧でサイリスタなどの制御スイッチに対する制御電圧の変動がなく、突入電流を制限して、コンデンサを充電した後に確実にサイリスタなどの制御スイッチをオンし、電流制限を解除することができる。
【００５４】
また単一の駆動回路の制御信号ラインにそれぞれインピーダンス素子を接続したことで、交流電源が投入された瞬間のノイズによるサイリスタなどの制御スイッチの誤動作によるオンを確実に防止し、電流抑制機能が失われるような誤動作を確実に防止することができる。
【図面の簡単な説明】
【図１】本発明の基本構成を示した回路図
【図２】本発明の第１実施形態の回路図
【図３】本発明の第２実施形態の回路図
【図４】本発明の第３実施形態の回路図
【図５】従来例の回路図
【図６】駆動回路を２つ設けた従来例の回路図
【符号の説明】
１：全波整流回路
１Ａ，１Ｂ：スタック素子
２ａ，２ｂ：入力端子
３ａ，３ｂ：出力端子
４：駆動回路
５：制御回路
６ａ，６ｂ，７ａ，７ｂ：制御信号ライン
Ｒ１，Ｒ２：突入電流制限抵抗
ＳＣＲ１，ＳＣＲ２：サイリスタ
Ｚ１〜Ｚ４：インピーダンス素子
Ｌ１：昇圧チョークコイル
Ｎ１：メイン巻線
Ｎ２：駆動用巻線
Ｓ１：スイッチング素子
Ｄ１４：整流ダイオード
Ｃ３：平滑コンデンサ
８：フォトカプラ

Claims

交流入力を全波整流して出力する全波整流回路の整流出力側の２つの経路の各々に第１及び第２の突入電流制限抵抗を挿入すると共に、前記第１及び第２の突入電流制限抵抗と並列に入力端子、出力端子および制御端子をもつ第１及び第２の制御スイッチを接続し、単一の駆動回路により交流電源投入による平滑コンデンサの電流制限による充電後に前記第１及び第２の制御スイッチをオンして突入電流制限抵抗を短絡する突入電流抑制回路に於いて、
前記駆動回路は、一対の制御信号ラインの各々を前記第１の制御スイッチの出力端子と制御端子に接続すると共にそれぞれの制御信号ラインにインピーダンス素子を接続し、且つ前記一対の制御信号ラインに対し分岐接続した他の一対の制御信号ラインの各々を前記第２の制御スイッチの出力端子と制御端子に接続すると共にそれぞれの制御信号ラインにインピーダンス素子を接続したことを特徴とする突入電流抑制回路。
請求項１記載の突入電流抑制回路に於いて、前記第１及び第２の制御スイッチは第１及び第２のサイリスタであり、一対の制御信号ラインの各々を前記第１のサイリスタのカソードとゲートに接続すると共にそれぞれの制御信号ラインにインピーダンス素子を接続し、且つ前記一対の制御信号ラインに対し分岐接続した他の一対の制御信号ラインの各々を前記第２のサイリスタのカソードとゲートに接続すると共にそれぞれの制御信号ラインにインピーダンス素子を接続したことを特徴とする突入電流抑制回路。
請求項１記載の突入電流抑制回路に於いて、前記第１及び第２の制御スイッチは第１及び第２のトライアックであり、一対の制御信号ラインの各々を前記第１のトライアックのカソードとゲートに接続すると共にそれぞれの制御信号ラインにインピーダンス素子を接続し、且つ前記一対の制御信号ラインに対し分岐接続した他の一対の制御信号ラインの各々を前記第２のトライアックのカソードとゲートに接続すると共にそれぞれの制御信号ラインにインピーダンス素子を接続したことを特徴とする突入電流抑制回路。
請求項１記載の突入電流抑制回路に於いて、前記第１及び第２の突入電流制限抵抗と第１及び第２の制御スイッチとの並列回路を、前記全波整流回路のプラス側またはマイナス側に接続したことを特徴とする突入電流抑制回路。
請求項１記載の突入電流抑制回路に於いて、前記駆動街路はフォトカプラを介して前記び第２の制御スイッチを駆動することを特徴とする突入電流抑制回路。