JP3733298B2 - 半導体チップの機能検査用テスト装置 - Google Patents
半導体チップの機能検査用テスト装置 Download PDFInfo
- Publication number
- JP3733298B2 JP3733298B2 JP2001107638A JP2001107638A JP3733298B2 JP 3733298 B2 JP3733298 B2 JP 3733298B2 JP 2001107638 A JP2001107638 A JP 2001107638A JP 2001107638 A JP2001107638 A JP 2001107638A JP 3733298 B2 JP3733298 B2 JP 3733298B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- semiconductor chip
- semiconductor
- unit
- functional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/302—Contactless testing
- G01R31/3025—Wireless interface with the DUT
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
- G01R31/318511—Wafer Test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/302—Contactless testing
- G01R31/308—Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation
- G01R31/311—Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation of integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、半導体チップの機能検査を行うためのテスト装置に関する。この半導体チップにはその機能能力を検査するために機能テストを実施するできる。
【0002】
【従来の技術】
半導体チップの製造中に半導体チップには一般的に少なくとも一度機能テストが実施され、この機能テストでこの半導体チップの機能能力が検査される。ここでは半導体チップは例えば外部検査装置により検査され、テスト情報が形成され、機能テストが実施される。テスト情報はここで半導体チップに書き込まれ、読み出されたデータと比較される。
【0003】
例えば集積半導体メモリの機能検査は通常、複数のステップで行われる。第1のテスト装置でハウジングされていない半導体チップの機能テストを行う。この半導体チップは通常、半導体ディスクに配置されている(いわゆるディスクテストまたはウェハ・レベルテスト)。このテストは一般的には複雑なテストシステムで複数の半導体チップに対して並列的に実施され、これによりテスト時間およびテストコストを低く保っている。別のテスト装置ではハウジングされた半導体チップでの機能テストが行われる(いわゆる構成素子テスト)。
【0004】
半導体メモリではテスト時間およびテスト作業が一般的にメモリ密度の上昇と共に格段に上昇し、従ってテストコストおよび製造コストが上昇する。外部テスト機器をディスクテストに使用する場合には、一般的に制限された数の制御チャネルを介し、いわゆるニードルカード技術(いわゆるプローブカード)を用いてテスト信号、制御信号および動作電圧ないし動作電流が供給される。並列に検査すべきメモリチップの数は、ニードルカード技術での機械的問題により、例えば動作電圧を供給するために制限される。
【0005】
【発明が解決しようとする課題】
本発明の課題は、半導体チップの機能検査のためのテスト装置を提供し、このテスト装置によって、実施すべき機能テストのためのテスト時間およびテストコストを比較的低く維持することができるようにすることである。
【0006】
【課題を解決するための手段】
この課題は、半導体チップの機能検査用テスト装置であって、
半導体ディスクと、複数の半導体チップと、エネルギー源とを有し、
前記複数の半導体チップは前記半導体ディスクの表面に配置されており、各半導体チップは自己テストユニットを有し、
該自己テストユニットは半導体チップの機能テストのためのテスト情報を発生し、
前記各半導体チップには、当該半導体チップの機能能力を検査するために機能テストが実施され、
前記エネルギー源は半導体チップに対して電気エネルギーを供給し、
当該エネルギー源は少なくとも1つのソーラーセルを有し、これにより半導体チップに対する動作電流を各半導体チップ上で無接点供給された光ビームにより形成し、
前記ソーラーセルは前記半導体ディスクの全表面を覆うように半導体ディスクの上に配置されており、
半導体ディスクの表面とソーラーセルとの間にはビーム吸収性層が配置されており、該ビーム吸収性層はすくなくとも1つのスルーコンタクトを有し、該スルーコンタクトにより半導体チップはソーラーセルと接続されており、
スルーコンタクトとビーム吸収性層との境界にはpn接合部がスルーコンタクトに沿って配置されており、これにより電流がスルーコンタクトと半導体ディスクとの間で流れるのが阻止される、ことを特徴とするテスト装置により解決される。
【0007】
【発明の実施の形態】
本発明のテスト装置によって、基本的には任意に多数の検査すべき半導体チップを並列的に機能能力についてテストすることができる。自己テストユニットにより、外部テスト機器に依存しないでテスト情報を形成し、機能テストを実施することができる。従って検査すべき半導体チップを、テスト信号または制御信号に対する外部端子を介して外部テスト装置と接続する必要がない。なぜならさらに、無接点供給されたエネルギーから電気エネルギーを供給するためのエネルギー源が支持体材料、例えば半導体ディスクに配置されており、半導体チップと接続されているので、動作電圧および/または動作電流を供給するための外部端子を省略できるからである。並列的に検査すべき半導体チップの数はこれにより、例えばニードルカード技術での機械的問題により制限されなくなる。テストコストないし製造コストは付加的に低減される。なぜなら外部テスト機器が必要ないからである。
【0008】
複数の半導体チップが例えば1つの半導体ディスクに配置されていれば、半導体ディスクの半導体チップの他に、複数の半導体ディスクないしそこに取り付けられた半導体チップに並列的機能テストを実施することができる。このテストは本発明のテスト装置により無接触ディスクテストとして実施することができる。
【0009】
本発明の改善形態では、エネルギー源が少なくとも1つのソーラセルを有し、これが動作電流を、テストすべき半導体チップ上で無接点供給される光学ビームにより形成する。ソーラセルはこのために例えば可視光線により照射され、これにより電流が形成され、この電流が動作電流として半導体チップ上で用いられる。
【0010】
検査すべき複数の半導体チップが1つの半導体ディスク上に設けられているテスト装置では、ソーラセルは実施例では半導体ディスクのスリットフレームに配置されている。このスリットフレームは半導体ディスク上の半導体チップを相互に分離する。このスリットフレームに沿って比較的後での製造プロセスで半導体チップが相互に分離される。この分離は半導体ディスクをスリットフレームに沿って相互に切り出す(いわゆるダイシング)ことにより行われる。このために必要な、半導体ディスク上でのスペースは、有利にはソーラセルをスリットフレームに配置することにより利用することができる。ソーラセルは半導体チップの後での動作に対してはもはや必要ないから、半導体ディスクを後でダイシングする際にソーラセルが破壊されても支障はない。
【0011】
ソーラセルによって十分な電流を形成できるようにするため、比較的に大きな面がソーラセルに対して必要である。このことによりスリットフレームが必然的に拡大し、そのため半導体ディスク上の半導体チップの数は一般的に低減する。この欠点はテストコストが節約されることと比較考慮しなければならない。
【0012】
本発明の別の実施例では、ソーラセルが検査すべき半導体チップの取り付けられた半導体ディスクの表面上に平坦に配置される。ソーラセルの光子収穫率が100%の場合、このソーラセルを半導体ディスクないし半導体チップの上に直接取り付けることができる。しかしソーラセルが僅かに透過性である場合、ソーラセルと半導体チップとの間にビーム吸収性層を設け、チップ上での電荷担体形成を回避するのが有利である。
【0013】
本発明の別の有利な実施例では、ソーラセルを支持体材料の表面に配置する。ここでこの表面は、テストすべき半導体チップとは反対側の表面である。従ってソーラセルが支持体材料、例えば半導体ディスクの裏側に配置される場合、ソーラセルを半導体ディスクの基板を通して半導体ディスクの他方の側へスルーコンタクトしなければならない。支持体材料ないし半導体ディスクとスルーコンタクトとの境界では、電流バリアがpn接合部の形態でスルーコンタクトに沿って配置され、これにより電流がスルーコンタクトと半導体ディスクとの間に流れることが回避される。スルーコンタクトを簡単に形成するため、半導体ディスクを場合より所要の程度まで薄くしなければならない。ソーラセルが部分透過性の場合、ここでは電荷担体形成を回避するためにソーラセルと半導体チップとの間にビーム吸収性層を配置することが必要である。
【0014】
ソーラセルをエネルギー形成のために、テストすべき半導体チップ上で使用する場合には、一般的に所与の面積で十分な動作電流を形成できなければならない。これは半導体チップを機能テスト中にドライブするためである。一般的には書き込みテストを実施するために機能テストは実施されない。この機能テストは動作周波数の点で脆弱である。すなわちここでは一般的に低い動作周波数でテストすることができる。このことにより動作電流が比較的に低く保たれる。従ってソーラセルの電流駆動能力に対する要求が緩和される。例えばメモリチップのテストの際に、全テスト時間はメモリセルに対するいわゆるリテンションテストによって殆ど決められ、動作周波数自体による部分は比較的僅かである。半導体ディスク上にある全てのチップは並列的にテストできるから、機能テスト中の動作周波数が低くても殆ど影響がない。
【0015】
半導体チップは短絡の場合、比較的に大きな電流を必要とすることがある。機能テストの障害を回避するため、半導体ディスクに配置された欠陥のあるチップは有利には並列テスト中に、半導体ディスクの他の機能能力のあるチップからエネルギー供給の点で分離される。このことは、半導体チップ毎に別個のソーラセルを使用し、これらを1つの半導体チップに配置することにより達成される。
【0016】
テストすべき複数の半導体チップの電流供給に共通のエネルギー源を使用する場合、テストすべきチップは有利にはそれぞれ1つの電流制限回路を有する。この電流制限回路は、それぞれの半導体チップをエネルギー源から、動作電流が限界値を上回る際に分離するためのものである。テストすべきチップの電流消費が例えば短絡の場合で限界値より上にある場合、テストすべきチップはそれ以上テストされず、エネルギー供給源から電流制限回路によって分離される。
【0017】
製造コストをできるだけ低くすることに興味がある場合、ソーラセルの形成ないし堆積のためのプロセスステップを、半導体チップを製造するためプロセスステップに組み込むと有利である。このことはとりわけ使用すべき材料およびプロセス温度の点で当てはまる。
【0018】
ソーラセルに対して所要の面積をできるだけ小さくするため、ビーム源ないし光源はできるだけ高いエネルギー密度を有するべきである。さらにこのエネルギー密度はソーラセルの電力特性に適合しなければならない。ビーム源は例えばUV光源または拡張されたレーザビームにより実現することができる。
【0019】
機能テストの実施および/またはテスト結果についての情報を評価すべき場合、これらを同様に無接点で例えば外部評価装置に伝送しなければならない。ここでテスト情報は最も簡単な場合、いわゆる合格情報または欠陥情報とすることができる。この情報は、テストされた半導体チップが正常に機能するか否かを指示する。評価すべきデータはさらに、速度等級への配分情報または類似の分類基準についての情報を含むことができる。
【0020】
テストすべき半導体チップが、半導体チップ上での既存の冗長性により、例えば自己テストユニットによって修復可能であれば、修復についての詳細な情報を得て、チップ上のエラー密度についての予測を行うことができる。従って例えばテストすべきメモリチップにおいてエラーのあるメモリセルのアドレスを検出し、既存の冗長性のいくつが修復のために使用されたかを評価できる。
【0021】
テストの実施および/またはテスト結果についてのテスト情報を伝送および評価するため、半導体チップは本発明の実施例では機能ユニットを有する。この機能ユニットは、読み出すべきテスト情報を含むデータを無接点伝送するためのものである。
【0022】
機能ユニットはこのために例えば光学的ビームパルスを伝送すべきデータに相応して形成するよう構成されている。ビームパルスは受信器により半導体チップの外側で受信可能である。このために例えば半導体レーザが半導体チップに設けられており、この半導体レーザは相応のビームパルスを形成する。ここでは散乱光を十分に遮へいすることと、受信器のキャリブレーションに、ソーラセルを使用する際に注意すべきである。これは読み出すべき信号を電流形成のための照明下でも確実に検知できるようにするためである。半導体レーザは例えばチップの接続パッドの個所に設けられる。このパッドはビームを放射するために開放されていなければならない。検出すべきビームパルスは例えばレーザ光によって形成することができる。このレーザ光は、半導体ディスクの表面に対して斜めに照射する。
【0023】
本発明の別の実施例では、機能ユニットが出力端子を有し、この出力端子を介して伝送すべきデータが容量性結合により受信器へ、半導体チップの外でも伝送可能である。そのために、例えば出力パッドの形態の出力端子には検査用先端部が比較的に小さな間隔で対向されており、伝送すべき情報を容量結合により伝送する。ソーラセルを半導体ディスクの表面(この表面は検査すべき半導体チップ側の表面である)に配置する場合、検査用先端部の構成はディスク表面の十分な照明を許容しなければならない。
【0024】
本発明の別の実施例では、材料、例えば半導体材料が機能ユニットの端子と接続されており、この端子には機能ユニットにより制御可能な電位が伝送すべきデータに相応して印加される。ここでこの材料は、電位により制御可能な光学的屈折を入射される光学ビームに及ぼす。材料はこのために光学ビームにより照射され、材料によって屈折された光学ビームは受信器により半導体チップの外で受信される。従って電子光学的制御により電子的漂遊電界を機能ユニットの端子で使用することによって、相応の材料の屈折率を変化することができる。ここで屈折率は印加される電位により変化し、この電位は機能ユニットにより制御される。このことにより生じた屈折角度の差は受信器により評価される。
【0025】
読み出すべきテスト情報の伝送をスタートするため、半導体チップは有利な実施例では、電圧検知器または電流検知器を有する。これらはエネルギー源および機能ユニットと接続されている。特徴的電圧経過ないし電流経過が発生する場合、データ伝送は機能ユニットによりトリガされる。このために必要な電圧強度経過ないし電流強度経過はビーム強度の相応の変化によって形成される。
【0026】
別の実施形態では、電圧検知器ないし電流検知器がエネルギー源および自己テストユニットと接続されており、検知された特徴的電圧経過ないし電流経過によって機能テストの開始が自己テストユニットによりトリガされる。
【0027】
情報を例えば外部の検査装置から検査すべき半導体チップへテストフローの開始時に転送することは必ずしも必要ではない。これらの情報は例えばROMにファイルすることができる。情報は機能テストのために自己テストユニットにより読み出される。
【0028】
本発明の別の実施例では、半導体チップが不揮発性メモリユニットを有し、これにテスト実施および/またはテスト結果についての情報を含むデータを記憶する。このデータを読み出すため、不揮発性メモリユニットは半導体チップの端子と接続され、この端子を介してメモリユニットのデータを半導体チップの外側へ取り出すことができる。この実施例がとりわけ有利であるのは機能テストの場合である。この機能テストではテスト情報が制限された範囲で読み出される。この情報は例えば電気的にプログラミング可能なフューズに不揮発性に記憶される。次のテストステップ、例えば書き込みテストが実行される構成素子テストで、この情報を読み出すことができる。
【0029】
半導体チップの別の改善形態では、半導体チップが集積メモリを有し、この集積メモリが機能テストを実施することのできるメモリセルを含む。自己テストユニットはこのために、テスト情報を形成し、メモリセルの機能テストを実行するように構成されている。この自己テストユニットは、機能テストに対して必要ないわゆるテストパターンおよびタイミングを形成する。
【0030】
実施例の集積メモリが通常のメモリセルの他に冗長的メモリセルを、通常のメモリセルと置換するために有していれば、欠陥のある通常メモリセルの修復を行うことができる。自己テストユニットにより通常メモリセルの機能能力が検査され、引き続いて分析が実行される。この分析は、どの通常メモリセルをどの冗長的メモリセルにより置換すべきかという分析である。メモリの検出されたエラー像からの計算によって修復情報が形成される。相応する冗長的アルゴリズムはこのために適切に自己テストユニットにファイルされる(例えばROMに)。修復情報を検出した後、冗長的メモリセルは分析結果に相応して自己テストユニットによりアクティブ化される。このアクティブ化は別の実施例では電気的にプログラミング可能なメモリユニットにより行うことができる。このメモリユニットでは自己テストユニットにより検出された修復結果をプログラミングすることができる。メモリチップの前記の修復はとりわけDRAMおよびeDRAMで使用することができる。
【0031】
さらなる有利な構成は従属請求項の対象である。
【0032】
【実施例】
図1は半導体チップ1を示す。この半導体チップはここでは集積メモリとして構成されている。メモリはマトリクス状のメモリセルフィールド8を有し、このメモリセルフィールドは通常メモリセルMCと、エラーのある通常メモリセルMCを置換するための冗長的メモリセルRMCを有する。これらのメモリセルはそれぞれ行線路と列線路に沿って配置されている。半導体チップ1はさらに自己テストユニット2を有する。これはBIST(Built - In -Self Test)とも称せられ、テスト情報を形成し、通常メモリセルMCの機能テストを実行するためのものである。このために例えば検査パターン(いわゆるパターン)がメモリセルフィールド8に書き込まれ、読み出されたデータと比較される。ここで自己テストユニット2は通常メモリセルMCの機能能力を検査する。自己テストユニット2によりさらに制御信号の電圧レベルが形成される。自己テストユニット2はさらに、どの通常メモリセルMCをどの冗長的メモリセルRMCにより置換すべきかという分析を実行する。この分析が行われると、修復情報が記憶される。
【0033】
メモリチップ1はこのために電気的にプログラミング可能なメモリユニット9を有する。このメモリユニットには、自己テストユニット2により検出された修復結果をプログラミングすることができる。電気的にプログラミング可能なメモリユニット9は例えばいわゆる電気的フューズとして構成することができ、このフューズは同様に自己テストユニット2によりプログラミングすることができる。メモリユニット9には例えばエラーのある通常メモリセルMCのアドレスが記憶されている。エラーのある通常メモリセルMCを置換するために相応の冗長的メモリセルRMCがメモリユニット9によりアクティブ化される。
【0034】
電気エネルギー供給を半導体チップ1上で行うためにエネルギー源3が設けられている。このエネルギー源はエネルギー供給を無接点で供給されたエネルギーから行う。エネルギー源3はこの実施例では半導体チップ1上に配置されている。エネルギー源3は電圧検知器または電流検知器6と接続されており、この検知器は動作電圧UBないし動作電流IBの特徴的電圧経過ないし電流経過を検知することができる。電圧検知器ないし電流検知器6は自己テストユニット2と接続されており、特徴的電圧経過ないし電流経過の検知に続いて機能テストをトリガする。
【0035】
半導体チップ1はさらに機能ユニット4を有する。この機能ユニットはデータDAを無接点で伝送するように構成されている。このデータはテスト実行および/またはテスト結果についての情報を含む。機能ユニット4は例えば半導体レーザを有し、この半導体レーザによって光学的ビームパルス41を伝送すべきデータDAに相応して形成することができる。光学的ビームパルス41は受信器5により半導体チップ1の外で受信される。機能ユニット4は自己テストユニット2と接続されている。機能ユニット4はさらに電圧検知器または電流検知器6と接続されており、この検知器は特徴的電圧経過ないし電流経過を検知すると機能ユニット4によるデータ伝送をトリガする。
【0036】
別の実施例では機能ユニット4は、例えば端子パッドの形態の出力端子Aを有する。この出力端子を介して伝送すべきデータDAは容量性結合により受信器5に伝送される。受信器5はこのために適切な検査用先端部を有する。この検査用先端部は端子Aに対して十分に小さな間隔をおいて配置されている。
【0037】
半導体チップ1はさらに不揮発性メモリユニット7を、データDAの記憶のために有する。メモリユニット7は半導体チップの端子EXと接続されている。端子EXからは例えば構成素子テスト中に、メモリユニット7に記憶されたデータDAが読み出される。
【0038】
図2にはテスト装置の実施形態が電気的基本回路として示されている。エネルギー源3はここではソーラーセル30を有し、これにより動作電流IBを半導体チップ1上で、無接点供給された光学ビーム31によって形成することができる。ソーラセル30の電流パッドには電流制限回路32が設けられている。この電流制限回路は、動作電流IBが限界値を上回るとき、半導体チップ1をソーラセル30から分離する。このことはとりわけ次の場合に有利である。すなわち、ソーラセル30が共通のエネルギー源として複数のテストすべき半導体チップに対して使用される場合に有利である。従い例えば短絡の場合に他のテストすべき半導体チップに影響が及ぼされない。なぜならエラーのあるチップは電流制限回路32によってエネルギー供給から分離されるからである。
【0039】
図3にはテスト装置の別の実施例が示されている。半導体チップ1は材料42を有し、この材料は光学ビーム43により照射される。このとき光学ビーム43の光学的屈折が電位UAにより制御される。その結果、屈折された光学ビーム44には種々異なる屈折角度αが生じる。屈折されたビーム44は受信器5により半導体チップ1の外側で受信される。材料42は機能ユニット4の端子Aと接続されており、この端子には電位UAが印加される。この電位は、伝送すべきデータDAに相応して制御される。すなわち屈折角度αは伝送すべきデータDAに依存して変化される。従って漂遊電界は端子Aにおいてそこに印加される電位UAにより電子光学的制御を用いて使用される。
【0040】
図4は、複数の半導体チップ1の構成の実施例を示す。この複数の半導体チップ1は支持体10に配置されている。支持体10は図4では半導体ディスクとして例えばウェハの形態に構成されている。半導体ディスク10はスリットフレーム11を有し、このスリットフレームにはソーラセル30が配置されている。半導体チップ1はスリットフレーム11に沿って製造の後の時点で切り出される。
【0041】
図5aは別の実施例において、基板ないし半導体ディスク10に複数の半導体チップ1が配置されている構成の断面を示す。ここでソーラーセル30はまったく平坦に半導体ディスク10の表面上に配置されている。ソーラセル30と半導体ディスク10との間には、ビーム吸収性層12が取り付けられている。ソーラセル30がビームを下方へ半導体ディスク10へ通過させる場合には、ビーム吸収性層12によって半導体チップ1上での電荷担体形成が回避される。
【0042】
図5bは、ソーラーセル30が基板ないし半導体ディスク10の下側表面に配置されている構成の別の実施例を示す。この下側表面は半導体チップ1とは反対側の表面である。ソーラセル30とそれぞれの半導体チップ1との間では導電性スルーコンタクト13が基板に配置されている。ここでは例えばただ1つのスルーコンタクト13が示されている。スルーコンタクト13と基板との境界にはpn接合部14がスルーコンタクト13に沿って配置されている。ここでpn接合部14は、電流がスルーコンタクト13と基板との間で流れるのを阻止するために用いる。スルーコンタクト13とpn接合部14は、図5aのビーム吸収性層12と同じ目的で同じように配置されている。このビーム吸収性層は図5bの構成でも付加的に設けることができる。
【図面の簡単な説明】
【図1】本発明のテスト装置の実施例である。
【図2】テスト装置の別の詳細な実施例である。
【図3】テスト装置の別の詳細な実施例である。
【図4】ソーラセルの配置についての本発明の実施例である。
【図5】ソーラセルの配置についての本発明の実施例である。
【符号の説明】
1 半導体チップ
10 半導体ディスク
13 スルーコンタクト
14 pn接合部
30 ソーラセル
Claims (13)
- 半導体チップの機能検査用テスト装置であって、
半導体ディスク(10)と、複数の半導体チップ(1)と、エネルギー源(3)とを有し、
前記複数の半導体チップ(1)は前記半導体ディスク(10)の表面に配置されており、各半導体チップ(1)は自己テストユニット(2)を有し、
該自己テストユニットは半導体チップの機能テストのためのテスト情報を発生し、
前記各半導体チップには、当該半導体チップ(1)の機能能力を検査するために機能テストが実施され、
前記エネルギー源(3)は半導体チップ(1)に対して電気エネルギーを供給し、
当該エネルギー源(3)は少なくとも1つのソーラーセル(30)を有し、これにより半導体チップ(1)に対する動作電流(IB)を各半導体チップ(1)上で無接点供給された光ビーム(31)により形成し、
前記ソーラーセル(30)は前記半導体ディスク(10)の全表面を覆うように半導体ディスクの上に配置されており、
半導体ディスク(10)の表面とソーラーセル(30)との間にはビーム吸収性層(12)が配置されており、該ビーム吸収性層(12)はすくなくとも1つのスルーコンタクト(13)を有し、該スルーコンタクトにより半導体チップはソーラーセルと接続されており、
スルーコンタクト(13)とビーム吸収性層(12)との境界にはpn接合部(14)がスルーコンタクト(13)に沿って配置されており、これにより電流がスルーコンタクトと半導体ディスク(10)との間で流れるのが阻止される、ことを特徴とするテスト装置。 - 半導体チップ(1)は、データ(DA)を無接点伝送するために機能ユニット(4)を有し、
前記データはテスト実行および/またはテスト結果についての情報を含んでいる、請求項1項記載のテスト装置。 - 機能ユニット(4)は、光学ビームパルス(41)を伝送すべきデータ(DA)に相応して形成するように構成されており、
該データは受信器(5)により半導体チップ(1)の外で受信される、請求項2記載のテスト装置。 - 機能ユニット(4)は出力端子(A)を有し、
該出力端子を介して伝送すべきデータ(DA)が容量性結合によって受信器(5)に半導体チップ(1)の外側で伝送される、請求項2記載のテスト装置。 - 材料(42)は機能ユニット(4)の端子(A)と接続されており、
該端子には機能ユニット(4)により制御される電位(UA)が伝送すべきデータ(DA)に相応して印加され、
前記材料(42)は、前記電位(UA)により制御されて、光学ビーム(43)を光学的に屈折(α)させ、
前記材料(42)には光学ビームが照射され、
前記材料(42)により屈折された光学ビーム(44)は受信器(5)により半導体チップ(1)の外で受信される、請求項2記載のテスト装置。 - 半導体チップ(1)は電圧検知器(6)または電流検知器(6)を有し、
該検知器はエネルギー源(3)および機能ユニット(4)と接続されており、機能ユニット(4)によるデータ伝送を特徴的電圧経過ないし電流経過の検知に基づいてトリガする、請求項2から5までのいずれか1項記載のテスト装置。 - 半導体チップ(1)は不揮発性メモリユニット(7)を、データ(DA)の記憶のために有し、
該データはテスト実行および/またはテスト結果についての情報を含み、
前記不揮発性メモリユニット(7)は半導体チップ(1)の端子(EX)と接続されており、
該端子を介してメモリユニット(7)のデータ(DA)を半導体チップ(1)の外側へ取り出すことができる、請求項1から6までのいずれか1項記載のテスト装置。 - テスト装置は複数のテストすべき半導体チップ(1)を有し、
テストすべき半導体チップ(1)の1つは機能テストの間、エネルギー供給の点でそれぞれ別の半導体チップ(1)から分離される、請求項1から7までのいずれか1項記載のテスト装置。 - テスト装置は複数のテストすべき半導体チップ(1)を有し、
複数のテストすべき半導体チップ(1)に対するテスト装置は共通のエネルギー源(3)を有し、
テストすべき半導体チップ(1)はそれぞれ1つの電流制限回路(32)を有し、これにより動作電流(IB)が限界値を上回る場合、それぞれの半導体チップ(1)をエネルギー源(3)から電気的に分離する、請求項1から8までのいずれか1項記載のテスト装置。 - 半導体チップ(1)は電圧検知器(6)または電流検知器(6)を有し、
該検知器はエネルギー源(3)および自己テストユニット(2)と接続されており、かつ特徴的電圧経過ないし電流経過を検知すると機能テストをトリガする、請求項1から9までのいずれか1項記載のテスト装置。 - 半導体チップ(1)は集積メモリを有し、
該集積メモリは、機能テストの実施されるメモリセル(MC)を有し、
半導体チップ(1)は、テスト情報を形成し、かつメモリセル(MC)の機能テストを実施する自己テストユニット(2)を有する、請求項1から7までのいずれか1項記載のテスト装置。 - 集積メモリは、通常メモリセル(MC)と、該通常メモリセル(MC)を置換するための冗長的メモリセル(RMC)とを有し、
前記自己テストユニット(2)は、通常メモリセル(MC)の機能能力を検査し、どの通常メモリセル(MC)をどの冗長的メモリセル(RMC)により置換すべきかを分析し、冗長的メモリセル(RMC)を前記分析結果に相応してアクティブ化するように構成されている、請求項11記載のテスト装置。 - 集積メモリは電気的にプログラミング可能なメモリユニット(9)を、前記冗長的メモリセル(RMC)のアクティブ化のために有し、
前記メモリユニット(9)には、前記自己テストユニット(2)により検出された修復結果がプログラミングされる、請求項12記載のテスト装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10016996.1 | 2000-04-05 | ||
DE10016996A DE10016996C1 (de) | 2000-04-05 | 2000-04-05 | Testanordnung zur Funktionsprüfung eines Halbleiterchips |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001357698A JP2001357698A (ja) | 2001-12-26 |
JP3733298B2 true JP3733298B2 (ja) | 2006-01-11 |
Family
ID=7637718
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001107638A Expired - Fee Related JP3733298B2 (ja) | 2000-04-05 | 2001-04-05 | 半導体チップの機能検査用テスト装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6825682B2 (ja) |
EP (1) | EP1143256B1 (ja) |
JP (1) | JP3733298B2 (ja) |
KR (1) | KR100397385B1 (ja) |
DE (2) | DE10016996C1 (ja) |
TW (1) | TW536631B (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003031666A (ja) * | 2001-07-12 | 2003-01-31 | Mitsubishi Electric Corp | 半導体デバイスまたは半導体ウェハ一括のテスト装置及びテスト方法 |
DE60207015T2 (de) | 2001-07-31 | 2006-08-03 | Nissan Motor Co., Ltd., Yokohama | Vorbaustruktur für ein Kraftfahrzeug |
KR100472460B1 (ko) * | 2002-07-04 | 2005-03-10 | 삼성전자주식회사 | 메모리의 결함 복구 방법 및 그에 적합한 장치 |
TW559672B (en) * | 2002-07-24 | 2003-11-01 | Via Tech Inc | Testing method of chip configuration setup |
US7030977B2 (en) * | 2003-05-06 | 2006-04-18 | Visteon Global Technologies, Inc. | Non-contact optical system for production testing of electronic assemblies |
US7220990B2 (en) * | 2003-08-25 | 2007-05-22 | Tau-Metrix, Inc. | Technique for evaluating a fabrication of a die and wafer |
US7295480B2 (en) * | 2003-12-18 | 2007-11-13 | Agere Systems Inc | Semiconductor memory repair methodology using quasi-non-volatile memory |
GB0329516D0 (en) * | 2003-12-19 | 2004-01-28 | Univ Kent Canterbury | Integrated circuit with debug support interface |
KR101270180B1 (ko) * | 2004-01-30 | 2013-05-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 검사장치 및 검사방법과, 반도체장치 제작방법 |
US7215133B2 (en) * | 2004-01-30 | 2007-05-08 | International Business Machines Corporation | Contactless circuit testing for adaptive wafer processing |
US7466157B2 (en) * | 2004-02-05 | 2008-12-16 | Formfactor, Inc. | Contactless interfacing of test signals with a device under test |
US20050210739A1 (en) * | 2004-03-09 | 2005-09-29 | Conocophillips Company | Blends of synthetic distillate and biodiesel for low nitrogen oxide emissions from diesel engines |
CN100401490C (zh) * | 2004-07-09 | 2008-07-09 | 日月光半导体制造股份有限公司 | 重测半导体元件的方法 |
US20060109120A1 (en) * | 2004-11-19 | 2006-05-25 | Jeremy Burr | RFID tag in a substrate |
TWI316712B (en) * | 2006-06-27 | 2009-11-01 | Silicon Motion Inc | Non-volatile memory, repair circuit, and repair method thereof |
KR100990942B1 (ko) | 2008-08-29 | 2010-11-01 | 주식회사 하이닉스반도체 | 반도체 패키지용 기판 및 이를 갖는 반도체 패키지 |
US11437402B2 (en) | 2020-04-21 | 2022-09-06 | Ferroelectric Memory Gmbh | Memory cell circuit, memory cell arrangement, and methods thereof |
CN114089166A (zh) * | 2021-11-29 | 2022-02-25 | 江苏捷策创电子科技有限公司 | 一种芯片测试装置和方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58182444A (ja) | 1982-04-16 | 1983-10-25 | Mitsubishi Electric Corp | 水封式電動機の固定子巻線の結束方法 |
JPH02110339A (ja) | 1988-10-19 | 1990-04-23 | Fujikura Ltd | プリント基板製造におけるテンティング強度測定方法 |
US5270655A (en) * | 1989-12-22 | 1993-12-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit having light emitting devices |
US5130645A (en) * | 1990-08-13 | 1992-07-14 | Vlsi Technology, Inc. | Integrated circuit built-in self-test structure |
JP2937471B2 (ja) | 1990-11-29 | 1999-08-23 | 株式会社日立製作所 | 半導体集積回路 |
US5274336A (en) | 1992-01-14 | 1993-12-28 | Hewlett-Packard Company | Capacitively-coupled test probe |
US5313424A (en) | 1992-03-17 | 1994-05-17 | International Business Machines Corporation | Module level electronic redundancy |
US5241266A (en) * | 1992-04-10 | 1993-08-31 | Micron Technology, Inc. | Built-in test circuit connection for wafer level burnin and testing of individual dies |
US6058497A (en) * | 1992-11-20 | 2000-05-02 | Micron Technology, Inc. | Testing and burn-in of IC chips using radio frequency transmission |
US5570035A (en) * | 1995-01-31 | 1996-10-29 | The United States Of America As Represented By The Secretary Of The Army | Built-in self test indicator for an integrated circuit package |
US6087842A (en) * | 1996-04-29 | 2000-07-11 | Agilent Technologies | Integrated or intrapackage capability for testing electrical continuity between an integrated circuit and other circuitry |
US5764655A (en) * | 1997-07-02 | 1998-06-09 | International Business Machines Corporation | Built in self test with memory |
JPH1168209A (ja) | 1997-08-11 | 1999-03-09 | Ishikawajima Harima Heavy Ind Co Ltd | 電界制御による波長可変マイクロチップレーザ |
WO1999032893A1 (en) * | 1997-12-22 | 1999-07-01 | Conexant Systems, Inc. | Wireless test apparatus for integrated circuit die |
US6119255A (en) * | 1998-01-21 | 2000-09-12 | Micron Technology, Inc. | Testing system for evaluating integrated circuits, a burn-in testing system, and a method for testing an integrated circuit |
US6331782B1 (en) * | 1998-03-23 | 2001-12-18 | Conexant Systems, Inc. | Method and apparatus for wireless testing of integrated circuits |
JP2000048131A (ja) | 1998-07-29 | 2000-02-18 | Hitachi Ltd | Icカードの試験方法および装置 |
US6300785B1 (en) * | 1998-10-20 | 2001-10-09 | International Business Machines Corporation | Contact-less probe of semiconductor wafers |
JP2000188311A (ja) | 1998-12-24 | 2000-07-04 | Sharp Corp | 集積回路装置の自己テスト方法 |
-
2000
- 2000-04-05 DE DE10016996A patent/DE10016996C1/de not_active Expired - Fee Related
-
2001
- 2001-02-28 DE DE50105163T patent/DE50105163D1/de not_active Expired - Fee Related
- 2001-02-28 EP EP01104945A patent/EP1143256B1/de not_active Expired - Lifetime
- 2001-03-27 TW TW090107193A patent/TW536631B/zh not_active IP Right Cessation
- 2001-04-04 KR KR10-2001-0017980A patent/KR100397385B1/ko not_active IP Right Cessation
- 2001-04-05 US US09/826,594 patent/US6825682B2/en not_active Expired - Fee Related
- 2001-04-05 JP JP2001107638A patent/JP3733298B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP1143256B1 (de) | 2005-01-26 |
US20010043078A1 (en) | 2001-11-22 |
KR20010095326A (ko) | 2001-11-03 |
US6825682B2 (en) | 2004-11-30 |
DE50105163D1 (de) | 2005-03-03 |
JP2001357698A (ja) | 2001-12-26 |
EP1143256A2 (de) | 2001-10-10 |
TW536631B (en) | 2003-06-11 |
KR100397385B1 (ko) | 2003-09-17 |
DE10016996C1 (de) | 2002-02-07 |
EP1143256A3 (de) | 2003-11-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3733298B2 (ja) | 半導体チップの機能検査用テスト装置 | |
US7948249B2 (en) | Semiconductor chip having a crack test circuit and method of testing a crack of a semiconductor chip using the same | |
US6194738B1 (en) | Method and apparatus for storage of test results within an integrated circuit | |
KR910003147B1 (ko) | 반도체집적회로와 그 시험방법 | |
US20130033935A1 (en) | Memory die self-disable if programmable element is not trusted | |
US7292487B1 (en) | Independent polling for multi-page programming | |
JP4103010B2 (ja) | 半導体ウエハ | |
KR100272712B1 (ko) | 간단한 검사용 배선을 갖고 짧은 시간에 검사될 수 있는 반도체 웨이퍼상의 반도체 장치 | |
US7362632B2 (en) | Test parallelism increase by tester controllable switching of chip select groups | |
KR100458357B1 (ko) | 메모리를 검사하기 위한 검사 장치 | |
US7107467B2 (en) | Semiconductor memory device having a circuit for removing noise from a power line of the memory device using a plurality of decoupling capactors | |
US8225149B2 (en) | Semiconductor testing apparatus and method | |
KR100716328B1 (ko) | 리던던트 메모리 셀 유닛을 포함하는 집적 다이내믹 반도체 메모리 및 자체-복구 방법 | |
US6327682B1 (en) | Wafer burn-in design for DRAM and FeRAM devices | |
US6535009B1 (en) | Configuration for carrying out burn-in processing operations of semiconductor devices at wafer level | |
TWI326893B (en) | Method and systems for repairing an integrated circuit device | |
WO2014045993A1 (ja) | 半導体装置、半導体ウェハ、および半導体ウェハの試験方法 | |
CN113075532A (zh) | 芯片检测方法及芯片检测装置 | |
JP3603045B2 (ja) | 半導体記憶装置およびその検査治具並びに検査方法 | |
JPH07296600A (ja) | 集積回路、この集積回路を設けた半導体ウェファ及びこの半導体ウェファに設けられた集積回路の検査方法 | |
US20030202388A1 (en) | Integrated circuit having redundant, self-organized architecture for improving yield | |
JPH08263997A (ja) | 半導体メモリデバイスの検査方法 | |
JP2003007087A (ja) | メモリのテスト方法、テスト装置及びテスト用メモリモジュール | |
JP2009021398A (ja) | 半導体チップ及び半導体チップへのプロセス・デバイス情報書き込み方法 | |
KR100331284B1 (ko) | 병렬테스트회로를 갖는 메모리장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040322 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040512 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040809 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040812 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041109 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050218 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050617 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050623 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050916 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051017 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091021 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |