JP3710003B2 - 実装基板及び実装基板の製造方法 - Google Patents
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Description
【０００１】
【目次】
以下の順序で本発明を説明する。
発明の属する技術分野
従来の技術（図１１〜図１５）
発明が解決しようとする課題（図１１〜図１５）
課題を解決するための手段（図１〜図６）
発明の実施の形態
（１）第１実施例
（１−１）実装基板の構成（図１及び図２）
（１−２）多層配線基板の製造手順（図３〜図５）
（１−３）表面実装型電子部品の実装手順（図６）
（１−４）第１実施例の動作
（１−５）第１実施例の効果
（２）第２実施例
（２−１）実装基板の構成（図７）
（２−２）表面実装型電子部品の実装手順（図８及び図９）
（２−３）第２実施例の動作
（２−４）第２実施例の効果
（３）他の実施例（図１０）
発明の効果
【０００２】
【発明の属する技術分野】
本発明は実装基板及び実装基板の製造方法に関し、例えば多層配線基板に複数の表面実装型電子部品を実装してなる実装基板、及びその実装基板の製造方法に適用して好適なものである。
【０００３】
【従来の技術】
従来、この種の多層配線基板においては、所定の配線パターンが形成されていると共に、実装対象となる表面実装型電子部品の複数の電極又はリードにそれぞれ対応して複数の電極（以下、これをランドと呼ぶ）が設けられて構成されており、これら各ランドと表面実装型電子部品のそれぞれ対応する電極又はリードを物理的及び電気的に接続することにより、当該表面実装型電子部品を実装するようになされている。
【０００４】
この場合この種の多層配線基板に複数の表面実装型電子部品を実装する方法としては、図１１に示すように、多層配線基板１の一面１Ａのみに例えば半導体チツプ２及び複数のリード付ＩＣ３及び４を表面実装する第１の実装方法や、図１２に示すように、多層配線基板５の一面５Ａ及び他面５Ｂの両面にそれぞれ例えば半導体チツプ６及び複数のリード付ＩＣ７及び８を表面実装する第２の実装方法等が広く用いられている。
【０００５】
またこの他、図１３に示すように、多層配線基板１０の一面１０Ａに複数の半導体チツプ１１及び１２を重ねて直接接続した状態に表面実装する、いわゆるチツプトウチツプ方式（Chip to Chip方式）による第３の実装方法や、図１４に示すように、複数のテープキヤリアパツケージ１５及び１６を樹脂１７によつて一体に封止して多層配線基板１８の一面１８Ａに表面実装する第４の実装方法、及び図１５に示すように、複数のテープキヤリアパツケージ２０、２１及び２２を積層した状態で多層配線基板２３の一面２３Ａに表面実装する第５の実装方法等もある。
さらには１個の表面実装型電子部品を多層配線基板に埋設させるようにして実装する第６の実装方法もある（図示せず）。
【０００６】
【発明が解決しようとする課題】
ところが上述のような第１の実装方法においては、多層配線基板１の実装面が一面１Ａだけであるため、実装される表面実装型電子部品の数が増加すると、その増加した表面実装型電子部品毎の形状及び大きさに応じた実装面積が必要となる。この結果多層配線基板１が大型化して配線パターンが長くなるため、高速特性及び高周波特性が劣化する問題があつた。
【０００７】
また第２の実装方法においては、多層配線基板５の一面５Ａ及び他面５Ｂの両面に表面実装型電子部品を実装するため、上述した第１の実装方法に比べて同数の表面実装型電子部品を実装する場合、多層配線基板５の大きさを２分の１程度まで小型化することができる利点があるものの、多層配線基板５をデイジタル化に対応させた場合、実装される表面実装型電子部品の数が増加するため、多層配線基板５をそれ以上小型化することができない問題があつた。
【０００８】
さらに第３、第４及び第５の実装方法においては、多層配線基板１０、１８及び２３に実装される複数の表面実装型電子部品を積層配置して実装するため、各表面実装型電子部品を電気的及び機械的に保護する必要があり、表面実装型電子部品のパツケージ構成が制限される問題があつた。この結果これら第３、第４及び第５の実装方法では、多層配線基板１０、１８及び２３に対する各表面実装型電子部品の実装手順が煩雑になる問題があつた。
【０００９】
さらに第６の実装方法においては、複数の表面実装型電子部品を多層配線基板に実装する場合、各々の表面実装型電子部品をそれぞれ所定の部分に埋設するため、実装対象の表面実装型電子部品の数に応じた埋設スペースが必要となり、多層配線基板を小型化し難い問題があつた。
【００１０】
本発明は以上の点を考慮してなされたもので、表面実装型電子部品を高密度実装し得る実装基板及び実装基板の製造方法を提案しようとするものである。
【００１１】
【課題を解決するための手段】
かかる課題を解決するため第１の発明においては、実装基板に対し、所定の導体パターンを有する配線層と、絶縁材からなる絶縁層とが順次交互に積層されて形成され、配線層の所定領域を露出させる少なくとも１つの段差面を有する凹部が設けられると共に、当該凹部の段差面、及び最上層の配線層が形成された基板上面に、それぞれ対応する配線層の導体パターンと導通する単数又は複数のランドが設けられ、凹部の底面である段差面から最下層の配線層が形成された基板下面に貫通する貫通孔が穿設された多層配線基板と、段差面及び基板上面の単数又は複数のランドに、対応する単数又は複数の電極が物理的及び電気的に接続されることにより多層配線基板の凹部内から基板上面にかけて積層配置するように実装される複数の表面実装型電子部品と、基板上面側又は貫通孔から凹部内に充填され、当該凹部内から基板上面にかけて実装された各表面実装型電子部品を当該凹部に一体に封止する絶縁性樹脂とを設けるようにする。
【００１２】
また第２の発明においては、実装基板の製造方法において、所定の導体パターンを有する配線層と、絶縁材からなる絶縁層とが順次交互に積層され、配線層の所定領域を露出させる少なくとも１つの段差面を有する凹部が設けられると共に、当該凹部の段差面、及び最上層の配線層が形成された基板上面に、それぞれ対応する配線層の導体パターンと導通する単数又は複数のランドが設けられ、凹部の底面である段差面から最下層の配線層が形成された基板下面まで貫通する貫通孔が穿設された多層配線基板を形成する第１の工程と、多層配線基板の段差面及び基板上面の単数又は複数のランドに、複数の表面実装型電子部品の対応する単数又は複数の電極を物理的及び電気的に接続することにより、各表面実装型電子部品を多層配線基板の凹部内から基板上面にかけて積層配置するように実装する第２の工程と、多層配線基板の基板上面側又は貫通孔から凹部内に絶縁性樹脂を充填することにより、当該凹部内から基板上面にかけて実装された各表面実装型電子部品を当該凹部に一体に封止する第３の工程とを設けるようにする。
【００１３】
従つて第１の発明では、多層配線基板の所定面積に実装される表面実装型電子部品を増加させることができる。
【００１４】
また第２の発明では、多層配線基板の所定面積に実装される表面実装型電子部品を増加させることができる。
【００１５】
【発明の実施の形態】
以下図面について、本発明の一実施例を詳述する。
【００１６】
（１）第１実施例
（１−１）実装基板の構成
図１において、３０は全体として第１実施例による実装基板を示し、多層配線基板３１に複数の表面実装型電子部品が実装されて構成されている。
多層配線基板３１は、一層毎にそれぞれ所定の導体パターン３２Ａ及び３２Ｂが形成された３層構造でなり、複数層の導体パターン３２Ａ及び３２Ｂがそれぞれ所定の領域に露出された段差面３１Ｂ及び３１Ｃを有するほぼ逆四角錐台状でなる凹部３１Ａが設けられている。
【００１７】
この場合凹部３１Ａにおいては、段差面３１Ｂ及び３１Ｃと多層配線基板３１の上面３１Ｄとによつてそれぞれ区切られる直方体形状でなる空間領域３３Ａ及び３３Ｂがそれぞれ実装される半導体チツプ３４及び３５の大きさ及び形状に応じて選定されている。
【００１８】
ここで図１及び図２に示すように、この多層配線基板３１の凹部３１Ａの空間領域３３Ａ内には、半導体チツプ３４の回路面３４Ａの最外周に沿つて所定ピツチに配設された複数のパツド（図示せず）にそれぞれ対向させて、底面となる段差面３１Ｂに複数のランド３６が設けられていると共に、これら各ランド３６はそれぞれ段差面３１Ｂに露出された導体パターン３２Ａの所定位置に電気的に接続されている。
【００１９】
また空間領域３３Ｂには、半導体チツプ３５の回路面３５Ａの最外周に沿つて所定ピツチに配設された複数のパツド（図示せず）にそれぞれ対向させて、底面となる段差面３１Ｃに複数のランド３７が設けられていると共に、これら各ランド３７はそれぞれ段差面３１Ｃに露出された導体パターン３２Ｂの所定位置に電気的に接続されている。
さらに半導体チツプ３４及び３５の回路面３４Ａ及び３５Ａに配設された各パツドには、それぞれ例えばはんだでなる突起電極３８及び３９が形成されており、かくして半導体チツプ３４及び３５をそれぞれ空間領域３３Ａ及び３３Ｂに嵌め込み、各突起電極３８及び３９をそれぞれ対応するランド３６及び３７と接合することにより、当該半導体チツプ３４及び３５を多層配線基板３１の凹部３１Ａ内に積層配置するように実装し得るようになされている。
【００２０】
また多層配線基板３１の上面３１Ｄには、半導体チツプ４０が半導体チツプ３４及び３５と積層配置されるように当該半導体チツプ４０の回路面４０Ａの最外周に沿つて所定ピツチに配設された複数のパツド（図示せず）にそれぞれ対向させて複数のランド４１が設けられている。
さらに半導体チツプ４０には、回路面４０Ａに配設された各パツドにそれぞれ例えばはんだでなる突起電極４２が形成されており、かくして半導体チツプ４０は各突起電極４２をそれぞれ対応する多層配線基板３１の上面３１Ｄに設けられたランド４１と接合することにより、当該半導体チツプ４０を多層配線基板３１の上面３１Ｄに実装し得るようになされている。
【００２１】
さらにこの多層配線基板３１においては、凹部３１Ａ及び上面３１Ｄにそれぞれ実装された半導体チツプ３４、３５及び４０を凹部３１Ａに一体に封止するように絶縁性樹脂４３がその凹部３１Ａに充填されている。
この場合多層配線基板３１の凹部３１Ａには、段差面３１Ｂから多層配線基板３１の下面３１Ｅまで貫通する貫通孔３１Ｆが穿設されており、これにより絶縁性樹脂４３を半導体チツプ４０の回路面４０Ａ側から充填する際、当該凹部３１Ａ内部の空気が貫通孔３１Ｆを介して外部に排出され、絶縁性樹脂４３を均一に充填し得るようになされている。
【００２２】
さらに多層配線基板３１の上面３１Ｄ及び下面３１Ｅの所定位置には、それぞれ能動素子４４及びリード付ＩＣ４５の複数の電極及びリードに対向させてそれぞれ複数のランド４６及び４７が設けられ、これにより能動素子４４及びリード付ＩＣ４５の各電極及びリードとそれぞれ対応するランド４６及び４７とを接合して、これら能動素子４４及びリード付ＩＣ４５をこの多層配線基板３１上に実装し得るようになされている。
【００２３】
かくしてこの多層配線基板３１では、段差面３１Ｂ及び３１Ｃを有する凹部３１Ａに半導体チツプ３４及び３５を積層配置するように実装し得るため、従来の多層配線基板に比べて所定面積に対して実装される表面実装型電子部品を増加し得るようになされている。
【００２４】
（１−２）多層配線基板の製造手順
ここで、実際上この多層配線基板３１は、図３（Ａ）〜図５に示す以下の手順により製造することができる。
すなわち、まず図３（Ａ）〜（Ｃ）に示すように、所定の厚さでなる複数の軟性状態セラミクス（以下、これをグリーンシートと呼ぶ）５０、５１及び５２の所定領域を、それぞれ所定の大きさ及び形状でなる打抜き面を有する打抜きツール５３、５４及び５５を用いて打ち抜き、グリーンシート５０、５１及び５２にそれぞれ穴部５０Ａ、５１Ａ及び５２Ａを形成する。
この場合グリーンシート５０及び５１には、それぞれ半導体チツプ３４及び３５の大きさ及び形状に応じた穴部５０Ａ及び５１Ａが形成される。またグリーンシート５２には、多層配線基板３１の凹部３１Ａに絶縁性樹脂４３を充填した際に、その凹部３１Ａ内部の空気を外部に排出するための穴部５２Ａ（すなわち、貫通孔３１Ｆ）が形成される。
【００２５】
次いでグリーンシート５０、５１及び５２に複数のビアホール（図示せず）をそれぞれ所定位置に形成し、当該各ビアホールに導電性金属ペーストを充填してビア（図示せず）を形成する。
続いてグリーンシート５０及び５１の一面及びグリーンシート５２の一面及び他面に、スクリーン印刷法等の手法によりそれぞれ導電性金属箔でなる所定の導体パターン（図示せず）を対応する各ビアと電気的に接続させるように印刷する。この後グリーンシート５０、５１及び５２に形成された各ビアの各導電性金属ペースト及び各導体パターンの溶剤を所定温度により蒸発させる。
【００２６】
この場合グリーンシート５０の一面に印刷された所定の導体パターンには、半導体チツプ４０の複数のパツド及び能動素子４４の複数の電極にそれぞれ対応したランド４１及び４６が形成される。またグリーンシート５１の一面に印刷された所定の導体パターンには、半導体チツプ３５の複数のパツドにそれぞれ対応したランド３７が形成される。さらにグリーンシート５２の一面に印刷された所定の導体パターンには、半導体チツプ３４の複数のパツドにそれぞれ対応したランド３６が形成されると共に、グリーンシート５２の他面に印刷された所定の導体パターンには、リード付ＩＣ４５の複数のリードに対応したランド４７が形成される。
【００２７】
続いて図４（Ａ）に示すように、グリーンシート５０、５１及び５２を、当該グリーンシート５０、５１及び５２の打ち抜かれた穴部５０Ａ、５１Ａ及び５２Ａの面積が厚み方向に順次大きくなり、かつ実装対象の半導体チツプ３４、３５及び４０の複数のパツドに対応したランド３６、３７及び４１（図示せず）を有する導体パターンが上面となるように積層配置する。
【００２８】
この後図４（Ｂ）に示すように、グリーンシート５０、５１及び５２を積層配置して形成されるほぼ逆四角錐台状でなる凹部に、当該凹部に対応した形状でなる加圧用型材５６を嵌め込み所定の圧力で加圧すると同時に、グリーンシート５２の下面に加圧用型材５７の所定面を接触させ所定の圧力で加圧する。
次いで図４（Ｃ）及び図５に示すように、積層配置されたグリーンシート５０、５１及び５２を所定温度で焼成することにより硬化させて一体化する。
これにより、各層にそれぞれ段差面３１Ｂ及び３１Ｃを有する凹部３１Ａが形成される共に、当該段差面３１Ｂ及び３１Ｃと上面３１Ｄとにそれぞれ実装される半導体チツプ３４、３５及び４０に対応したランド３６、３７及び４１が形成された多層配線基板３１を製造することができる。
【００２９】
（１−３）表面実装型電子部品の実装手順
一方この実装基板３０においては、図６（Ａ）〜（Ｃ）に示す以下の手順により複数の表面実装型電子部品を多層配線基板３１に実装することができる。
すなわち、まず図６（Ａ）に示すように、複数の半導体チツプ３４、３５及び４０の回路面３４Ａ、３５Ａ及び４０Ａに配設された複数のパツド（図示せず）にそれぞれ突起電極３８、３９及び４２を形成する。
次いで半導体チツプ３４及び３５をそれぞれ対応する多層配線基板３１の空間領域３３Ａ及び３３Ｂに嵌め込むようにして、半導体チツプ３４及び３５の各突起電極３８及び３９と、当該各突起電極３８及び３９とそれぞれ対応させて段差面３１Ｂ及び３１Ｃに設けられたランド３６及び３７とを接触させて位置合わせする。
【００３０】
続いて半導体チツプ４０の各突起電極４２と、当該各突起電極４２にそれぞれ対応して多層配線基板３１の上面３１Ｄに設けられたランド４１とを接触させて位置合わせする。その後半導体チツプ３４、３５及び４０の各突起電極３８、３９及び４２を加熱溶融（以下、これをリフローと呼ぶ）し、当該半導体チツプ３４及び３５を多層配線基板３１の凹部３１Ａに実装すると同時に半導体チツプ４０を多層配線基板３１の上面３１Ｄに実装する。
【００３１】
次いで図６（Ｂ）に示すように、多層配線基板３１の上面３１Ｄに実装された半導体チツプ４０の回路面４０Ａ側から多層配線基板３１の凹部３１Ａに絶縁性樹脂４３を充填し、当該半導体チツプ４０の上面４０Ｂを露出させるように半導体チツプ３４、３５及び４０を多層配線基板３１の凹部３１Ａに一体に封止する。
この場合多層配線基板３１の凹部３１Ａでは、絶縁性樹脂４３の充填に応じて貫通孔３１Ｆから内部の空気が抜けるため、半導体チツプ３４、３５及び４０を均一に封止することができる。
【００３２】
続いて図６（Ｃ）に示すように、能動素子４４の複数の電極と、当該各電極にそれぞれ対応して多層配線基板３１の上面３１Ｄの所定位置に設けられたランド４６とを接合し、その能動素子４４を多層配線基板３１の上面３１Ｄに実装すると共に、リード付ＩＣ４５の複数のリードと、当該各リードにそれぞれ対応して多層配線基板３１の下面３１Ｅの所定位置に設けられたランド４７とを接合し、そのリード付ＩＣ４５を多層配線基板３１の下面３１Ｅに実装する。
これにより実装基板３０は、多層配線基板３１の凹部３１Ａ、上面３１Ｄ及び下面３１Ｅにそれぞれ対応させて半導体チツプ３４、３５、４０、能動素子４４及びリード付ＩＣ４５を実装することができる。
【００３３】
（１−４）第１実施例の動作
以上の構成において、まず段差面３１Ｂ及び３１Ｃを有するほぼ逆四角錐台状でなる凹部３１Ａが形成された多層配線基板３１を形成し（図３〜図５）、次いで複数の半導体チツプ３４及び３５を多層配線基板３１における凹部３１Ａのそれぞれ対応する空間領域３３Ａ及び３３Ｂに嵌め込むようにして段差面３１Ｂ及び３１Ｃ上に実装すると同時に、半導体チツプ４０を多層配線基板３１の上面３１Ｄに実装する（図６（Ａ））。この後多層配線基板３１の凹部３１Ａに絶縁性樹脂４３を充填し、当該凹部３１Ａに半導体チツプ３４、３５及び４０を一体に封止する（図６（Ｂ））。続いて能動素子４４を多層配線基板３１の上面３１Ｄに実装すると共に、リード付ＩＣ４５を多層配線基板３１の下面３１Ｅに実装する（図６（Ｃ））。
【００３４】
従つて、この実装基板３０における複数の表面実装型電子部品を多層配線基板３１に実装する実装手順においては、半導体チツプ３４及び３５を多層配線基板３１における凹部３１Ａの空間領域３３Ａ及び３３Ｂに嵌め込むようにし、また半導体チツプ４０を多層配線基板３１の上面３１Ｄに載上し、半導体チツプ３４、３５及び４０を一括に実装することができるため、従来の多層配線基板における表面実装型電子部品の実装方法に比べて複雑な位置合わせ等を必要とせず容易に実装することができる。
【００３５】
またこのようにして多層配線基板３１に複数の表面実装型電子部品が実装された実装基板３０では、半導体チツプ３４、３５及び４０が積層配置するように多層配線基板３１の凹部３１Ａ及び上面３１Ｄに実装されると共に、当該多層配線基板３１の各層にそれぞれ形成された導体パターン３２Ａ及び３２Ｂ間をビアにより導通させるため、当該導体パターン３２Ａ及び３２Ｂを短くすることができる。従つて多層配線基板３１は高速特性及び高周波特性を向上させることができる。
【００３６】
またこの実装基板３０においては、半導体チツプ３４、３５及び４０が絶縁性樹脂４３により多層配線基板３１の凹部３１Ａに一体に封止されるため、実装される半導体チツプ３４、３５及び４０を絶縁性樹脂４３及び多層配線基板３１により電気的及び機械的に保護することができる。
【００３７】
（１−５）第１実施例の効果
以上の構成によれば、多層配線基板３１に段差面３１Ｂ及び３１Ｃを有するほぼ逆四角錐台状でなる凹部３１Ａを設けると共に、当該凹部３１Ａの空間領域３３Ａ及び３３Ｂと多層配線基板３１の上面３１Ｄとで積層配置するようにそれぞれ半導体チツプ３４、３５及び４０を実装するようにしたことにより、実装基板３０における多層配線基板３１の所定面積に対して実装される表面実装型電子部品を増加させることができ、かくして表面実装型電子部品を高密度実装し得る多層配線基板を実現することができる。
【００３８】
また以上の構成によれば、段差面３１Ｂ及び３１Ｃを有するほぼ逆四角錐台状でなる凹部３１Ａが形成された多層配線基板３１を形成し、当該凹部３１Ａの空間領域３３Ａ及び３３Ｂにそれぞれ半導体チツプ３４及び３５を嵌め込むようにすると共に多層配線基板３１の上面３１Ｄに半導体チツプ４０を載上した後、半導体チツプ３４，３５及び４０を一括に実装するようにしたことにより、多層配線基板３１の凹部３１Ａ及び上面３１Ｄに複数の半導体チツプ３４、３５及び４０を積層配置するように実装することができ、かくして表面実装型電子部品を高密度実装し得る表面実装型電子部品の実装方法を実現することができる。
【００３９】
（２）第２実施例
（２−１）実装基板の構成
図７は、第２実施例による実装基板６０を示し、多層配線基板６１に複数の表面実装型電子部品が実装されて構成されている。
多層配線基板６１は、各層に所定の導体パターン（図示せず）が形成された２層構造でなり、上面６１Ａよりも一周り小さく最下層の導体パターンを所定領域だけ露出させた段差面６１Ｂを有する凹部６１Ｃが設けられている。
この場合凹部６１Ｃは、実装される半導体チツプ６２の大きさ及び形状に応じて選定されており、半導体チツプ６２の回路面６２Ａの最外周に沿つて所定ピツチに配設された複数のパツド（図示せず）にそれぞれ対向させて、底面となる段差面６１Ｂに複数のランド（図示せず）が形成されている。
【００４０】
また多層配線基板６１の上面６１Ａには、半導体チツプ６２に積層配置されるように実装される半導体チツプ６３の回路面６３Ａの最外周に沿つて所定ピツチに配設された複数のパツド（図示せず）にそれぞれ対向させて複数のランド（図示せず）が形成されている。
さらに半導体チツプ６２及び６３の回路面６２Ａ及び６３Ａに配設された各パツドにはそれぞれ例えばはんだボール６４が形成されている。
【００４１】
これにより多層配線基板６１は、凹部６１Ｃ内に半導体チツプ６２を嵌め込むようにされ、当該半導体チツプ６２の各はんだボール６４がそれぞれ段差面６１Ｂの対応するランドに接合されると共に、半導体チツプ６３の各はんだボール６４がそれぞれ上面６１Ａの対応するランドに接合され、積層配置するように半導体チツプ６２及び６３を実装し得るようになされている。
【００４２】
この場合実装基板６０は、多層配線基板６１がその上面６１Ａに実装される半導体チツプ６３の外周とほぼ同じ大きさ及び形状の外周でなると共に、多層配線基板６１の凹部６１Ｃに半導体チツプ６２及び６３を一体に封止する絶縁性樹脂６５が充填されているため、いわゆる半導体パツケージ（チツプサイズパツケージ）を形成するようになされている。
【００４３】
またこの多層配線基板６１は、下面６１Ｄに例えば球状形状のはんだでなる複数の外部接続用電極６６が配設されており、当該各外部接続用電極６６は実装された半導体チツプ６２及び６３の各パツドとそれぞれ導体パターンを介して電気的に接続されている。
従つて実装基板６０は、多層配線基板６１の各外部接続用電極６６をそれぞれ主配線基板（図示せず）の対応する電極に接合することにより、この主配線基板に所定状態に実装することができると共に、半導体チツプ６２及び６３が多層配線基板６１の導体パターン及び外部接続用電極６６を介して主配線基板から信号を入力し、又は信号を出力し得るようになされている。
【００４４】
このように実装基板６０においては、多層配線基板６１が凹部６１Ｃ内及び上面６１Ａにそれぞれ実装された半導体チツプ６２及び６３の大きさ及び形状に応じてその凹部６１Ｃ及び外周が形成されていると共に、絶縁性樹脂６５によつて多層配線基板６１の凹部６１Ｃに半導体チツプ６２及び６３が一体に封止され、かくして複数の表面実装型電子部品が高密度実装された小型の半導体パツケージを構成し得るようになされている。
【００４５】
（２−２）表面実装型電子部品の実装手順
ここで、実際上この実装基板６０においては、図８（Ａ）〜図９（Ｂ）に示す以下の手順により複数の表面実装型電子部品を多層配線基板６１に実装することができる。
すなわち、まず第１の実施例において上述した多層配線基板の製造手順と同様の手順により、図８（Ａ）に示すように、複数の凹部６１Ｃが所定ピツチに形成された２層構造でなる多層配線基板６１を形成する。
この場合多層配線基板６１には、それぞれ隣り合う凹部６１Ｃのほぼ中間に位置するように上面６１Ａに所定の深さでなる溝６７を形成する。
【００４６】
続いて図８（Ｂ）に示すように、複数の半導体チツプ６２及び６３の複数のパツド（図示せず）にそれぞれはんだボール６４を形成する。この後各半導体チツプ６２の各はんだボール６４と、これら各はんだボール６４にそれぞれ対応する多層配線基板６１の各凹部６１Ｃの段差面６１Ｂに形成されたランド（図示せず）とを接触させて位置合わせすると共に、各半導体チツプ６３の各はんだボール６４と、これら各はんだボール６４にそれぞれ対応する多層配線基板６１の上面６１Ａに形成されたランドとを接触させて位置合わせする。この後各半導体チツプ６２及び６３の各はんだボール６４をリフローし、当該各半導体チツプ６２及び６３を多層配線基板６１の各凹部６１Ｃ及びその上面６１Ａに実装する。
【００４７】
次いで図８（Ｃ）に示すように、多層配線基板６１の上面６１Ａに実装した半導体チツプ６３の上面６３Ｂを露出させるように当該半導体チツプ６３の回路面６３Ａ側から凹部６１Ｃに絶縁性樹脂６５を充填して硬化させ、実装した各半導体チツプ６２及び６３をそれぞれ凹部６１Ｃに一体に封止する。
【００４８】
続いて図９（Ａ）に示すように、多層配線基板６１の上面６１Ａに実装した半導体チツプ６３の上面６３Ｂが下面となるように多層配線基板６１を回転させて固定して、これにより上方を向いた多層配線基板６１の下面６１Ｄの所定位置に例えば球状はんだ転写装置（図示せず）を用いて複数の外部接続用電極６６を供給する。
【００４９】
次いで図９（Ｂ）に示すように、多層配線基板６１を当該多層配線基板６１の上面６１Ａに形成された溝６７に沿つてそれぞれ一つの凹部６１Ｃを有する所定領域に分割する。これにより実装基板６０の多層配線基板６１に各半導体チツプ６２及び６３を実装することができる。
【００５０】
（２−３）第２実施例の動作
以上の構成において、この実装基板６０は、複数の凹部６１Ｃが所定ピツチに形成された２層構造でなる多層配線基板６１を形成し、それぞれ隣り合う凹部６１Ｃのほぼ中間位置の上面６１Ａに溝６７を形成する（図８（Ａ））。次いで多層配線基板６１の凹部６１Ｃ及び上面６１Ａにそれぞれ半導体チツプ６２及び６３を実装する（図８（Ｂ））。この後多層配線基板６１の凹部６１Ｃに絶縁性樹脂６５を充填して硬化させ、実装した各半導体チツプ６２及び６３を凹部６１Ｃに一体に封止する（図８（Ｃ））。続いて多層配線基板６１の下面６１Ｄの所定位置に複数の外部接続用電極６６を供給して（図９（Ａ））、この後多層配線基板６１の上面６１Ａに形成された溝６７に沿つてそれぞれ一つの凹部６１Ｃを有する所定領域に多層配線基板６１を分割する（図９（Ｂ））。
【００５１】
従つてこの実装基板６０における表面実装型電子部品の実装手順においては，多層配線基板６１に複数形成された凹部６１Ｃ及びその上面６１Ａにそれぞれ半導体チツプ６２及び６３を積層配置するように実装した後、一つの凹部６１Ｃを有する所定領域に多層配線基板６１を分割するため、複数の多層配線基板６１にそれぞれ一括して複数の半導体チツプ６２及び６３を実装することができる。
この結果多層配線基板６１に複数の半導体チツプ６２及び６３が実装された実装基板６０の生産性を向上させることができる。
【００５２】
またこのようにして多層配線基板６１に複数の半導体チツプ６２及び６３が実装された実装基板６０は、多層配線基板６１の凹部６１Ｃ内及び上面６１Ａにそれぞれ実装された半導体チツプ６２及び６３を絶縁性樹脂６５によつて多層配線基板６１の凹部６１Ｃに一体に封止されることにより、各半導体チツプ６２及び６３を電気的及び機械的に保護することができる。
【００５３】
（２−４）第２実施例の効果
以上の構成によれば、多層配線基板６１に形成された凹部６１Ｃの段差面６１Ｂに半導体チツプ６２が実装されると共に、当該半導体チツプ６２に積層配置するように多層配線基板６１の上面６１Ａに、当該上面６１Ａとほぼ同じ大きさの半導体チツプ６３が実装されることにより、実装される半導体チツプ６２及び６３の大きさとほぼ同じ大きさの半導体パツケージを実現することができ、かくして表面実装型電子部品を高密度実装し得ると共に、極めて小さい半導体パツケージを形成し得る多層配線基板を実現することができる。
【００５４】
また以上の構成によれば、複数の凹部６１Ｃが形成された多層配線基板６１を形成し、当該多層配線基板６１の各凹部６１Ｃの段差面６１Ｂにそれぞれ半導体チツプ６２を実装すると共に、これら各半導体チツプ６２にそれぞれ積層配置するように多層配線基板６１の上面６１Ａに複数の半導体チツプ６３を実装し、絶縁性樹脂６４により各半導体チツプ６２及び６３をそれぞれ凹部６１Ｃに一体に封止した後、多層配線基板６１を一つの凹部６１Ｃを有する所定領域に分割するようにしたことにより、半導体チツプ６２及び６３が実装された半導体パツケージを小型化することができ、かくして半導体パツケージに表面実装型電子部品を高密度実装し得る表面実装型電子部品の実装方法を実現することができる。
【００５５】
（３）他の実施例
なお上述の第１実施例においては、多層配線基板３１に実装された各半導体チツプ３４、３５及び４０を封止するために多層配線基板３１の上面３１Ｄに実装された半導体チツプ４０の回路面４０Ａ側から絶縁性樹脂４３を充填するようにして、多層配線基板３１の貫通孔３１Ｆから凹部３１Ａ内部の空気を排出するようにした場合について述べたが、本発明はこれに限らず、多層配線基板３１の貫通孔３１Ｆから凹部３１Ａに絶縁性樹脂４３を充填して、多層配線基板３１の上面３１Ｄに実装された半導体チツプ４０の回路面４０Ａ側から空気を抜くようにしても良い。
【００５６】
また上述の第１実施例においては、多層配線基板３１に実装された複数の半導体チツプ３４、３５及び４０と、能動素子４４とを別々に実装するようにした場合について述べたが、本発明はこれに限らず、半導体チツプ３４、３５及び４０と能動素子４４とを一括に実装するようにしても良い。
【００５７】
さらに上述の第１及び第２実施例においては、多層配線基板３１及び６１に形成された凹部３１Ａ及び６１Ｃにそれぞれ半導体チツプ３４、３５及び６２を実装するようにした場合について述べたが、本発明はこれに限らず、多層配線基板に形成された凹部にリード付ＩＣ等の種々の表面実装型電子部品を実装するようにしても良い。
【００５８】
すなわち、図１０に示すように、実装基板７０においては、多層配線基板７１に複数の段差面を有するほぼ逆四角錐台状でなる凹部７１Ａが設けられ、当該凹部７１Ａの段差面７１Ｂ及び７１Ｃと、多層配線基板７１の上面７１Ｄによつてそれぞれ区切られる直方体形状でなる空間領域７２Ａ及び７２Ｂを、実装される半導体チツプ７３又はリード付ＩＣ７４の大きさ及び形状に応じて選定する。これにより多層配線基板７１は、凹部７１Ａの各空間領域７２Ａ及び７２Ｂにそれぞれ半導体チツプ７３及びリード付ＩＣ７４を実装することができ、かくして従来の多層配線基板に実装された表面実装型電子部品のようにパツケージ構成の制限を必要せず、種々のパッケージ構成でなる表面実装型電子部品を凹部に実装し得る多層配線基板を実現することができる。
【００５９】
さらに上述の第１及び第２実施例においては、多層配線基板３１及び６１をグリーンシート５０、５１及び５２（すなわち、セラミクス）により形成するようにした場合について述べたが、本発明はこれに限らず、ガラスエポキシ基板等の種々の基板を用いて形成するようにしても良い。
【００６０】
さらに上述の第１及び第２実施例においては、多層配線基板３１及び６１の積層数をそれぞれ３層及び２層構造にして凹部３１Ａ及び６１Ｃを形成するようにした場合について述べたが、本発明はこれに限らず、実装対象の表面実装型電子部品の数に応じて多層配線基板の積層数を種々の所定積層数にすると共に、実装対象の表面実装型電子部品の大きさ及び形状に応じた空間領域を有する凹部を形成するようにしても良い。
【００６１】
さらに上述の第１及び第２実施例においては、多層配線基板３１及び６１にそれぞれ半導体チツプ３４、３５、４０、６２及び６３を実装する際、当該半導体チツプ３４、３５、４０、６２及び６３を一括に実装するようにした場合について述べたが、本発明はこれに限らず、多層配線基板３１及び６１にそれぞれ形成された凹部３１Ａ及び６１Ｃの最下層側から順次半導体チツプを積層配置するように実装するようにしても良い。
【００６２】
【発明の効果】
上述のように本発明によれば、実装基板に対し、所定の導体パターンを有する配線層と、絶縁材からなる絶縁層とが順次交互に積層されて形成され、配線層の所定領域を露出させる少なくとも１つの段差面を有する凹部が設けられると共に、当該凹部の段差面、及び最上層の配線層が形成された基板上面に、それぞれ対応する配線層の導体パターンと導通する単数又は複数のランドが設けられ、凹部の底面である段差面から最下層の配線層が形成された基板下面まで貫通する貫通孔が穿設された多層配線基板と、段差面及び基板上面の単数又は複数のランドに、対応する単数又は複数の電極が物理的及び電気的に接続されることにより多層配線基板の凹部内から基板上面にかけて積層配置するように実装される複数の表面実装型電子部品と、基板上面側又は貫通孔から凹部内に充填され、当該凹部内から基板上面にかけて実装された各表面実装型電子部品を当該凹部に一体に封止する絶縁性樹脂とを設けるようにしたことにより、多層配線基板の所定面積に実装される表面実装型電子部品を増加させることができ、かくして表面実装型電子部品を高密度実装し得る実装基板を実現することができる。
【００６３】
また上述のように本発明によれば、実装基板の製造方法において、所定の導体パターンを有する配線層と、絶縁材からなる絶縁層とが順次交互に積層され、配線層の所定領域を露出させる少なくとも１つの段差面を有する凹部が設けられると共に、当該凹部の段差面、及び最上層の配線層が形成された基板上面に、それぞれ対応する配線層の導体パターンと導通する単数又は複数のランドが設けられ、凹部の底面である段差面から最下層の配線層が形成された基板下面まで貫通する貫通孔が穿設された多層配線基板を形成し、当該形成した多層配線基板の段差面及び基板上面の単数又は複数のランドに、複数の表面実装型電子部品の対応する単数又は複数の電極を物理的及び電気的に接続することにより、各表面実装型電子部品を多層配線基板の凹部内から基板上面にかけて積層配置するように実装し、多層配線基板の基板上面側又は貫通孔から凹部内に絶縁性樹脂を充填することにより、当該凹部内から基板上面にかけて実装された各表面実装型電子部品を当該凹部に一体に封止するようにしたことにより、多層配線基板の所定面積に実装される表面実装型電子部品を増加させることができ、かくして表面実装型電子部品を高密度実装し得る実装基板の製造方法を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例による多層配線基板に複数の表面実装型電子部品が実装された実装基板の構成を示す断面図である。
【図２】本発明の第１実施例による多層配線基板の凹部に実装された半導体チツプの様子を示す一部を断じた斜視図である。
【図３】本発明の第１実施例による実装基板における多層配線基板の製造手順を示す断面図である。
【図４】本発明の第１実施例による実装基板における多層配線基板の製造手順を示す断面図である。
【図５】本発明の第１実施例による多層配線基板の製造手順により製造された多層配線基板を示す一部を断じた斜視図である。
【図６】本発明の第１実施例による実装基板における多層配線基板に実装される表面実装型電子部品の実装手順を示す断面図である。
【図７】本発明の第２実施例による多層配線基板に複数の表面実装型電子部品が実装された実装基板の構成を示す断面図である。
【図８】本発明の第２実施例による実装基板における表面実装型電子部品の実装手順を示す断面図である。
【図９】本発明の第２実施例による実装基板における表面実装型電子部品の実装手順を示す断面図である。
【図１０】本発明の他の実施例による実装基板の構成を示す断面図である。
【図１１】従来の多層配線基板における表面実装型電子部品の第１の実装方法の説明に供する断面図である。
【図１２】従来の多層配線基板における表面実装型電子部品の第２の実装方法の説明に供する断面図である。
【図１３】従来の多層配線基板における表面実装型電子部品の第３の実装方法の説明に供する断面図である。
【図１４】従来の多層配線基板における表面実装型電子部品の第４の実装方法の説明に供する断面図である。
【図１５】従来の多層配線基板における表面実装型電子部品の第５の実装方法の説明に供する断面図である。
【符号の説明】
１、５、１０、１８、２３、３１、６１、７１……多層配線基板、２、６、１１、１２、３４、３５、４０、６１、６２、７３……半導体チツプ、３、４、７、８、４５、７４……リード付ＩＣ、３０、６０、７０……実装基板、１５、１６、２０、２１、２２……テープキヤリアパツケージ、１７、４３、６５……絶縁性樹脂、３１Ａ、６１Ｃ、７１Ａ……凹部、３１Ｂ、３１Ｃ、６１Ｂ、７１Ｂ、７１Ｃ……段差面、３１Ｆ……貫通孔、３２Ａ、３２Ｂ……導体パターン、３３Ａ、３３Ｂ、７２Ａ、７２Ｂ……空間領域、４４……能動素子、３６、３７、４１、４６、４７……電極、３８、３９、４２、６７……突起電極、５０、５１、５２……グリーンシート、５３、５４、５５……打抜きツール、５６、５７……加工用型材、６４……はんだボール、６６……外部接続用電極、６７……溝。
【目次】
以下の順序で本発明を説明する。
発明の属する技術分野
従来の技術（図１１〜図１５）
発明が解決しようとする課題（図１１〜図１５）
課題を解決するための手段（図１〜図６）
発明の実施の形態
（１）第１実施例
（１−１）実装基板の構成（図１及び図２）
（１−２）多層配線基板の製造手順（図３〜図５）
（１−３）表面実装型電子部品の実装手順（図６）
（１−４）第１実施例の動作
（１−５）第１実施例の効果
（２）第２実施例
（２−１）実装基板の構成（図７）
（２−２）表面実装型電子部品の実装手順（図８及び図９）
（２−３）第２実施例の動作
（２−４）第２実施例の効果
（３）他の実施例（図１０）
発明の効果
【０００２】
【発明の属する技術分野】
本発明は実装基板及び実装基板の製造方法に関し、例えば多層配線基板に複数の表面実装型電子部品を実装してなる実装基板、及びその実装基板の製造方法に適用して好適なものである。
【０００３】
【従来の技術】
従来、この種の多層配線基板においては、所定の配線パターンが形成されていると共に、実装対象となる表面実装型電子部品の複数の電極又はリードにそれぞれ対応して複数の電極（以下、これをランドと呼ぶ）が設けられて構成されており、これら各ランドと表面実装型電子部品のそれぞれ対応する電極又はリードを物理的及び電気的に接続することにより、当該表面実装型電子部品を実装するようになされている。
【０００４】
この場合この種の多層配線基板に複数の表面実装型電子部品を実装する方法としては、図１１に示すように、多層配線基板１の一面１Ａのみに例えば半導体チツプ２及び複数のリード付ＩＣ３及び４を表面実装する第１の実装方法や、図１２に示すように、多層配線基板５の一面５Ａ及び他面５Ｂの両面にそれぞれ例えば半導体チツプ６及び複数のリード付ＩＣ７及び８を表面実装する第２の実装方法等が広く用いられている。
【０００５】
またこの他、図１３に示すように、多層配線基板１０の一面１０Ａに複数の半導体チツプ１１及び１２を重ねて直接接続した状態に表面実装する、いわゆるチツプトウチツプ方式（Chip to Chip方式）による第３の実装方法や、図１４に示すように、複数のテープキヤリアパツケージ１５及び１６を樹脂１７によつて一体に封止して多層配線基板１８の一面１８Ａに表面実装する第４の実装方法、及び図１５に示すように、複数のテープキヤリアパツケージ２０、２１及び２２を積層した状態で多層配線基板２３の一面２３Ａに表面実装する第５の実装方法等もある。
さらには１個の表面実装型電子部品を多層配線基板に埋設させるようにして実装する第６の実装方法もある（図示せず）。
【０００６】
【発明が解決しようとする課題】
ところが上述のような第１の実装方法においては、多層配線基板１の実装面が一面１Ａだけであるため、実装される表面実装型電子部品の数が増加すると、その増加した表面実装型電子部品毎の形状及び大きさに応じた実装面積が必要となる。この結果多層配線基板１が大型化して配線パターンが長くなるため、高速特性及び高周波特性が劣化する問題があつた。
【０００７】
また第２の実装方法においては、多層配線基板５の一面５Ａ及び他面５Ｂの両面に表面実装型電子部品を実装するため、上述した第１の実装方法に比べて同数の表面実装型電子部品を実装する場合、多層配線基板５の大きさを２分の１程度まで小型化することができる利点があるものの、多層配線基板５をデイジタル化に対応させた場合、実装される表面実装型電子部品の数が増加するため、多層配線基板５をそれ以上小型化することができない問題があつた。
【０００８】
さらに第３、第４及び第５の実装方法においては、多層配線基板１０、１８及び２３に実装される複数の表面実装型電子部品を積層配置して実装するため、各表面実装型電子部品を電気的及び機械的に保護する必要があり、表面実装型電子部品のパツケージ構成が制限される問題があつた。この結果これら第３、第４及び第５の実装方法では、多層配線基板１０、１８及び２３に対する各表面実装型電子部品の実装手順が煩雑になる問題があつた。
【０００９】
さらに第６の実装方法においては、複数の表面実装型電子部品を多層配線基板に実装する場合、各々の表面実装型電子部品をそれぞれ所定の部分に埋設するため、実装対象の表面実装型電子部品の数に応じた埋設スペースが必要となり、多層配線基板を小型化し難い問題があつた。
【００１０】
本発明は以上の点を考慮してなされたもので、表面実装型電子部品を高密度実装し得る実装基板及び実装基板の製造方法を提案しようとするものである。
【００１１】
【課題を解決するための手段】
かかる課題を解決するため第１の発明においては、実装基板に対し、所定の導体パターンを有する配線層と、絶縁材からなる絶縁層とが順次交互に積層されて形成され、配線層の所定領域を露出させる少なくとも１つの段差面を有する凹部が設けられると共に、当該凹部の段差面、及び最上層の配線層が形成された基板上面に、それぞれ対応する配線層の導体パターンと導通する単数又は複数のランドが設けられ、凹部の底面である段差面から最下層の配線層が形成された基板下面に貫通する貫通孔が穿設された多層配線基板と、段差面及び基板上面の単数又は複数のランドに、対応する単数又は複数の電極が物理的及び電気的に接続されることにより多層配線基板の凹部内から基板上面にかけて積層配置するように実装される複数の表面実装型電子部品と、基板上面側又は貫通孔から凹部内に充填され、当該凹部内から基板上面にかけて実装された各表面実装型電子部品を当該凹部に一体に封止する絶縁性樹脂とを設けるようにする。
【００１２】
また第２の発明においては、実装基板の製造方法において、所定の導体パターンを有する配線層と、絶縁材からなる絶縁層とが順次交互に積層され、配線層の所定領域を露出させる少なくとも１つの段差面を有する凹部が設けられると共に、当該凹部の段差面、及び最上層の配線層が形成された基板上面に、それぞれ対応する配線層の導体パターンと導通する単数又は複数のランドが設けられ、凹部の底面である段差面から最下層の配線層が形成された基板下面まで貫通する貫通孔が穿設された多層配線基板を形成する第１の工程と、多層配線基板の段差面及び基板上面の単数又は複数のランドに、複数の表面実装型電子部品の対応する単数又は複数の電極を物理的及び電気的に接続することにより、各表面実装型電子部品を多層配線基板の凹部内から基板上面にかけて積層配置するように実装する第２の工程と、多層配線基板の基板上面側又は貫通孔から凹部内に絶縁性樹脂を充填することにより、当該凹部内から基板上面にかけて実装された各表面実装型電子部品を当該凹部に一体に封止する第３の工程とを設けるようにする。
【００１３】
従つて第１の発明では、多層配線基板の所定面積に実装される表面実装型電子部品を増加させることができる。
【００１４】
また第２の発明では、多層配線基板の所定面積に実装される表面実装型電子部品を増加させることができる。
【００１５】
【発明の実施の形態】
以下図面について、本発明の一実施例を詳述する。
【００１６】
（１）第１実施例
（１−１）実装基板の構成
図１において、３０は全体として第１実施例による実装基板を示し、多層配線基板３１に複数の表面実装型電子部品が実装されて構成されている。
多層配線基板３１は、一層毎にそれぞれ所定の導体パターン３２Ａ及び３２Ｂが形成された３層構造でなり、複数層の導体パターン３２Ａ及び３２Ｂがそれぞれ所定の領域に露出された段差面３１Ｂ及び３１Ｃを有するほぼ逆四角錐台状でなる凹部３１Ａが設けられている。
【００１７】
この場合凹部３１Ａにおいては、段差面３１Ｂ及び３１Ｃと多層配線基板３１の上面３１Ｄとによつてそれぞれ区切られる直方体形状でなる空間領域３３Ａ及び３３Ｂがそれぞれ実装される半導体チツプ３４及び３５の大きさ及び形状に応じて選定されている。
【００１８】
ここで図１及び図２に示すように、この多層配線基板３１の凹部３１Ａの空間領域３３Ａ内には、半導体チツプ３４の回路面３４Ａの最外周に沿つて所定ピツチに配設された複数のパツド（図示せず）にそれぞれ対向させて、底面となる段差面３１Ｂに複数のランド３６が設けられていると共に、これら各ランド３６はそれぞれ段差面３１Ｂに露出された導体パターン３２Ａの所定位置に電気的に接続されている。
【００１９】
また空間領域３３Ｂには、半導体チツプ３５の回路面３５Ａの最外周に沿つて所定ピツチに配設された複数のパツド（図示せず）にそれぞれ対向させて、底面となる段差面３１Ｃに複数のランド３７が設けられていると共に、これら各ランド３７はそれぞれ段差面３１Ｃに露出された導体パターン３２Ｂの所定位置に電気的に接続されている。
さらに半導体チツプ３４及び３５の回路面３４Ａ及び３５Ａに配設された各パツドには、それぞれ例えばはんだでなる突起電極３８及び３９が形成されており、かくして半導体チツプ３４及び３５をそれぞれ空間領域３３Ａ及び３３Ｂに嵌め込み、各突起電極３８及び３９をそれぞれ対応するランド３６及び３７と接合することにより、当該半導体チツプ３４及び３５を多層配線基板３１の凹部３１Ａ内に積層配置するように実装し得るようになされている。
【００２０】
また多層配線基板３１の上面３１Ｄには、半導体チツプ４０が半導体チツプ３４及び３５と積層配置されるように当該半導体チツプ４０の回路面４０Ａの最外周に沿つて所定ピツチに配設された複数のパツド（図示せず）にそれぞれ対向させて複数のランド４１が設けられている。
さらに半導体チツプ４０には、回路面４０Ａに配設された各パツドにそれぞれ例えばはんだでなる突起電極４２が形成されており、かくして半導体チツプ４０は各突起電極４２をそれぞれ対応する多層配線基板３１の上面３１Ｄに設けられたランド４１と接合することにより、当該半導体チツプ４０を多層配線基板３１の上面３１Ｄに実装し得るようになされている。
【００２１】
さらにこの多層配線基板３１においては、凹部３１Ａ及び上面３１Ｄにそれぞれ実装された半導体チツプ３４、３５及び４０を凹部３１Ａに一体に封止するように絶縁性樹脂４３がその凹部３１Ａに充填されている。
この場合多層配線基板３１の凹部３１Ａには、段差面３１Ｂから多層配線基板３１の下面３１Ｅまで貫通する貫通孔３１Ｆが穿設されており、これにより絶縁性樹脂４３を半導体チツプ４０の回路面４０Ａ側から充填する際、当該凹部３１Ａ内部の空気が貫通孔３１Ｆを介して外部に排出され、絶縁性樹脂４３を均一に充填し得るようになされている。
【００２２】
さらに多層配線基板３１の上面３１Ｄ及び下面３１Ｅの所定位置には、それぞれ能動素子４４及びリード付ＩＣ４５の複数の電極及びリードに対向させてそれぞれ複数のランド４６及び４７が設けられ、これにより能動素子４４及びリード付ＩＣ４５の各電極及びリードとそれぞれ対応するランド４６及び４７とを接合して、これら能動素子４４及びリード付ＩＣ４５をこの多層配線基板３１上に実装し得るようになされている。
【００２３】
かくしてこの多層配線基板３１では、段差面３１Ｂ及び３１Ｃを有する凹部３１Ａに半導体チツプ３４及び３５を積層配置するように実装し得るため、従来の多層配線基板に比べて所定面積に対して実装される表面実装型電子部品を増加し得るようになされている。
【００２４】
（１−２）多層配線基板の製造手順
ここで、実際上この多層配線基板３１は、図３（Ａ）〜図５に示す以下の手順により製造することができる。
すなわち、まず図３（Ａ）〜（Ｃ）に示すように、所定の厚さでなる複数の軟性状態セラミクス（以下、これをグリーンシートと呼ぶ）５０、５１及び５２の所定領域を、それぞれ所定の大きさ及び形状でなる打抜き面を有する打抜きツール５３、５４及び５５を用いて打ち抜き、グリーンシート５０、５１及び５２にそれぞれ穴部５０Ａ、５１Ａ及び５２Ａを形成する。
この場合グリーンシート５０及び５１には、それぞれ半導体チツプ３４及び３５の大きさ及び形状に応じた穴部５０Ａ及び５１Ａが形成される。またグリーンシート５２には、多層配線基板３１の凹部３１Ａに絶縁性樹脂４３を充填した際に、その凹部３１Ａ内部の空気を外部に排出するための穴部５２Ａ（すなわち、貫通孔３１Ｆ）が形成される。
【００２５】
次いでグリーンシート５０、５１及び５２に複数のビアホール（図示せず）をそれぞれ所定位置に形成し、当該各ビアホールに導電性金属ペーストを充填してビア（図示せず）を形成する。
続いてグリーンシート５０及び５１の一面及びグリーンシート５２の一面及び他面に、スクリーン印刷法等の手法によりそれぞれ導電性金属箔でなる所定の導体パターン（図示せず）を対応する各ビアと電気的に接続させるように印刷する。この後グリーンシート５０、５１及び５２に形成された各ビアの各導電性金属ペースト及び各導体パターンの溶剤を所定温度により蒸発させる。
【００２６】
この場合グリーンシート５０の一面に印刷された所定の導体パターンには、半導体チツプ４０の複数のパツド及び能動素子４４の複数の電極にそれぞれ対応したランド４１及び４６が形成される。またグリーンシート５１の一面に印刷された所定の導体パターンには、半導体チツプ３５の複数のパツドにそれぞれ対応したランド３７が形成される。さらにグリーンシート５２の一面に印刷された所定の導体パターンには、半導体チツプ３４の複数のパツドにそれぞれ対応したランド３６が形成されると共に、グリーンシート５２の他面に印刷された所定の導体パターンには、リード付ＩＣ４５の複数のリードに対応したランド４７が形成される。
【００２７】
続いて図４（Ａ）に示すように、グリーンシート５０、５１及び５２を、当該グリーンシート５０、５１及び５２の打ち抜かれた穴部５０Ａ、５１Ａ及び５２Ａの面積が厚み方向に順次大きくなり、かつ実装対象の半導体チツプ３４、３５及び４０の複数のパツドに対応したランド３６、３７及び４１（図示せず）を有する導体パターンが上面となるように積層配置する。
【００２８】
この後図４（Ｂ）に示すように、グリーンシート５０、５１及び５２を積層配置して形成されるほぼ逆四角錐台状でなる凹部に、当該凹部に対応した形状でなる加圧用型材５６を嵌め込み所定の圧力で加圧すると同時に、グリーンシート５２の下面に加圧用型材５７の所定面を接触させ所定の圧力で加圧する。
次いで図４（Ｃ）及び図５に示すように、積層配置されたグリーンシート５０、５１及び５２を所定温度で焼成することにより硬化させて一体化する。
これにより、各層にそれぞれ段差面３１Ｂ及び３１Ｃを有する凹部３１Ａが形成される共に、当該段差面３１Ｂ及び３１Ｃと上面３１Ｄとにそれぞれ実装される半導体チツプ３４、３５及び４０に対応したランド３６、３７及び４１が形成された多層配線基板３１を製造することができる。
【００２９】
（１−３）表面実装型電子部品の実装手順
一方この実装基板３０においては、図６（Ａ）〜（Ｃ）に示す以下の手順により複数の表面実装型電子部品を多層配線基板３１に実装することができる。
すなわち、まず図６（Ａ）に示すように、複数の半導体チツプ３４、３５及び４０の回路面３４Ａ、３５Ａ及び４０Ａに配設された複数のパツド（図示せず）にそれぞれ突起電極３８、３９及び４２を形成する。
次いで半導体チツプ３４及び３５をそれぞれ対応する多層配線基板３１の空間領域３３Ａ及び３３Ｂに嵌め込むようにして、半導体チツプ３４及び３５の各突起電極３８及び３９と、当該各突起電極３８及び３９とそれぞれ対応させて段差面３１Ｂ及び３１Ｃに設けられたランド３６及び３７とを接触させて位置合わせする。
【００３０】
続いて半導体チツプ４０の各突起電極４２と、当該各突起電極４２にそれぞれ対応して多層配線基板３１の上面３１Ｄに設けられたランド４１とを接触させて位置合わせする。その後半導体チツプ３４、３５及び４０の各突起電極３８、３９及び４２を加熱溶融（以下、これをリフローと呼ぶ）し、当該半導体チツプ３４及び３５を多層配線基板３１の凹部３１Ａに実装すると同時に半導体チツプ４０を多層配線基板３１の上面３１Ｄに実装する。
【００３１】
次いで図６（Ｂ）に示すように、多層配線基板３１の上面３１Ｄに実装された半導体チツプ４０の回路面４０Ａ側から多層配線基板３１の凹部３１Ａに絶縁性樹脂４３を充填し、当該半導体チツプ４０の上面４０Ｂを露出させるように半導体チツプ３４、３５及び４０を多層配線基板３１の凹部３１Ａに一体に封止する。
この場合多層配線基板３１の凹部３１Ａでは、絶縁性樹脂４３の充填に応じて貫通孔３１Ｆから内部の空気が抜けるため、半導体チツプ３４、３５及び４０を均一に封止することができる。
【００３２】
続いて図６（Ｃ）に示すように、能動素子４４の複数の電極と、当該各電極にそれぞれ対応して多層配線基板３１の上面３１Ｄの所定位置に設けられたランド４６とを接合し、その能動素子４４を多層配線基板３１の上面３１Ｄに実装すると共に、リード付ＩＣ４５の複数のリードと、当該各リードにそれぞれ対応して多層配線基板３１の下面３１Ｅの所定位置に設けられたランド４７とを接合し、そのリード付ＩＣ４５を多層配線基板３１の下面３１Ｅに実装する。
これにより実装基板３０は、多層配線基板３１の凹部３１Ａ、上面３１Ｄ及び下面３１Ｅにそれぞれ対応させて半導体チツプ３４、３５、４０、能動素子４４及びリード付ＩＣ４５を実装することができる。
【００３３】
（１−４）第１実施例の動作
以上の構成において、まず段差面３１Ｂ及び３１Ｃを有するほぼ逆四角錐台状でなる凹部３１Ａが形成された多層配線基板３１を形成し（図３〜図５）、次いで複数の半導体チツプ３４及び３５を多層配線基板３１における凹部３１Ａのそれぞれ対応する空間領域３３Ａ及び３３Ｂに嵌め込むようにして段差面３１Ｂ及び３１Ｃ上に実装すると同時に、半導体チツプ４０を多層配線基板３１の上面３１Ｄに実装する（図６（Ａ））。この後多層配線基板３１の凹部３１Ａに絶縁性樹脂４３を充填し、当該凹部３１Ａに半導体チツプ３４、３５及び４０を一体に封止する（図６（Ｂ））。続いて能動素子４４を多層配線基板３１の上面３１Ｄに実装すると共に、リード付ＩＣ４５を多層配線基板３１の下面３１Ｅに実装する（図６（Ｃ））。
【００３４】
従つて、この実装基板３０における複数の表面実装型電子部品を多層配線基板３１に実装する実装手順においては、半導体チツプ３４及び３５を多層配線基板３１における凹部３１Ａの空間領域３３Ａ及び３３Ｂに嵌め込むようにし、また半導体チツプ４０を多層配線基板３１の上面３１Ｄに載上し、半導体チツプ３４、３５及び４０を一括に実装することができるため、従来の多層配線基板における表面実装型電子部品の実装方法に比べて複雑な位置合わせ等を必要とせず容易に実装することができる。
【００３５】
またこのようにして多層配線基板３１に複数の表面実装型電子部品が実装された実装基板３０では、半導体チツプ３４、３５及び４０が積層配置するように多層配線基板３１の凹部３１Ａ及び上面３１Ｄに実装されると共に、当該多層配線基板３１の各層にそれぞれ形成された導体パターン３２Ａ及び３２Ｂ間をビアにより導通させるため、当該導体パターン３２Ａ及び３２Ｂを短くすることができる。従つて多層配線基板３１は高速特性及び高周波特性を向上させることができる。
【００３６】
またこの実装基板３０においては、半導体チツプ３４、３５及び４０が絶縁性樹脂４３により多層配線基板３１の凹部３１Ａに一体に封止されるため、実装される半導体チツプ３４、３５及び４０を絶縁性樹脂４３及び多層配線基板３１により電気的及び機械的に保護することができる。
【００３７】
（１−５）第１実施例の効果
以上の構成によれば、多層配線基板３１に段差面３１Ｂ及び３１Ｃを有するほぼ逆四角錐台状でなる凹部３１Ａを設けると共に、当該凹部３１Ａの空間領域３３Ａ及び３３Ｂと多層配線基板３１の上面３１Ｄとで積層配置するようにそれぞれ半導体チツプ３４、３５及び４０を実装するようにしたことにより、実装基板３０における多層配線基板３１の所定面積に対して実装される表面実装型電子部品を増加させることができ、かくして表面実装型電子部品を高密度実装し得る多層配線基板を実現することができる。
【００３８】
また以上の構成によれば、段差面３１Ｂ及び３１Ｃを有するほぼ逆四角錐台状でなる凹部３１Ａが形成された多層配線基板３１を形成し、当該凹部３１Ａの空間領域３３Ａ及び３３Ｂにそれぞれ半導体チツプ３４及び３５を嵌め込むようにすると共に多層配線基板３１の上面３１Ｄに半導体チツプ４０を載上した後、半導体チツプ３４，３５及び４０を一括に実装するようにしたことにより、多層配線基板３１の凹部３１Ａ及び上面３１Ｄに複数の半導体チツプ３４、３５及び４０を積層配置するように実装することができ、かくして表面実装型電子部品を高密度実装し得る表面実装型電子部品の実装方法を実現することができる。
【００３９】
（２）第２実施例
（２−１）実装基板の構成
図７は、第２実施例による実装基板６０を示し、多層配線基板６１に複数の表面実装型電子部品が実装されて構成されている。
多層配線基板６１は、各層に所定の導体パターン（図示せず）が形成された２層構造でなり、上面６１Ａよりも一周り小さく最下層の導体パターンを所定領域だけ露出させた段差面６１Ｂを有する凹部６１Ｃが設けられている。
この場合凹部６１Ｃは、実装される半導体チツプ６２の大きさ及び形状に応じて選定されており、半導体チツプ６２の回路面６２Ａの最外周に沿つて所定ピツチに配設された複数のパツド（図示せず）にそれぞれ対向させて、底面となる段差面６１Ｂに複数のランド（図示せず）が形成されている。
【００４０】
また多層配線基板６１の上面６１Ａには、半導体チツプ６２に積層配置されるように実装される半導体チツプ６３の回路面６３Ａの最外周に沿つて所定ピツチに配設された複数のパツド（図示せず）にそれぞれ対向させて複数のランド（図示せず）が形成されている。
さらに半導体チツプ６２及び６３の回路面６２Ａ及び６３Ａに配設された各パツドにはそれぞれ例えばはんだボール６４が形成されている。
【００４１】
これにより多層配線基板６１は、凹部６１Ｃ内に半導体チツプ６２を嵌め込むようにされ、当該半導体チツプ６２の各はんだボール６４がそれぞれ段差面６１Ｂの対応するランドに接合されると共に、半導体チツプ６３の各はんだボール６４がそれぞれ上面６１Ａの対応するランドに接合され、積層配置するように半導体チツプ６２及び６３を実装し得るようになされている。
【００４２】
この場合実装基板６０は、多層配線基板６１がその上面６１Ａに実装される半導体チツプ６３の外周とほぼ同じ大きさ及び形状の外周でなると共に、多層配線基板６１の凹部６１Ｃに半導体チツプ６２及び６３を一体に封止する絶縁性樹脂６５が充填されているため、いわゆる半導体パツケージ（チツプサイズパツケージ）を形成するようになされている。
【００４３】
またこの多層配線基板６１は、下面６１Ｄに例えば球状形状のはんだでなる複数の外部接続用電極６６が配設されており、当該各外部接続用電極６６は実装された半導体チツプ６２及び６３の各パツドとそれぞれ導体パターンを介して電気的に接続されている。
従つて実装基板６０は、多層配線基板６１の各外部接続用電極６６をそれぞれ主配線基板（図示せず）の対応する電極に接合することにより、この主配線基板に所定状態に実装することができると共に、半導体チツプ６２及び６３が多層配線基板６１の導体パターン及び外部接続用電極６６を介して主配線基板から信号を入力し、又は信号を出力し得るようになされている。
【００４４】
このように実装基板６０においては、多層配線基板６１が凹部６１Ｃ内及び上面６１Ａにそれぞれ実装された半導体チツプ６２及び６３の大きさ及び形状に応じてその凹部６１Ｃ及び外周が形成されていると共に、絶縁性樹脂６５によつて多層配線基板６１の凹部６１Ｃに半導体チツプ６２及び６３が一体に封止され、かくして複数の表面実装型電子部品が高密度実装された小型の半導体パツケージを構成し得るようになされている。
【００４５】
（２−２）表面実装型電子部品の実装手順
ここで、実際上この実装基板６０においては、図８（Ａ）〜図９（Ｂ）に示す以下の手順により複数の表面実装型電子部品を多層配線基板６１に実装することができる。
すなわち、まず第１の実施例において上述した多層配線基板の製造手順と同様の手順により、図８（Ａ）に示すように、複数の凹部６１Ｃが所定ピツチに形成された２層構造でなる多層配線基板６１を形成する。
この場合多層配線基板６１には、それぞれ隣り合う凹部６１Ｃのほぼ中間に位置するように上面６１Ａに所定の深さでなる溝６７を形成する。
【００４６】
続いて図８（Ｂ）に示すように、複数の半導体チツプ６２及び６３の複数のパツド（図示せず）にそれぞれはんだボール６４を形成する。この後各半導体チツプ６２の各はんだボール６４と、これら各はんだボール６４にそれぞれ対応する多層配線基板６１の各凹部６１Ｃの段差面６１Ｂに形成されたランド（図示せず）とを接触させて位置合わせすると共に、各半導体チツプ６３の各はんだボール６４と、これら各はんだボール６４にそれぞれ対応する多層配線基板６１の上面６１Ａに形成されたランドとを接触させて位置合わせする。この後各半導体チツプ６２及び６３の各はんだボール６４をリフローし、当該各半導体チツプ６２及び６３を多層配線基板６１の各凹部６１Ｃ及びその上面６１Ａに実装する。
【００４７】
次いで図８（Ｃ）に示すように、多層配線基板６１の上面６１Ａに実装した半導体チツプ６３の上面６３Ｂを露出させるように当該半導体チツプ６３の回路面６３Ａ側から凹部６１Ｃに絶縁性樹脂６５を充填して硬化させ、実装した各半導体チツプ６２及び６３をそれぞれ凹部６１Ｃに一体に封止する。
【００４８】
続いて図９（Ａ）に示すように、多層配線基板６１の上面６１Ａに実装した半導体チツプ６３の上面６３Ｂが下面となるように多層配線基板６１を回転させて固定して、これにより上方を向いた多層配線基板６１の下面６１Ｄの所定位置に例えば球状はんだ転写装置（図示せず）を用いて複数の外部接続用電極６６を供給する。
【００４９】
次いで図９（Ｂ）に示すように、多層配線基板６１を当該多層配線基板６１の上面６１Ａに形成された溝６７に沿つてそれぞれ一つの凹部６１Ｃを有する所定領域に分割する。これにより実装基板６０の多層配線基板６１に各半導体チツプ６２及び６３を実装することができる。
【００５０】
（２−３）第２実施例の動作
以上の構成において、この実装基板６０は、複数の凹部６１Ｃが所定ピツチに形成された２層構造でなる多層配線基板６１を形成し、それぞれ隣り合う凹部６１Ｃのほぼ中間位置の上面６１Ａに溝６７を形成する（図８（Ａ））。次いで多層配線基板６１の凹部６１Ｃ及び上面６１Ａにそれぞれ半導体チツプ６２及び６３を実装する（図８（Ｂ））。この後多層配線基板６１の凹部６１Ｃに絶縁性樹脂６５を充填して硬化させ、実装した各半導体チツプ６２及び６３を凹部６１Ｃに一体に封止する（図８（Ｃ））。続いて多層配線基板６１の下面６１Ｄの所定位置に複数の外部接続用電極６６を供給して（図９（Ａ））、この後多層配線基板６１の上面６１Ａに形成された溝６７に沿つてそれぞれ一つの凹部６１Ｃを有する所定領域に多層配線基板６１を分割する（図９（Ｂ））。
【００５１】
従つてこの実装基板６０における表面実装型電子部品の実装手順においては，多層配線基板６１に複数形成された凹部６１Ｃ及びその上面６１Ａにそれぞれ半導体チツプ６２及び６３を積層配置するように実装した後、一つの凹部６１Ｃを有する所定領域に多層配線基板６１を分割するため、複数の多層配線基板６１にそれぞれ一括して複数の半導体チツプ６２及び６３を実装することができる。
この結果多層配線基板６１に複数の半導体チツプ６２及び６３が実装された実装基板６０の生産性を向上させることができる。
【００５２】
またこのようにして多層配線基板６１に複数の半導体チツプ６２及び６３が実装された実装基板６０は、多層配線基板６１の凹部６１Ｃ内及び上面６１Ａにそれぞれ実装された半導体チツプ６２及び６３を絶縁性樹脂６５によつて多層配線基板６１の凹部６１Ｃに一体に封止されることにより、各半導体チツプ６２及び６３を電気的及び機械的に保護することができる。
【００５３】
（２−４）第２実施例の効果
以上の構成によれば、多層配線基板６１に形成された凹部６１Ｃの段差面６１Ｂに半導体チツプ６２が実装されると共に、当該半導体チツプ６２に積層配置するように多層配線基板６１の上面６１Ａに、当該上面６１Ａとほぼ同じ大きさの半導体チツプ６３が実装されることにより、実装される半導体チツプ６２及び６３の大きさとほぼ同じ大きさの半導体パツケージを実現することができ、かくして表面実装型電子部品を高密度実装し得ると共に、極めて小さい半導体パツケージを形成し得る多層配線基板を実現することができる。
【００５４】
また以上の構成によれば、複数の凹部６１Ｃが形成された多層配線基板６１を形成し、当該多層配線基板６１の各凹部６１Ｃの段差面６１Ｂにそれぞれ半導体チツプ６２を実装すると共に、これら各半導体チツプ６２にそれぞれ積層配置するように多層配線基板６１の上面６１Ａに複数の半導体チツプ６３を実装し、絶縁性樹脂６４により各半導体チツプ６２及び６３をそれぞれ凹部６１Ｃに一体に封止した後、多層配線基板６１を一つの凹部６１Ｃを有する所定領域に分割するようにしたことにより、半導体チツプ６２及び６３が実装された半導体パツケージを小型化することができ、かくして半導体パツケージに表面実装型電子部品を高密度実装し得る表面実装型電子部品の実装方法を実現することができる。
【００５５】
（３）他の実施例
なお上述の第１実施例においては、多層配線基板３１に実装された各半導体チツプ３４、３５及び４０を封止するために多層配線基板３１の上面３１Ｄに実装された半導体チツプ４０の回路面４０Ａ側から絶縁性樹脂４３を充填するようにして、多層配線基板３１の貫通孔３１Ｆから凹部３１Ａ内部の空気を排出するようにした場合について述べたが、本発明はこれに限らず、多層配線基板３１の貫通孔３１Ｆから凹部３１Ａに絶縁性樹脂４３を充填して、多層配線基板３１の上面３１Ｄに実装された半導体チツプ４０の回路面４０Ａ側から空気を抜くようにしても良い。
【００５６】
また上述の第１実施例においては、多層配線基板３１に実装された複数の半導体チツプ３４、３５及び４０と、能動素子４４とを別々に実装するようにした場合について述べたが、本発明はこれに限らず、半導体チツプ３４、３５及び４０と能動素子４４とを一括に実装するようにしても良い。
【００５７】
さらに上述の第１及び第２実施例においては、多層配線基板３１及び６１に形成された凹部３１Ａ及び６１Ｃにそれぞれ半導体チツプ３４、３５及び６２を実装するようにした場合について述べたが、本発明はこれに限らず、多層配線基板に形成された凹部にリード付ＩＣ等の種々の表面実装型電子部品を実装するようにしても良い。
【００５８】
すなわち、図１０に示すように、実装基板７０においては、多層配線基板７１に複数の段差面を有するほぼ逆四角錐台状でなる凹部７１Ａが設けられ、当該凹部７１Ａの段差面７１Ｂ及び７１Ｃと、多層配線基板７１の上面７１Ｄによつてそれぞれ区切られる直方体形状でなる空間領域７２Ａ及び７２Ｂを、実装される半導体チツプ７３又はリード付ＩＣ７４の大きさ及び形状に応じて選定する。これにより多層配線基板７１は、凹部７１Ａの各空間領域７２Ａ及び７２Ｂにそれぞれ半導体チツプ７３及びリード付ＩＣ７４を実装することができ、かくして従来の多層配線基板に実装された表面実装型電子部品のようにパツケージ構成の制限を必要せず、種々のパッケージ構成でなる表面実装型電子部品を凹部に実装し得る多層配線基板を実現することができる。
【００５９】
さらに上述の第１及び第２実施例においては、多層配線基板３１及び６１をグリーンシート５０、５１及び５２（すなわち、セラミクス）により形成するようにした場合について述べたが、本発明はこれに限らず、ガラスエポキシ基板等の種々の基板を用いて形成するようにしても良い。
【００６０】
さらに上述の第１及び第２実施例においては、多層配線基板３１及び６１の積層数をそれぞれ３層及び２層構造にして凹部３１Ａ及び６１Ｃを形成するようにした場合について述べたが、本発明はこれに限らず、実装対象の表面実装型電子部品の数に応じて多層配線基板の積層数を種々の所定積層数にすると共に、実装対象の表面実装型電子部品の大きさ及び形状に応じた空間領域を有する凹部を形成するようにしても良い。
【００６１】
さらに上述の第１及び第２実施例においては、多層配線基板３１及び６１にそれぞれ半導体チツプ３４、３５、４０、６２及び６３を実装する際、当該半導体チツプ３４、３５、４０、６２及び６３を一括に実装するようにした場合について述べたが、本発明はこれに限らず、多層配線基板３１及び６１にそれぞれ形成された凹部３１Ａ及び６１Ｃの最下層側から順次半導体チツプを積層配置するように実装するようにしても良い。
【００６２】
【発明の効果】
上述のように本発明によれば、実装基板に対し、所定の導体パターンを有する配線層と、絶縁材からなる絶縁層とが順次交互に積層されて形成され、配線層の所定領域を露出させる少なくとも１つの段差面を有する凹部が設けられると共に、当該凹部の段差面、及び最上層の配線層が形成された基板上面に、それぞれ対応する配線層の導体パターンと導通する単数又は複数のランドが設けられ、凹部の底面である段差面から最下層の配線層が形成された基板下面まで貫通する貫通孔が穿設された多層配線基板と、段差面及び基板上面の単数又は複数のランドに、対応する単数又は複数の電極が物理的及び電気的に接続されることにより多層配線基板の凹部内から基板上面にかけて積層配置するように実装される複数の表面実装型電子部品と、基板上面側又は貫通孔から凹部内に充填され、当該凹部内から基板上面にかけて実装された各表面実装型電子部品を当該凹部に一体に封止する絶縁性樹脂とを設けるようにしたことにより、多層配線基板の所定面積に実装される表面実装型電子部品を増加させることができ、かくして表面実装型電子部品を高密度実装し得る実装基板を実現することができる。
【００６３】
また上述のように本発明によれば、実装基板の製造方法において、所定の導体パターンを有する配線層と、絶縁材からなる絶縁層とが順次交互に積層され、配線層の所定領域を露出させる少なくとも１つの段差面を有する凹部が設けられると共に、当該凹部の段差面、及び最上層の配線層が形成された基板上面に、それぞれ対応する配線層の導体パターンと導通する単数又は複数のランドが設けられ、凹部の底面である段差面から最下層の配線層が形成された基板下面まで貫通する貫通孔が穿設された多層配線基板を形成し、当該形成した多層配線基板の段差面及び基板上面の単数又は複数のランドに、複数の表面実装型電子部品の対応する単数又は複数の電極を物理的及び電気的に接続することにより、各表面実装型電子部品を多層配線基板の凹部内から基板上面にかけて積層配置するように実装し、多層配線基板の基板上面側又は貫通孔から凹部内に絶縁性樹脂を充填することにより、当該凹部内から基板上面にかけて実装された各表面実装型電子部品を当該凹部に一体に封止するようにしたことにより、多層配線基板の所定面積に実装される表面実装型電子部品を増加させることができ、かくして表面実装型電子部品を高密度実装し得る実装基板の製造方法を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例による多層配線基板に複数の表面実装型電子部品が実装された実装基板の構成を示す断面図である。
【図２】本発明の第１実施例による多層配線基板の凹部に実装された半導体チツプの様子を示す一部を断じた斜視図である。
【図３】本発明の第１実施例による実装基板における多層配線基板の製造手順を示す断面図である。
【図４】本発明の第１実施例による実装基板における多層配線基板の製造手順を示す断面図である。
【図５】本発明の第１実施例による多層配線基板の製造手順により製造された多層配線基板を示す一部を断じた斜視図である。
【図６】本発明の第１実施例による実装基板における多層配線基板に実装される表面実装型電子部品の実装手順を示す断面図である。
【図７】本発明の第２実施例による多層配線基板に複数の表面実装型電子部品が実装された実装基板の構成を示す断面図である。
【図８】本発明の第２実施例による実装基板における表面実装型電子部品の実装手順を示す断面図である。
【図９】本発明の第２実施例による実装基板における表面実装型電子部品の実装手順を示す断面図である。
【図１０】本発明の他の実施例による実装基板の構成を示す断面図である。
【図１１】従来の多層配線基板における表面実装型電子部品の第１の実装方法の説明に供する断面図である。
【図１２】従来の多層配線基板における表面実装型電子部品の第２の実装方法の説明に供する断面図である。
【図１３】従来の多層配線基板における表面実装型電子部品の第３の実装方法の説明に供する断面図である。
【図１４】従来の多層配線基板における表面実装型電子部品の第４の実装方法の説明に供する断面図である。
【図１５】従来の多層配線基板における表面実装型電子部品の第５の実装方法の説明に供する断面図である。
【符号の説明】
１、５、１０、１８、２３、３１、６１、７１……多層配線基板、２、６、１１、１２、３４、３５、４０、６１、６２、７３……半導体チツプ、３、４、７、８、４５、７４……リード付ＩＣ、３０、６０、７０……実装基板、１５、１６、２０、２１、２２……テープキヤリアパツケージ、１７、４３、６５……絶縁性樹脂、３１Ａ、６１Ｃ、７１Ａ……凹部、３１Ｂ、３１Ｃ、６１Ｂ、７１Ｂ、７１Ｃ……段差面、３１Ｆ……貫通孔、３２Ａ、３２Ｂ……導体パターン、３３Ａ、３３Ｂ、７２Ａ、７２Ｂ……空間領域、４４……能動素子、３６、３７、４１、４６、４７……電極、３８、３９、４２、６７……突起電極、５０、５１、５２……グリーンシート、５３、５４、５５……打抜きツール、５６、５７……加工用型材、６４……はんだボール、６６……外部接続用電極、６７……溝。
Claims (6)
- 所定の導体パターンを有する配線層と、絶縁材からなる絶縁層とが順次交互に積層されて形成され、上記配線層の所定領域を露出させる少なくとも１つの段差面を有する凹部が設けられると共に、当該凹部の上記段差面、及び最上層の上記配線層が形成された基板上面に、それぞれ対応する上記配線層の上記導体パターンと導通する単数又は複数のランドが設けられ、上記凹部の底面である上記段差面から最下層の上記配線層が形成された基板下面まで貫通する貫通孔が穿設された多層配線基板と、
上記段差面及び上記基板上面の単数又は複数の上記ランドに、対応する単数又は複数の電極が物理的及び電気的に接続されることにより上記多層配線基板の上記凹部内から上記基板上面にかけて積層配置するように実装される複数の表面実装型電子部品と、
上記基板上面側又は上記貫通孔から上記凹部内に充填され、当該凹部内から上記基板上面にかけて実装された各上記表面実装型電子部品を当該凹部に一体に封止する絶縁性樹脂と
を具えることを特徴とする実装基板。 - 各上記表面実装型電子部品は半導体チツプでなり、当該半導体チツプの回路面に設けられた各上記電極と、上記多層配線基板の上記段差面及び上記基板上面の対応する各上記ランドとを物理的及び電気的に接続する突起電極
を具えることを特徴とする請求項１に記載の実装基板。 - 上記多層配線基板の上記凹部内から上記基板上面にかけて実装された各上記表面実装型電子部品とは異なる単数又は複数の他の表面実装型電子部品
を具え、
上記多層配線基板は、
上記基板上面及び上記基板下面に単数又は複数の他のランドが設けられ、
上記他の表面実装型電子部品は、
上記多層配線基板の上記基板上面及び上記基板下面の単数又は複数の上記ランドに、対応する単数又は複数の電極が物理的及び電気的に接続されることにより上記多層配線基板の上記基板上面及び上記基板下面に実装される
ことを特徴とする請求項２に記載の実装基板。 - 所定の導体パターンを有する配線層と、絶縁材からなる絶縁層とが順次交互に積層され、上記配線層の所定領域を露出させる少なくとも１つの段差面を有する凹部が設けられると共に、当該凹部の上記段差面、及び最上層の上記配線層が形成された基板上面に、それぞれ対応する上記配線層の上記導体パターンと導通する単数又は複数のランドが設けられ、上記凹部の底面である上記段差面から最下層の上記配線層が形成された基板下面まで貫通する貫通孔が穿設された多層配線基板を形成する第１の工程と、
上記多層配線基板の上記段差面及び上記基板上面の単数又は複数の上記ランドに、複数の表面実装型電子部品の対応する単数又は複数の電極を物理的及び電気的に接続することにより、各上記表面実装型電子部品を上記多層配線基板の上記凹部内から上記基板上面にかけて積層配置するように実装する第２の工程と、
上記多層配線基板の上記基板上面側又は上記貫通孔から上記凹部内に絶縁性樹脂を充填することにより、当該凹部内から上記基板上面にかけて実装された各上記表面実装型電子部品を当該凹部に一体に封止する第３の工程と
を具えることを特徴とする実装基板の製造方法。 - 上記第２の工程は、
各上記表面実装型電子部品が半導体チツプでなり、当該半導体チツプの回路面に設けられた各上記電極と、上記多層配線基板の上記段差面及び上記基板上面の対応する各上記ランドとを突起電極を介して物理的及び電気的に接続する
ことを特徴とする請求項４に記載の実装基板の製造方法。 - 上記第１の工程は、
上記基板上面及び上記基板下面に、単数又は複数の他のランドが設けられた上記多層配線基板を形成し、
上記第２の工程は、
上記多層配線基板の上記基板上面及び上記基板下面の単数又は複数の上記他のランドに、各上記表面実装型電子部品とは異なる単数又は複数の他の表面実装型電子部品の対応する単数又は複数の電極を物理的及び電気的に接続することにより、上記他の表面実装型電子部品を上記多層配線基板の上記基板上面及び上記基板下面に実装する
ことを特徴とする請求項５に記載の実装基板の製造方法。
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