JP3710003B2 - 実装基板及び実装基板の製造方法 - Google Patents
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Description
【目次】
以下の順序で本発明を説明する。
発明の属する技術分野
従来の技術(図11〜図15)
発明が解決しようとする課題(図11〜図15)
課題を解決するための手段(図1〜図6)
発明の実施の形態
(1)第1実施例
(1−1)実装基板の構成(図1及び図2)
(1−2)多層配線基板の製造手順(図3〜図5)
(1−3)表面実装型電子部品の実装手順(図6)
(1−4)第1実施例の動作
(1−5)第1実施例の効果
(2)第2実施例
(2−1)実装基板の構成(図7)
(2−2)表面実装型電子部品の実装手順(図8及び図9)
(2−3)第2実施例の動作
(2−4)第2実施例の効果
(3)他の実施例(図10)
発明の効果
【0002】
【発明の属する技術分野】
本発明は実装基板及び実装基板の製造方法に関し、例えば多層配線基板に複数の表面実装型電子部品を実装してなる実装基板、及びその実装基板の製造方法に適用して好適なものである。
【0003】
【従来の技術】
従来、この種の多層配線基板においては、所定の配線パターンが形成されていると共に、実装対象となる表面実装型電子部品の複数の電極又はリードにそれぞれ対応して複数の電極(以下、これをランドと呼ぶ)が設けられて構成されており、これら各ランドと表面実装型電子部品のそれぞれ対応する電極又はリードを物理的及び電気的に接続することにより、当該表面実装型電子部品を実装するようになされている。
【0004】
この場合この種の多層配線基板に複数の表面実装型電子部品を実装する方法としては、図11に示すように、多層配線基板1の一面1Aのみに例えば半導体チツプ2及び複数のリード付IC3及び4を表面実装する第1の実装方法や、図12に示すように、多層配線基板5の一面5A及び他面5Bの両面にそれぞれ例えば半導体チツプ6及び複数のリード付IC7及び8を表面実装する第2の実装方法等が広く用いられている。
【0005】
またこの他、図13に示すように、多層配線基板10の一面10Aに複数の半導体チツプ11及び12を重ねて直接接続した状態に表面実装する、いわゆるチツプトウチツプ方式(Chip to Chip方式)による第3の実装方法や、図14に示すように、複数のテープキヤリアパツケージ15及び16を樹脂17によつて一体に封止して多層配線基板18の一面18Aに表面実装する第4の実装方法、及び図15に示すように、複数のテープキヤリアパツケージ20、21及び22を積層した状態で多層配線基板23の一面23Aに表面実装する第5の実装方法等もある。
さらには1個の表面実装型電子部品を多層配線基板に埋設させるようにして実装する第6の実装方法もある(図示せず)。
【0006】
【発明が解決しようとする課題】
ところが上述のような第1の実装方法においては、多層配線基板1の実装面が一面1Aだけであるため、実装される表面実装型電子部品の数が増加すると、その増加した表面実装型電子部品毎の形状及び大きさに応じた実装面積が必要となる。この結果多層配線基板1が大型化して配線パターンが長くなるため、高速特性及び高周波特性が劣化する問題があつた。
【0007】
また第2の実装方法においては、多層配線基板5の一面5A及び他面5Bの両面に表面実装型電子部品を実装するため、上述した第1の実装方法に比べて同数の表面実装型電子部品を実装する場合、多層配線基板5の大きさを2分の1程度まで小型化することができる利点があるものの、多層配線基板5をデイジタル化に対応させた場合、実装される表面実装型電子部品の数が増加するため、多層配線基板5をそれ以上小型化することができない問題があつた。
【0008】
さらに第3、第4及び第5の実装方法においては、多層配線基板10、18及び23に実装される複数の表面実装型電子部品を積層配置して実装するため、各表面実装型電子部品を電気的及び機械的に保護する必要があり、表面実装型電子部品のパツケージ構成が制限される問題があつた。この結果これら第3、第4及び第5の実装方法では、多層配線基板10、18及び23に対する各表面実装型電子部品の実装手順が煩雑になる問題があつた。
【0009】
さらに第6の実装方法においては、複数の表面実装型電子部品を多層配線基板に実装する場合、各々の表面実装型電子部品をそれぞれ所定の部分に埋設するため、実装対象の表面実装型電子部品の数に応じた埋設スペースが必要となり、多層配線基板を小型化し難い問題があつた。
【0010】
本発明は以上の点を考慮してなされたもので、表面実装型電子部品を高密度実装し得る実装基板及び実装基板の製造方法を提案しようとするものである。
【0011】
【課題を解決するための手段】
かかる課題を解決するため第1の発明においては、実装基板に対し、所定の導体パターンを有する配線層と、絶縁材からなる絶縁層とが順次交互に積層されて形成され、配線層の所定領域を露出させる少なくとも1つの段差面を有する凹部が設けられると共に、当該凹部の段差面、及び最上層の配線層が形成された基板上面に、それぞれ対応する配線層の導体パターンと導通する単数又は複数のランドが設けられ、凹部の底面である段差面から最下層の配線層が形成された基板下面に貫通する貫通孔が穿設された多層配線基板と、段差面及び基板上面の単数又は複数のランドに、対応する単数又は複数の電極が物理的及び電気的に接続されることにより多層配線基板の凹部内から基板上面にかけて積層配置するように実装される複数の表面実装型電子部品と、基板上面側又は貫通孔から凹部内に充填され、当該凹部内から基板上面にかけて実装された各表面実装型電子部品を当該凹部に一体に封止する絶縁性樹脂とを設けるようにする。
【0012】
また第2の発明においては、実装基板の製造方法において、所定の導体パターンを有する配線層と、絶縁材からなる絶縁層とが順次交互に積層され、配線層の所定領域を露出させる少なくとも1つの段差面を有する凹部が設けられると共に、当該凹部の段差面、及び最上層の配線層が形成された基板上面に、それぞれ対応する配線層の導体パターンと導通する単数又は複数のランドが設けられ、凹部の底面である段差面から最下層の配線層が形成された基板下面まで貫通する貫通孔が穿設された多層配線基板を形成する第1の工程と、多層配線基板の段差面及び基板上面の単数又は複数のランドに、複数の表面実装型電子部品の対応する単数又は複数の電極を物理的及び電気的に接続することにより、各表面実装型電子部品を多層配線基板の凹部内から基板上面にかけて積層配置するように実装する第2の工程と、多層配線基板の基板上面側又は貫通孔から凹部内に絶縁性樹脂を充填することにより、当該凹部内から基板上面にかけて実装された各表面実装型電子部品を当該凹部に一体に封止する第3の工程とを設けるようにする。
【0013】
従つて第1の発明では、多層配線基板の所定面積に実装される表面実装型電子部品を増加させることができる。
【0014】
また第2の発明では、多層配線基板の所定面積に実装される表面実装型電子部品を増加させることができる。
【0015】
【発明の実施の形態】
以下図面について、本発明の一実施例を詳述する。
【0016】
(1)第1実施例
(1−1)実装基板の構成
図1において、30は全体として第1実施例による実装基板を示し、多層配線基板31に複数の表面実装型電子部品が実装されて構成されている。
多層配線基板31は、一層毎にそれぞれ所定の導体パターン32A及び32Bが形成された3層構造でなり、複数層の導体パターン32A及び32Bがそれぞれ所定の領域に露出された段差面31B及び31Cを有するほぼ逆四角錐台状でなる凹部31Aが設けられている。
【0017】
この場合凹部31Aにおいては、段差面31B及び31Cと多層配線基板31の上面31Dとによつてそれぞれ区切られる直方体形状でなる空間領域33A及び33Bがそれぞれ実装される半導体チツプ34及び35の大きさ及び形状に応じて選定されている。
【0018】
ここで図1及び図2に示すように、この多層配線基板31の凹部31Aの空間領域33A内には、半導体チツプ34の回路面34Aの最外周に沿つて所定ピツチに配設された複数のパツド(図示せず)にそれぞれ対向させて、底面となる段差面31Bに複数のランド36が設けられていると共に、これら各ランド36はそれぞれ段差面31Bに露出された導体パターン32Aの所定位置に電気的に接続されている。
【0019】
また空間領域33Bには、半導体チツプ35の回路面35Aの最外周に沿つて所定ピツチに配設された複数のパツド(図示せず)にそれぞれ対向させて、底面となる段差面31Cに複数のランド37が設けられていると共に、これら各ランド37はそれぞれ段差面31Cに露出された導体パターン32Bの所定位置に電気的に接続されている。
さらに半導体チツプ34及び35の回路面34A及び35Aに配設された各パツドには、それぞれ例えばはんだでなる突起電極38及び39が形成されており、かくして半導体チツプ34及び35をそれぞれ空間領域33A及び33Bに嵌め込み、各突起電極38及び39をそれぞれ対応するランド36及び37と接合することにより、当該半導体チツプ34及び35を多層配線基板31の凹部31A内に積層配置するように実装し得るようになされている。
【0020】
また多層配線基板31の上面31Dには、半導体チツプ40が半導体チツプ34及び35と積層配置されるように当該半導体チツプ40の回路面40Aの最外周に沿つて所定ピツチに配設された複数のパツド(図示せず)にそれぞれ対向させて複数のランド41が設けられている。
さらに半導体チツプ40には、回路面40Aに配設された各パツドにそれぞれ例えばはんだでなる突起電極42が形成されており、かくして半導体チツプ40は各突起電極42をそれぞれ対応する多層配線基板31の上面31Dに設けられたランド41と接合することにより、当該半導体チツプ40を多層配線基板31の上面31Dに実装し得るようになされている。
【0021】
さらにこの多層配線基板31においては、凹部31A及び上面31Dにそれぞれ実装された半導体チツプ34、35及び40を凹部31Aに一体に封止するように絶縁性樹脂43がその凹部31Aに充填されている。
この場合多層配線基板31の凹部31Aには、段差面31Bから多層配線基板31の下面31Eまで貫通する貫通孔31Fが穿設されており、これにより絶縁性樹脂43を半導体チツプ40の回路面40A側から充填する際、当該凹部31A内部の空気が貫通孔31Fを介して外部に排出され、絶縁性樹脂43を均一に充填し得るようになされている。
【0022】
さらに多層配線基板31の上面31D及び下面31Eの所定位置には、それぞれ能動素子44及びリード付IC45の複数の電極及びリードに対向させてそれぞれ複数のランド46及び47が設けられ、これにより能動素子44及びリード付IC45の各電極及びリードとそれぞれ対応するランド46及び47とを接合して、これら能動素子44及びリード付IC45をこの多層配線基板31上に実装し得るようになされている。
【0023】
かくしてこの多層配線基板31では、段差面31B及び31Cを有する凹部31Aに半導体チツプ34及び35を積層配置するように実装し得るため、従来の多層配線基板に比べて所定面積に対して実装される表面実装型電子部品を増加し得るようになされている。
【0024】
(1−2)多層配線基板の製造手順
ここで、実際上この多層配線基板31は、図3(A)〜図5に示す以下の手順により製造することができる。
すなわち、まず図3(A)〜(C)に示すように、所定の厚さでなる複数の軟性状態セラミクス(以下、これをグリーンシートと呼ぶ)50、51及び52の所定領域を、それぞれ所定の大きさ及び形状でなる打抜き面を有する打抜きツール53、54及び55を用いて打ち抜き、グリーンシート50、51及び52にそれぞれ穴部50A、51A及び52Aを形成する。
この場合グリーンシート50及び51には、それぞれ半導体チツプ34及び35の大きさ及び形状に応じた穴部50A及び51Aが形成される。またグリーンシート52には、多層配線基板31の凹部31Aに絶縁性樹脂43を充填した際に、その凹部31A内部の空気を外部に排出するための穴部52A(すなわち、貫通孔31F)が形成される。
【0025】
次いでグリーンシート50、51及び52に複数のビアホール(図示せず)をそれぞれ所定位置に形成し、当該各ビアホールに導電性金属ペーストを充填してビア(図示せず)を形成する。
続いてグリーンシート50及び51の一面及びグリーンシート52の一面及び他面に、スクリーン印刷法等の手法によりそれぞれ導電性金属箔でなる所定の導体パターン(図示せず)を対応する各ビアと電気的に接続させるように印刷する。この後グリーンシート50、51及び52に形成された各ビアの各導電性金属ペースト及び各導体パターンの溶剤を所定温度により蒸発させる。
【0026】
この場合グリーンシート50の一面に印刷された所定の導体パターンには、半導体チツプ40の複数のパツド及び能動素子44の複数の電極にそれぞれ対応したランド41及び46が形成される。またグリーンシート51の一面に印刷された所定の導体パターンには、半導体チツプ35の複数のパツドにそれぞれ対応したランド37が形成される。さらにグリーンシート52の一面に印刷された所定の導体パターンには、半導体チツプ34の複数のパツドにそれぞれ対応したランド36が形成されると共に、グリーンシート52の他面に印刷された所定の導体パターンには、リード付IC45の複数のリードに対応したランド47が形成される。
【0027】
続いて図4(A)に示すように、グリーンシート50、51及び52を、当該グリーンシート50、51及び52の打ち抜かれた穴部50A、51A及び52Aの面積が厚み方向に順次大きくなり、かつ実装対象の半導体チツプ34、35及び40の複数のパツドに対応したランド36、37及び41(図示せず)を有する導体パターンが上面となるように積層配置する。
【0028】
この後図4(B)に示すように、グリーンシート50、51及び52を積層配置して形成されるほぼ逆四角錐台状でなる凹部に、当該凹部に対応した形状でなる加圧用型材56を嵌め込み所定の圧力で加圧すると同時に、グリーンシート52の下面に加圧用型材57の所定面を接触させ所定の圧力で加圧する。
次いで図4(C)及び図5に示すように、積層配置されたグリーンシート50、51及び52を所定温度で焼成することにより硬化させて一体化する。
これにより、各層にそれぞれ段差面31B及び31Cを有する凹部31Aが形成される共に、当該段差面31B及び31Cと上面31Dとにそれぞれ実装される半導体チツプ34、35及び40に対応したランド36、37及び41が形成された多層配線基板31を製造することができる。
【0029】
(1−3)表面実装型電子部品の実装手順
一方この実装基板30においては、図6(A)〜(C)に示す以下の手順により複数の表面実装型電子部品を多層配線基板31に実装することができる。
すなわち、まず図6(A)に示すように、複数の半導体チツプ34、35及び40の回路面34A、35A及び40Aに配設された複数のパツド(図示せず)にそれぞれ突起電極38、39及び42を形成する。
次いで半導体チツプ34及び35をそれぞれ対応する多層配線基板31の空間領域33A及び33Bに嵌め込むようにして、半導体チツプ34及び35の各突起電極38及び39と、当該各突起電極38及び39とそれぞれ対応させて段差面31B及び31Cに設けられたランド36及び37とを接触させて位置合わせする。
【0030】
続いて半導体チツプ40の各突起電極42と、当該各突起電極42にそれぞれ対応して多層配線基板31の上面31Dに設けられたランド41とを接触させて位置合わせする。その後半導体チツプ34、35及び40の各突起電極38、39及び42を加熱溶融(以下、これをリフローと呼ぶ)し、当該半導体チツプ34及び35を多層配線基板31の凹部31Aに実装すると同時に半導体チツプ40を多層配線基板31の上面31Dに実装する。
【0031】
次いで図6(B)に示すように、多層配線基板31の上面31Dに実装された半導体チツプ40の回路面40A側から多層配線基板31の凹部31Aに絶縁性樹脂43を充填し、当該半導体チツプ40の上面40Bを露出させるように半導体チツプ34、35及び40を多層配線基板31の凹部31Aに一体に封止する。
この場合多層配線基板31の凹部31Aでは、絶縁性樹脂43の充填に応じて貫通孔31Fから内部の空気が抜けるため、半導体チツプ34、35及び40を均一に封止することができる。
【0032】
続いて図6(C)に示すように、能動素子44の複数の電極と、当該各電極にそれぞれ対応して多層配線基板31の上面31Dの所定位置に設けられたランド46とを接合し、その能動素子44を多層配線基板31の上面31Dに実装すると共に、リード付IC45の複数のリードと、当該各リードにそれぞれ対応して多層配線基板31の下面31Eの所定位置に設けられたランド47とを接合し、そのリード付IC45を多層配線基板31の下面31Eに実装する。
これにより実装基板30は、多層配線基板31の凹部31A、上面31D及び下面31Eにそれぞれ対応させて半導体チツプ34、35、40、能動素子44及びリード付IC45を実装することができる。
【0033】
(1−4)第1実施例の動作
以上の構成において、まず段差面31B及び31Cを有するほぼ逆四角錐台状でなる凹部31Aが形成された多層配線基板31を形成し(図3〜図5)、次いで複数の半導体チツプ34及び35を多層配線基板31における凹部31Aのそれぞれ対応する空間領域33A及び33Bに嵌め込むようにして段差面31B及び31C上に実装すると同時に、半導体チツプ40を多層配線基板31の上面31Dに実装する(図6(A))。この後多層配線基板31の凹部31Aに絶縁性樹脂43を充填し、当該凹部31Aに半導体チツプ34、35及び40を一体に封止する(図6(B))。続いて能動素子44を多層配線基板31の上面31Dに実装すると共に、リード付IC45を多層配線基板31の下面31Eに実装する(図6(C))。
【0034】
従つて、この実装基板30における複数の表面実装型電子部品を多層配線基板31に実装する実装手順においては、半導体チツプ34及び35を多層配線基板31における凹部31Aの空間領域33A及び33Bに嵌め込むようにし、また半導体チツプ40を多層配線基板31の上面31Dに載上し、半導体チツプ34、35及び40を一括に実装することができるため、従来の多層配線基板における表面実装型電子部品の実装方法に比べて複雑な位置合わせ等を必要とせず容易に実装することができる。
【0035】
またこのようにして多層配線基板31に複数の表面実装型電子部品が実装された実装基板30では、半導体チツプ34、35及び40が積層配置するように多層配線基板31の凹部31A及び上面31Dに実装されると共に、当該多層配線基板31の各層にそれぞれ形成された導体パターン32A及び32B間をビアにより導通させるため、当該導体パターン32A及び32Bを短くすることができる。従つて多層配線基板31は高速特性及び高周波特性を向上させることができる。
【0036】
またこの実装基板30においては、半導体チツプ34、35及び40が絶縁性樹脂43により多層配線基板31の凹部31Aに一体に封止されるため、実装される半導体チツプ34、35及び40を絶縁性樹脂43及び多層配線基板31により電気的及び機械的に保護することができる。
【0037】
(1−5)第1実施例の効果
以上の構成によれば、多層配線基板31に段差面31B及び31Cを有するほぼ逆四角錐台状でなる凹部31Aを設けると共に、当該凹部31Aの空間領域33A及び33Bと多層配線基板31の上面31Dとで積層配置するようにそれぞれ半導体チツプ34、35及び40を実装するようにしたことにより、実装基板30における多層配線基板31の所定面積に対して実装される表面実装型電子部品を増加させることができ、かくして表面実装型電子部品を高密度実装し得る多層配線基板を実現することができる。
【0038】
また以上の構成によれば、段差面31B及び31Cを有するほぼ逆四角錐台状でなる凹部31Aが形成された多層配線基板31を形成し、当該凹部31Aの空間領域33A及び33Bにそれぞれ半導体チツプ34及び35を嵌め込むようにすると共に多層配線基板31の上面31Dに半導体チツプ40を載上した後、半導体チツプ34,35及び40を一括に実装するようにしたことにより、多層配線基板31の凹部31A及び上面31Dに複数の半導体チツプ34、35及び40を積層配置するように実装することができ、かくして表面実装型電子部品を高密度実装し得る表面実装型電子部品の実装方法を実現することができる。
【0039】
(2)第2実施例
(2−1)実装基板の構成
図7は、第2実施例による実装基板60を示し、多層配線基板61に複数の表面実装型電子部品が実装されて構成されている。
多層配線基板61は、各層に所定の導体パターン(図示せず)が形成された2層構造でなり、上面61Aよりも一周り小さく最下層の導体パターンを所定領域だけ露出させた段差面61Bを有する凹部61Cが設けられている。
この場合凹部61Cは、実装される半導体チツプ62の大きさ及び形状に応じて選定されており、半導体チツプ62の回路面62Aの最外周に沿つて所定ピツチに配設された複数のパツド(図示せず)にそれぞれ対向させて、底面となる段差面61Bに複数のランド(図示せず)が形成されている。
【0040】
また多層配線基板61の上面61Aには、半導体チツプ62に積層配置されるように実装される半導体チツプ63の回路面63Aの最外周に沿つて所定ピツチに配設された複数のパツド(図示せず)にそれぞれ対向させて複数のランド(図示せず)が形成されている。
さらに半導体チツプ62及び63の回路面62A及び63Aに配設された各パツドにはそれぞれ例えばはんだボール64が形成されている。
【0041】
これにより多層配線基板61は、凹部61C内に半導体チツプ62を嵌め込むようにされ、当該半導体チツプ62の各はんだボール64がそれぞれ段差面61Bの対応するランドに接合されると共に、半導体チツプ63の各はんだボール64がそれぞれ上面61Aの対応するランドに接合され、積層配置するように半導体チツプ62及び63を実装し得るようになされている。
【0042】
この場合実装基板60は、多層配線基板61がその上面61Aに実装される半導体チツプ63の外周とほぼ同じ大きさ及び形状の外周でなると共に、多層配線基板61の凹部61Cに半導体チツプ62及び63を一体に封止する絶縁性樹脂65が充填されているため、いわゆる半導体パツケージ(チツプサイズパツケージ)を形成するようになされている。
【0043】
またこの多層配線基板61は、下面61Dに例えば球状形状のはんだでなる複数の外部接続用電極66が配設されており、当該各外部接続用電極66は実装された半導体チツプ62及び63の各パツドとそれぞれ導体パターンを介して電気的に接続されている。
従つて実装基板60は、多層配線基板61の各外部接続用電極66をそれぞれ主配線基板(図示せず)の対応する電極に接合することにより、この主配線基板に所定状態に実装することができると共に、半導体チツプ62及び63が多層配線基板61の導体パターン及び外部接続用電極66を介して主配線基板から信号を入力し、又は信号を出力し得るようになされている。
【0044】
このように実装基板60においては、多層配線基板61が凹部61C内及び上面61Aにそれぞれ実装された半導体チツプ62及び63の大きさ及び形状に応じてその凹部61C及び外周が形成されていると共に、絶縁性樹脂65によつて多層配線基板61の凹部61Cに半導体チツプ62及び63が一体に封止され、かくして複数の表面実装型電子部品が高密度実装された小型の半導体パツケージを構成し得るようになされている。
【0045】
(2−2)表面実装型電子部品の実装手順
ここで、実際上この実装基板60においては、図8(A)〜図9(B)に示す以下の手順により複数の表面実装型電子部品を多層配線基板61に実装することができる。
すなわち、まず第1の実施例において上述した多層配線基板の製造手順と同様の手順により、図8(A)に示すように、複数の凹部61Cが所定ピツチに形成された2層構造でなる多層配線基板61を形成する。
この場合多層配線基板61には、それぞれ隣り合う凹部61Cのほぼ中間に位置するように上面61Aに所定の深さでなる溝67を形成する。
【0046】
続いて図8(B)に示すように、複数の半導体チツプ62及び63の複数のパツド(図示せず)にそれぞれはんだボール64を形成する。この後各半導体チツプ62の各はんだボール64と、これら各はんだボール64にそれぞれ対応する多層配線基板61の各凹部61Cの段差面61Bに形成されたランド(図示せず)とを接触させて位置合わせすると共に、各半導体チツプ63の各はんだボール64と、これら各はんだボール64にそれぞれ対応する多層配線基板61の上面61Aに形成されたランドとを接触させて位置合わせする。この後各半導体チツプ62及び63の各はんだボール64をリフローし、当該各半導体チツプ62及び63を多層配線基板61の各凹部61C及びその上面61Aに実装する。
【0047】
次いで図8(C)に示すように、多層配線基板61の上面61Aに実装した半導体チツプ63の上面63Bを露出させるように当該半導体チツプ63の回路面63A側から凹部61Cに絶縁性樹脂65を充填して硬化させ、実装した各半導体チツプ62及び63をそれぞれ凹部61Cに一体に封止する。
【0048】
続いて図9(A)に示すように、多層配線基板61の上面61Aに実装した半導体チツプ63の上面63Bが下面となるように多層配線基板61を回転させて固定して、これにより上方を向いた多層配線基板61の下面61Dの所定位置に例えば球状はんだ転写装置(図示せず)を用いて複数の外部接続用電極66を供給する。
【0049】
次いで図9(B)に示すように、多層配線基板61を当該多層配線基板61の上面61Aに形成された溝67に沿つてそれぞれ一つの凹部61Cを有する所定領域に分割する。これにより実装基板60の多層配線基板61に各半導体チツプ62及び63を実装することができる。
【0050】
(2−3)第2実施例の動作
以上の構成において、この実装基板60は、複数の凹部61Cが所定ピツチに形成された2層構造でなる多層配線基板61を形成し、それぞれ隣り合う凹部61Cのほぼ中間位置の上面61Aに溝67を形成する(図8(A))。次いで多層配線基板61の凹部61C及び上面61Aにそれぞれ半導体チツプ62及び63を実装する(図8(B))。この後多層配線基板61の凹部61Cに絶縁性樹脂65を充填して硬化させ、実装した各半導体チツプ62及び63を凹部61Cに一体に封止する(図8(C))。続いて多層配線基板61の下面61Dの所定位置に複数の外部接続用電極66を供給して(図9(A))、この後多層配線基板61の上面61Aに形成された溝67に沿つてそれぞれ一つの凹部61Cを有する所定領域に多層配線基板61を分割する(図9(B))。
【0051】
従つてこの実装基板60における表面実装型電子部品の実装手順においては,多層配線基板61に複数形成された凹部61C及びその上面61Aにそれぞれ半導体チツプ62及び63を積層配置するように実装した後、一つの凹部61Cを有する所定領域に多層配線基板61を分割するため、複数の多層配線基板61にそれぞれ一括して複数の半導体チツプ62及び63を実装することができる。
この結果多層配線基板61に複数の半導体チツプ62及び63が実装された実装基板60の生産性を向上させることができる。
【0052】
またこのようにして多層配線基板61に複数の半導体チツプ62及び63が実装された実装基板60は、多層配線基板61の凹部61C内及び上面61Aにそれぞれ実装された半導体チツプ62及び63を絶縁性樹脂65によつて多層配線基板61の凹部61Cに一体に封止されることにより、各半導体チツプ62及び63を電気的及び機械的に保護することができる。
【0053】
(2−4)第2実施例の効果
以上の構成によれば、多層配線基板61に形成された凹部61Cの段差面61Bに半導体チツプ62が実装されると共に、当該半導体チツプ62に積層配置するように多層配線基板61の上面61Aに、当該上面61Aとほぼ同じ大きさの半導体チツプ63が実装されることにより、実装される半導体チツプ62及び63の大きさとほぼ同じ大きさの半導体パツケージを実現することができ、かくして表面実装型電子部品を高密度実装し得ると共に、極めて小さい半導体パツケージを形成し得る多層配線基板を実現することができる。
【0054】
また以上の構成によれば、複数の凹部61Cが形成された多層配線基板61を形成し、当該多層配線基板61の各凹部61Cの段差面61Bにそれぞれ半導体チツプ62を実装すると共に、これら各半導体チツプ62にそれぞれ積層配置するように多層配線基板61の上面61Aに複数の半導体チツプ63を実装し、絶縁性樹脂64により各半導体チツプ62及び63をそれぞれ凹部61Cに一体に封止した後、多層配線基板61を一つの凹部61Cを有する所定領域に分割するようにしたことにより、半導体チツプ62及び63が実装された半導体パツケージを小型化することができ、かくして半導体パツケージに表面実装型電子部品を高密度実装し得る表面実装型電子部品の実装方法を実現することができる。
【0055】
(3)他の実施例
なお上述の第1実施例においては、多層配線基板31に実装された各半導体チツプ34、35及び40を封止するために多層配線基板31の上面31Dに実装された半導体チツプ40の回路面40A側から絶縁性樹脂43を充填するようにして、多層配線基板31の貫通孔31Fから凹部31A内部の空気を排出するようにした場合について述べたが、本発明はこれに限らず、多層配線基板31の貫通孔31Fから凹部31Aに絶縁性樹脂43を充填して、多層配線基板31の上面31Dに実装された半導体チツプ40の回路面40A側から空気を抜くようにしても良い。
【0056】
また上述の第1実施例においては、多層配線基板31に実装された複数の半導体チツプ34、35及び40と、能動素子44とを別々に実装するようにした場合について述べたが、本発明はこれに限らず、半導体チツプ34、35及び40と能動素子44とを一括に実装するようにしても良い。
【0057】
さらに上述の第1及び第2実施例においては、多層配線基板31及び61に形成された凹部31A及び61Cにそれぞれ半導体チツプ34、35及び62を実装するようにした場合について述べたが、本発明はこれに限らず、多層配線基板に形成された凹部にリード付IC等の種々の表面実装型電子部品を実装するようにしても良い。
【0058】
すなわち、図10に示すように、実装基板70においては、多層配線基板71に複数の段差面を有するほぼ逆四角錐台状でなる凹部71Aが設けられ、当該凹部71Aの段差面71B及び71Cと、多層配線基板71の上面71Dによつてそれぞれ区切られる直方体形状でなる空間領域72A及び72Bを、実装される半導体チツプ73又はリード付IC74の大きさ及び形状に応じて選定する。これにより多層配線基板71は、凹部71Aの各空間領域72A及び72Bにそれぞれ半導体チツプ73及びリード付IC74を実装することができ、かくして従来の多層配線基板に実装された表面実装型電子部品のようにパツケージ構成の制限を必要せず、種々のパッケージ構成でなる表面実装型電子部品を凹部に実装し得る多層配線基板を実現することができる。
【0059】
さらに上述の第1及び第2実施例においては、多層配線基板31及び61をグリーンシート50、51及び52(すなわち、セラミクス)により形成するようにした場合について述べたが、本発明はこれに限らず、ガラスエポキシ基板等の種々の基板を用いて形成するようにしても良い。
【0060】
さらに上述の第1及び第2実施例においては、多層配線基板31及び61の積層数をそれぞれ3層及び2層構造にして凹部31A及び61Cを形成するようにした場合について述べたが、本発明はこれに限らず、実装対象の表面実装型電子部品の数に応じて多層配線基板の積層数を種々の所定積層数にすると共に、実装対象の表面実装型電子部品の大きさ及び形状に応じた空間領域を有する凹部を形成するようにしても良い。
【0061】
さらに上述の第1及び第2実施例においては、多層配線基板31及び61にそれぞれ半導体チツプ34、35、40、62及び63を実装する際、当該半導体チツプ34、35、40、62及び63を一括に実装するようにした場合について述べたが、本発明はこれに限らず、多層配線基板31及び61にそれぞれ形成された凹部31A及び61Cの最下層側から順次半導体チツプを積層配置するように実装するようにしても良い。
【0062】
【発明の効果】
上述のように本発明によれば、実装基板に対し、所定の導体パターンを有する配線層と、絶縁材からなる絶縁層とが順次交互に積層されて形成され、配線層の所定領域を露出させる少なくとも1つの段差面を有する凹部が設けられると共に、当該凹部の段差面、及び最上層の配線層が形成された基板上面に、それぞれ対応する配線層の導体パターンと導通する単数又は複数のランドが設けられ、凹部の底面である段差面から最下層の配線層が形成された基板下面まで貫通する貫通孔が穿設された多層配線基板と、段差面及び基板上面の単数又は複数のランドに、対応する単数又は複数の電極が物理的及び電気的に接続されることにより多層配線基板の凹部内から基板上面にかけて積層配置するように実装される複数の表面実装型電子部品と、基板上面側又は貫通孔から凹部内に充填され、当該凹部内から基板上面にかけて実装された各表面実装型電子部品を当該凹部に一体に封止する絶縁性樹脂とを設けるようにしたことにより、多層配線基板の所定面積に実装される表面実装型電子部品を増加させることができ、かくして表面実装型電子部品を高密度実装し得る実装基板を実現することができる。
【0063】
また上述のように本発明によれば、実装基板の製造方法において、所定の導体パターンを有する配線層と、絶縁材からなる絶縁層とが順次交互に積層され、配線層の所定領域を露出させる少なくとも1つの段差面を有する凹部が設けられると共に、当該凹部の段差面、及び最上層の配線層が形成された基板上面に、それぞれ対応する配線層の導体パターンと導通する単数又は複数のランドが設けられ、凹部の底面である段差面から最下層の配線層が形成された基板下面まで貫通する貫通孔が穿設された多層配線基板を形成し、当該形成した多層配線基板の段差面及び基板上面の単数又は複数のランドに、複数の表面実装型電子部品の対応する単数又は複数の電極を物理的及び電気的に接続することにより、各表面実装型電子部品を多層配線基板の凹部内から基板上面にかけて積層配置するように実装し、多層配線基板の基板上面側又は貫通孔から凹部内に絶縁性樹脂を充填することにより、当該凹部内から基板上面にかけて実装された各表面実装型電子部品を当該凹部に一体に封止するようにしたことにより、多層配線基板の所定面積に実装される表面実装型電子部品を増加させることができ、かくして表面実装型電子部品を高密度実装し得る実装基板の製造方法を実現することができる。
【図面の簡単な説明】
【図1】本発明の第1実施例による多層配線基板に複数の表面実装型電子部品が実装された実装基板の構成を示す断面図である。
【図2】本発明の第1実施例による多層配線基板の凹部に実装された半導体チツプの様子を示す一部を断じた斜視図である。
【図3】本発明の第1実施例による実装基板における多層配線基板の製造手順を示す断面図である。
【図4】本発明の第1実施例による実装基板における多層配線基板の製造手順を示す断面図である。
【図5】本発明の第1実施例による多層配線基板の製造手順により製造された多層配線基板を示す一部を断じた斜視図である。
【図6】本発明の第1実施例による実装基板における多層配線基板に実装される表面実装型電子部品の実装手順を示す断面図である。
【図7】本発明の第2実施例による多層配線基板に複数の表面実装型電子部品が実装された実装基板の構成を示す断面図である。
【図8】本発明の第2実施例による実装基板における表面実装型電子部品の実装手順を示す断面図である。
【図9】本発明の第2実施例による実装基板における表面実装型電子部品の実装手順を示す断面図である。
【図10】本発明の他の実施例による実装基板の構成を示す断面図である。
【図11】従来の多層配線基板における表面実装型電子部品の第1の実装方法の説明に供する断面図である。
【図12】従来の多層配線基板における表面実装型電子部品の第2の実装方法の説明に供する断面図である。
【図13】従来の多層配線基板における表面実装型電子部品の第3の実装方法の説明に供する断面図である。
【図14】従来の多層配線基板における表面実装型電子部品の第4の実装方法の説明に供する断面図である。
【図15】従来の多層配線基板における表面実装型電子部品の第5の実装方法の説明に供する断面図である。
【符号の説明】
1、5、10、18、23、31、61、71……多層配線基板、2、6、11、12、34、35、40、61、62、73……半導体チツプ、3、4、7、8、45、74……リード付IC、30、60、70……実装基板、15、16、20、21、22……テープキヤリアパツケージ、17、43、65……絶縁性樹脂、31A、61C、71A……凹部、31B、31C、61B、71B、71C……段差面、31F……貫通孔、32A、32B……導体パターン、33A、33B、72A、72B……空間領域、44……能動素子、36、37、41、46、47……電極、38、39、42、67……突起電極、50、51、52……グリーンシート、53、54、55……打抜きツール、56、57……加工用型材、64……はんだボール、66……外部接続用電極、67……溝。
Claims (6)
- 所定の導体パターンを有する配線層と、絶縁材からなる絶縁層とが順次交互に積層されて形成され、上記配線層の所定領域を露出させる少なくとも1つの段差面を有する凹部が設けられると共に、当該凹部の上記段差面、及び最上層の上記配線層が形成された基板上面に、それぞれ対応する上記配線層の上記導体パターンと導通する単数又は複数のランドが設けられ、上記凹部の底面である上記段差面から最下層の上記配線層が形成された基板下面まで貫通する貫通孔が穿設された多層配線基板と、
上記段差面及び上記基板上面の単数又は複数の上記ランドに、対応する単数又は複数の電極が物理的及び電気的に接続されることにより上記多層配線基板の上記凹部内から上記基板上面にかけて積層配置するように実装される複数の表面実装型電子部品と、
上記基板上面側又は上記貫通孔から上記凹部内に充填され、当該凹部内から上記基板上面にかけて実装された各上記表面実装型電子部品を当該凹部に一体に封止する絶縁性樹脂と
を具えることを特徴とする実装基板。 - 各上記表面実装型電子部品は半導体チツプでなり、当該半導体チツプの回路面に設けられた各上記電極と、上記多層配線基板の上記段差面及び上記基板上面の対応する各上記ランドとを物理的及び電気的に接続する突起電極
を具えることを特徴とする請求項1に記載の実装基板。 - 上記多層配線基板の上記凹部内から上記基板上面にかけて実装された各上記表面実装型電子部品とは異なる単数又は複数の他の表面実装型電子部品
を具え、
上記多層配線基板は、
上記基板上面及び上記基板下面に単数又は複数の他のランドが設けられ、
上記他の表面実装型電子部品は、
上記多層配線基板の上記基板上面及び上記基板下面の単数又は複数の上記ランドに、対応する単数又は複数の電極が物理的及び電気的に接続されることにより上記多層配線基板の上記基板上面及び上記基板下面に実装される
ことを特徴とする請求項2に記載の実装基板。 - 所定の導体パターンを有する配線層と、絶縁材からなる絶縁層とが順次交互に積層され、上記配線層の所定領域を露出させる少なくとも1つの段差面を有する凹部が設けられると共に、当該凹部の上記段差面、及び最上層の上記配線層が形成された基板上面に、それぞれ対応する上記配線層の上記導体パターンと導通する単数又は複数のランドが設けられ、上記凹部の底面である上記段差面から最下層の上記配線層が形成された基板下面まで貫通する貫通孔が穿設された多層配線基板を形成する第1の工程と、
上記多層配線基板の上記段差面及び上記基板上面の単数又は複数の上記ランドに、複数の表面実装型電子部品の対応する単数又は複数の電極を物理的及び電気的に接続することにより、各上記表面実装型電子部品を上記多層配線基板の上記凹部内から上記基板上面にかけて積層配置するように実装する第2の工程と、
上記多層配線基板の上記基板上面側又は上記貫通孔から上記凹部内に絶縁性樹脂を充填することにより、当該凹部内から上記基板上面にかけて実装された各上記表面実装型電子部品を当該凹部に一体に封止する第3の工程と
を具えることを特徴とする実装基板の製造方法。 - 上記第2の工程は、
各上記表面実装型電子部品が半導体チツプでなり、当該半導体チツプの回路面に設けられた各上記電極と、上記多層配線基板の上記段差面及び上記基板上面の対応する各上記ランドとを突起電極を介して物理的及び電気的に接続する
ことを特徴とする請求項4に記載の実装基板の製造方法。 - 上記第1の工程は、
上記基板上面及び上記基板下面に、単数又は複数の他のランドが設けられた上記多層配線基板を形成し、
上記第2の工程は、
上記多層配線基板の上記基板上面及び上記基板下面の単数又は複数の上記他のランドに、各上記表面実装型電子部品とは異なる単数又は複数の他の表面実装型電子部品の対応する単数又は複数の電極を物理的及び電気的に接続することにより、上記他の表面実装型電子部品を上記多層配線基板の上記基板上面及び上記基板下面に実装する
ことを特徴とする請求項5に記載の実装基板の製造方法。
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