JP3677468B2 - パッケージおよびその実装構造 - Google Patents

パッケージおよびその実装構造 Download PDF

Info

Publication number
JP3677468B2
JP3677468B2 JP2001249503A JP2001249503A JP3677468B2 JP 3677468 B2 JP3677468 B2 JP 3677468B2 JP 2001249503 A JP2001249503 A JP 2001249503A JP 2001249503 A JP2001249503 A JP 2001249503A JP 3677468 B2 JP3677468 B2 JP 3677468B2
Authority
JP
Japan
Prior art keywords
package
insulating substrate
circuit board
thermal expansion
sintered body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001249503A
Other languages
English (en)
Other versions
JP2002057248A (ja
Inventor
浩一 山口
邦英 四方
秀人 米倉
武志 窪田
廉可 國松
紀彰 浜田
司 柳田
正也 國分
均 隈田原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2001249503A priority Critical patent/JP3677468B2/ja
Publication of JP2002057248A publication Critical patent/JP2002057248A/ja
Application granted granted Critical
Publication of JP3677468B2 publication Critical patent/JP3677468B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Compositions Of Oxide Ceramics (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、パッケージと、パッケージの外部電気回路基板への実装構造に関するものである。
【0002】
【従来技術】
従来、半導体素子、特にLSI(大規模集積回路素子)等の半導体集積回路素子を収容するための半導体素子収納用パッケージは、一般にアルミナセラミックス等の電気絶縁材料からなり、その上面中央部に半導体素子を収容するための凹所を有する絶縁基板と、前記絶縁基板の凹所周辺から導出されるタングステン、モリブデン等の高融点金属粉末から成る複数個のメタライズ配線層と、前記絶縁基板の下面あるいは側面に形成され、メタライズ配線層が電気的に接続される複数個の接続パッドと、所望により前記接続パッドにロウ付け取着された接続端子と、蓋体とから構成されており、絶縁基板の凹所底面に半導体素子を接着材を介して接着固定させ、半導体素子の各電極とメタライズ配線層とをボンディングワイヤを介して電気的に接続させるとともに絶縁基板上面に蓋体をガラス、樹脂等の封止材を介して接合させ、絶縁基板と蓋体とから成る容器内部に半導体素子を気密に封止することによって製品としての半導体素子収納用パッケージとなる。
【0003】
また、かかる半導体素子収納用パッケージは、外部電気回路基板の配線導体と接続するには、半導体素子収納用パッケージの前記絶縁基板に設けられた接続端子と外部電気回路基板の配線導体とを半田等のロウ材により電気的に接続することができる。
【0004】
一般に、半導体素子の集積度が高まるほど、半導体素子に形成される電極数も増大するが、これに伴いこれを収納する半導体収納用パッケージにおける端子数も増大することになる。ところが、電極数が増大するに伴いパッケージ自体の寸法を大きくするにも限界があり、より小型化を要求される以上、パッケージにおける端子の密度を高くすることが必要となる。
【0005】
これまでのパッケージにおける端子の密度を高めるための構造としては、パッケージの下面に接続端子としてコバールなどの金属ピンを接続したピングリッドアレイ(PGA)が最も一般的であるが、最近では、パッケージの4つの側面に導出されたメタライズ配線層にガルウイング状(L字状)の金属ピンが接続されたタイプのクワッドフラットパッケージ(QFP)、パッケージの4つの側面に電極パッドを備えリードピンがないリードレスチップキャリア(LCC)、さらに接続端子を半田からなる球状端子により構成したボールグリッドアレイ(BGA)等があり、これらの中でもBGAが最も高密度化が可能であると言われている。
【0006】
このボールグリッドアレイ(BGA)では、接続パッドに半田などのロウ材からなる球状あるいは柱状の端子をロウ付けした接続端子により構成し、この接続端子を外部電気回路基板の配線導体上に載置当接させ、しかる後、前記端子を約250〜400℃の温度で加熱溶融し、球状端子を配線導体に接合させることによって外部電気回路基板上に実装することが行われている。このような実装構造により、半導体素子収納用パッケージの内部に収容されている半導体素子はその各電極がメタライズ配線層及び接続端子を介して外部電気回路基板に電気的に接続される。
【0007】
また、半導体素子収納用パッケージにおける絶縁基板としては、その用途に応じてアルミナ、ムライト、ガラス−セラミックスなどの焼結体からなる絶縁材料が主として用いられている。
【0008】
一方、外部電気回路基板としては、主としてガラス−エポキシ複合材料からなる絶縁体の表面にCu、Ag、Auなどからなる配線導体が被着形成されたものが用いられている。
【0009】
【発明が解決しようとする課題】
これらのパッケージにおける絶縁基板として使用されているアルミナ、ムライトなどのセラミックスは、200MPa以上の高強度を有し、しかもメタライズ配線層などとの多層化技術として信頼性の高いことで有用ではあるが、その熱膨張係数は約40〜70×10-7/℃程度であるのに対して、パッケージが実装される外部電気回路基板として最も多用されているガラス−エポキシなどからなるプリント基板の熱膨張係数は120〜180×10-7/℃と非常に大きい。
【0010】
そのため、半導体素子収納用パッケージの内部に半導体集積回路素子を収容し、しかる後、プリント基板などの外部電気回路基板に実装した場合、半導体集積回路素子の作動時に発する熱が絶縁基板と外部電気回路基板の両方に繰り返し印加されると前記絶縁基板と外部電気回路基板との間に両者の熱膨張係数の相違に起因する大きな熱応力が発生する。この熱応力は、パッケージにおける端子数が300以下の比較的少ない場合には、大きな影響はないが、端子数が300を超え、パッケージそのものが大型化するに従い、その影響が増大する傾向にある。
【0011】
即ち、パッケージの作動および停止の繰り返しにより熱応力が繰り返し印加されると、この熱応力が絶縁基板下面の接続パッドの外周部、及び外部電気回路基板の配線導体と端子との接合界面に作用し、その結果、接続パッドが絶縁基板より剥離したり、端子が配線導体より剥離したりし、半導体素子収納用パッケージの接続端子を外部電気回路基板の配線導体に長期にわたり安定に電気的接続させることができないという欠点を有していた。
【0012】
従って、本発明は、上記欠点を解消すべく、半導体素子などの素子を搭載したパッケージをガラス−エポキシ樹脂等の高熱膨張の絶縁体からなる外部電気回路基板に対して、強固に且つ長期にわたり安定した接続状態を維持できる高信頼性のパッケージと、その実装構造を提供することを目的とするものである。
【0013】
【課題を解決するための手段】
本発明のパッケージは、セラミック絶縁基板と、該絶縁基板下面または側面に形成された接続パッドと、絶縁基板上面に搭載された素子と前記接続パッドとを接続するために前記絶縁基板の表面あるいは内部に配設されたメタライズ配線層とを具備し、前記接続パッドをロウ材によって接合することによって外部電気回路基板に実装されるパッケージにおいて、前記絶縁基板が40〜400℃の温度範囲における熱膨張係数が80〜180×10-7/℃のセラミック焼結体からなり、前記素子が前記絶縁基板に可撓性材料によって接着されていることを特徴とするものである。
【0014】
また、本発明のパッケージの実装構造は、40〜400℃における熱膨張係数が120〜160×10 −7 /℃の絶縁体の表面に配線導体が被着形成された外部電気回路基板上に、上記のパッケージの前記接続パッドを前記配線導体にロウ材を介して接合することによって実装してなることを特徴とするものである。
【0015】
なお、上記パッケージおよびその実装構造においては、前記パッケージにおける接続パッドに、ロウ材からなる接続端子が取着されていたり、前記接続パッドに高融点材料の球状もしくは柱状端子からなる接続端子が低融点のロウ材によってロウ付けされていることが望ましい。
【0016】
また、前記セラミック焼結体としては、SiO2およびAl23を主体とする焼結体であって、焼結体中に少なくともクリストバライト結晶および/またはムライト結晶相が析出してなる焼結体、あるいはガラス相と、40〜400℃の温度範囲における熱膨張係数が60×10-7/℃以上の金属酸化物からなる結晶相が含まれている焼結体であることが望ましい。
【0017】
【作用】
本発明では、ガラス−エポキシ基板などのプリント基板からなる外部電気回路基板に対して実装されるパッケージにおける絶縁基板として40〜400℃の温度範囲における熱膨張係数が80〜180×10-7/℃のセラミック焼結体を用いることにより、絶縁基板と外部電気回路基板との間の熱膨張係数の差が小さくなり、その結果、絶縁基板と外部電気回路基板の熱膨張係数の相違に起因する熱応力によってパッケージと外部電気回路基板とが接続不良を起こすことがなく、これによってもパッケージに搭載された素子と外部電気回路基板とを長期間にわたり正確に且つ強固に電気的接続させることが可能となる。
【0018】
また、絶縁基板として、SiO2およびAl23を主体とするセラミック焼結体であって、焼結体中に少なくともクリストバライト結晶および/またはムライト結晶相が析出してなる焼結体、あるいはガラス相と、40〜400℃の温度範囲における熱膨張係数が60×10-7/℃以上の金属酸化物からなる結晶相を含むセラミック焼結体を用いることにより、ガラス相組成や前述の結晶相の析出量を制御することにより、熱膨張係数を80〜180×10-7/℃の範囲で容易に制御することができる。
【0019】
さらに、パッケージにおいて、素子と絶縁基板とを可撓性材料によって接着することによって、素子と絶縁基板との間に大きな熱膨張差があってもそれを緩衝できるために、素子が剥離するのを防止することができる。
【0020】
【発明の実施の形態】
以下、本発明を一実施例を示す添付図面に基づき詳細に説明する。図1及び図3は本発明におけるBGA型半導体素子収納用パッケージの実装構造の一実施例を示し、Aは半導体素子収納用パッケージ、Bは外部電気回路基板である。
【0021】
半導体素子収納用パッケージAは、絶縁基板1と、蓋体2と、メタライズ配線層3と、接続端子4およびパッケージの内部に収納される半導体素子5により構成され、絶縁基板1及び蓋体2は半導体素子5を内部に気密に収容するための容器6を構成する。つまり、絶縁基板1は上面中央部に半導体素子5が載置収容される凹部1aが設けてあり、凹部1a底面には半導体素子5は可撓性接着材を介して接着固定される。
【0022】
また、絶縁基板1には半導体素子5が載置収容される凹部1aの周辺から下面にかけて複数個のメタライズ配線層3が被着形成されており、更に絶縁基板1の下面には図2に示すように多数の凹部1bが設けられており、凹部1bの底面にはメタライズ配線層3と電気的に接続された接続パッド3aが被着形成されている。この接続パッド3aの表面には半田(錫−鉛合金)などのロウ材から成る突起状端子4が外部電気回路基板への接続端子4として取着されている。この突起状端子4の取付方法としては、球状もしくは柱状のロウ材を接続パッド3aに並べる方法と、スクリーン印刷法によりロウ材を接続パッド3a上に印刷する方法がある。
【0023】
この接続パッド3aに取着されている接続端子4は絶縁基板1の下面に突出部4aを有しており、半導体素子5の各電極が接続されている接続パッド3aを外部電気回路基板Bの配線導体8に接続させるとともに半導体素子収納用パッケージAを外部電気回路基板B上に実装させる作用を為す。
【0024】
なお、接続パッド3aと電気的に接続されたメタライズ配線層3は、半導体素子5の各電極とボンディングワイヤ7を介して電気的に接続されることにより、半導体素子5の電極は、接続パッド3aと電気的に接続されることになる。なお、外部電気回路基板Bは、絶縁体9の表面に配線導体8が形成されている。
【0025】
一方、外部電気回路基板Bは、絶縁体9と配線導体8により構成されており、絶縁体9が少なくとも有機樹脂を含む材料からなるプリント基板からなる。具体的には、ガラス−エポキシ系複合材料などのような40〜400℃における熱膨張係数が120〜160×10-7/℃の絶縁材料からなる。また、この回路基板Bの表面に形成される配線導体8は、絶縁体9との線熱膨張係数の整合性と、良電気伝導性の点で通常Cu、Au、Al、Ni、Pd−Snなどの金属導体からなる。なお、本発明における熱膨張係数は、すべて線熱膨張係数を意味する。
【0026】
半導体素子収納用パッケージAを外部電気回路基板Bに実装するには、パッケージAの絶縁基板1下面の接続パッド3aに取着されている半田から成る突起状端子4を外部電気回路基板Bの配線導体8上に載置当接させ、しかる後、約250〜400℃の温度で加熱することにより、半田などのロウ材からなる突起状端子4自体が溶融し、端子4を配線導体8に接合させることによって外部電気回路基板B上に実装される。この時、配線導体8の表面には突起状端子4とのロウ材による接続を容易に行うためにロウ材が被着形成されていることが望ましい。
【0027】
また、他の例として、図3に示すように前記接続端子4として、接続パッド3aに対して高融点材料からなる球状端子10を低融点ロウ材11によりロウ付けしたものが適用できる。この高融点材料は、ロウ付けに使用される低融点ロウ材11よりも高融点であることが必要で、ロウ付け用ロウ材が例えばPb40重量%−Sn60重量%の低融点の半田からなる場合、球状端子10は例えばPb90重量%−Sn10重量%の高融点半田や、Cu、Ag、Ni、Al、Au、Pt、Feなどの金属により構成される。
【0028】
かかる構成においてはパッケージAの絶縁基板1下面の接続パッド3aに取着されている球状端子10を外部電気回路基板Bの配線導体8上に載置当接させ、しかる後、球状端子10を半田などのロウ材12により配線導体8に接着させて外部電気回路基板B上に実装することができる。また、低融点のロウ材としてAu−Sn合金を用いて接続端子を外部電気回路基板に接続してもよく、さらに上記球状端子に代わりに柱状の端子を用いてもよい。
【0029】
次に、図4にリードレスチップキャリア(LCC)型パッケージCの外部伝回路基板Bへの実装構造について説明する。なお、図4において、図1と同一部材については同一の符号を付与した。図4におけるパッケージCでは、半導体素子の電極と個々に接続されたメタライズ配線層3が絶縁基板1の4の側面に導出され、側面に導出されたメタライズ配線層3が接続パッドを兼ねた接続端子4を構成している。また、このパッケージCによれば、電磁波障害を防止するために、半導体素子5を収納する凹部1aにエポキシ樹脂等が充填され、また凹部は導電性樹脂からなる蓋体13により密閉されている。また、パッケージCの底面にはアースのための導電層14が形成されている。
【0030】
このパッケージCを外部電気回路基板Bに実装するには、パッケージCの絶縁基板1側面の接続端子4を外部電気回路基板Bの配線導体8上に載置当接させてロウ材等により電気的に接続する。この時、接続端子4は配線導体8の表面にはロウ材による接続を容易に行うためでそれぞれロウ材が被着されていることが望ましい。
【0031】
本発明によれば、このような外部電気回路基板Bの表面に実装される半導体素子収納用パッケージとして、その絶縁基板1が、セラミック焼結体からなり、且つ40〜400℃の温度範囲における熱膨張係数が80〜180×10-7/℃、特に90〜140×10-7/℃であることが重要である。これは、前述した外部電気回路基板Bとの熱膨張係数差により熱応力の発生を緩和し、外部電気回路基板BとパッケージA,Cとの電気的接続状態を長期にわたり良好な状態に維持するために重要であり、この熱膨張係数が80×10-7/℃より小さいか、あるいは180×10-7/℃より大きいと、いずれも熱膨張差に起因する熱応力が大きくなり、外部電気回路基板BとパッケージA,Cとの電気的接続状態が悪化することを防止することができない。
【0032】
なお、絶縁基板1の熱膨張係数が80〜180×10-7/℃と大きくなるに伴い、Siを基板とする半導体素子5との熱膨張差が逆に大きくなってしまう場合がある。そのため、本発明によれば、半導体素子5の絶縁基板1への接着材として熱膨張差を緩衝可能な可撓性の材料、例えば、エポキシ系、ポリイミド系などの有機系接着材や、場合によってはこれにAgなどの金属を配合した接着材を用いることによって、半導体素子5が熱膨張差により剥離しないようにすることができる。
【0033】
高熱膨張係数を有するセラミック焼結体としては、例えば、Al23−SiO2系焼結体であり、焼結体中にα−クリストバライト結晶相および/またはムライト結晶相を含むものが挙げられる。α−クリストバライト自体が125〜580×10-7/℃の高い熱膨張係数を有することから、このα−クリストバライトを適量含有せしめることにより絶縁基板としての熱膨張係数を高めることができる。また、ムライト結晶相は熱膨張係数は4.5×10-7/℃と低いが、その他の成分として高融点のシリカガラスを含有せしめることにより焼結体全体として高熱膨張化することができる。
【0034】
上記の焼結体中にα−クリストバライト結晶相および/またはムライト結晶相を含む焼結体を作製する方法としては、特願平6−327301号に記載されるように、出発原料としてAl23粉末と、SiO2粉末と、周期律表第2a族、第3a族のうちの少なくとも1種の金属の化合物を0.5重量%以上、ムライト粉末を0.5重量%以上含み、全体組成におけるAlの酸化物換算量/Siの酸化物換算量の重量比率が0.72以上、1未満の範囲となる組成物、あるいは、SiO2粉末もしくはSiO2粉末とAl23粉末と、周期律表第2a族、第3a族のうちの少なくとも1種の金属の化合物を0.5重量%以上、ムライト粉末を10重量%以上含み、全体組成におけるAlの酸化物換算量/Siの酸化物換算量の重量比率が0.6以上、1未満の範囲となる組成物を用いて、1600℃以下の温度で焼成するとクリストバライト結晶を析出させることができる。
【0035】
また、1600℃を越える温度で焼成すると、ムライト結晶相が析出するとともに、高熱膨張のSiO2主成分のいわゆるSiO2ガラスが生成されるために高熱膨張化を実現できる。
【0036】
また、他の焼結体としては、いわゆるガラス質焼結体あるいはガラス−セラミック焼結体が挙げられ、ガラス形成成分として、それ自体高熱膨張を有する化合物を添加して焼結体中の結晶相として高熱膨張係数を有する結晶相を析出させて熱膨張係数を制御することができる。これら焼結体の組成としては、SiO2を必須成分として、その他の成分がLi、Na、Kなどのアルカリ金属、Ca、Ba、Sr、Mgなどのアルカリ土類金属、Al、Zn、Pb、Ti、Zr、PおよびBの群から選ばれる少なくとも1種以上の組み合わせからなり、かかる焼結体中に高熱膨張を有する結晶相、具体的には40〜400℃における熱膨張係数が60×10-7/℃以上の結晶相として、クリストバライト(SiO2)、クォーツ(SiO2)、トリジマイト(SiO2)、フォルステライト(2MgO・SiO2)、スピネル(MgO・Al23)、ウォラストナイト(CaO・SiO2)、モンティセラナイト(CaO・MgO・SiO2)、ネフェリン(Na2O・Al23・SiO2)、リチウムシリケート(Li2O・SiO2)、ジオプサイド(CaO・MgO・2SiO2)、メルビナイト(3CaO・MgO・2SiO2)、アケルマイト(2CaO・MgO・2SiO2)、マグネシア(MgO)、アルミナ(Al23)、カーネギナイト(Na2O・Al23・2SiO2)、エンスタタイト(MgO・SiO2)、ホウ酸マグネシウム(2MgO・B23)、セルシアン(BaO・Al23・2SiO2)、B23・2MgO・2SiO2の群から選ばれる少なくとも1種以上が析出した焼結体が挙げられる。特に80×10-7/℃以上の結晶相が良い。
【0037】
また、パッケージA,Cの絶縁基板1内に配設されたメタライズ配線層3としては、W,Moなどの高融点金属の他、Cu、Ag、Ni、Pd、Auのうちの1種以上により構成することができる。
【0038】
このようなパッケージA,Cを製造する方法としては、絶縁基板1を構成するための原料粉末に適当な有機バインダー、可塑剤、溶剤を添加混合して泥漿物を作るとともに該泥漿物をドクターブレード法やカレンダーロール法を採用することによってグリーンシート(生シート)と作製する。そして、メタライズ配線層3及び接続パッド3aとして、適当な金属粉末に有機バインダー、可塑剤、溶剤を添加混合して得た金属ペーストを前記グリーンシートに周知のスクリーン印刷法により所定パターンに印刷塗布する。また、場合によっては、前記グリーンシートに適当な打ち抜き加工してスルーホールを形成し、このホール内にもメタライズペーストを充填する。そしてこれらのグリーンシートを複数枚積層し、グリーンシートとメタライズ配線層3および接続パッド3aとを同時に焼成することにより多層構造のパッケージを得ることができる。
【0039】
このように同時焼成する場合、用いるメタライズ配線層の種類により絶縁基板の材質を同時に焼成できるように制御することが必要である。例えば、メタライズ配線層をW、Mo等の高融点金属により構成する場合には、絶縁基板としても1400〜1700℃の高温で焼成されるような、例えばAl23−SiO2、Al23−MgO、Al23−SiO2−MgOの組成物がよい。また、メタライズ配線層をCu、Ag、Niなどにより構成する場合には、850〜1300℃の低温で焼成できるような、例えばSiO2−MgO、SiO2−Al23−Na2O、SiO2−MgO−CaO、SiO2−Al23−Li2O、SiO2−MgO−Li2O、SiO2−ZnO−Li2O、SiO2−MgO−BaO、SiO2−BaO−Al23−B23、SiO2−Na2O−P25−CaO、SiO2−Na2O−Al23−P25−ZnO、SiO2−BaO−Al23−MgO−TiO2−ZrO2、SiO2−Al23−BaO−Na2O等の組成物が望ましい。
【0040】
【実施例】
以下、本発明をさらに具体的な例で説明する。
実施例1
全原料中におけるAl23/SiO2の重量比率が0.4以上1以下の混合粉末(Al23の平均結晶粒径0.6μm、SiO2の平均結晶粒径0.8μm)、CaCO3・MgCO3粉末(平均結晶粒径1.5μm)、Y23粉末にムライト粉末(平均結晶粒径1.0μm)を、成形体組成が表1に示す割合となるように秤量混合し、1軸プレス成形法により3.5×3.5×15mmの形状に成形した後、大気中で表1に示すような焼成温度条件で焼成した。尚、CaCO3、MgCO3粉末は、CaO,MgOに変化したものとして表した。
【0041】
(焼結体の特性評価)
次に、上記のようにして得られた焼結体に対して結晶相をX線回折測定により同定した。さらに40〜400℃の熱膨張率を測定し表1に示した。また、焼結体を直径60mm、厚さ2mmに加工し、JISC2141の手法で比誘電率を求めた。測定はQメータ(Y.H.P4284A)を用いて行い、1MHz,1.0Vrsmの条件で25℃における静電容量を測定し、この静電容量から25℃における比誘電率を測定した。この結果を表1に示した。
【0042】
(実装時の熱サイクル試験)次に、表1における各原料組成物を用いて、溶媒としてトルエン+IPA、バインダーとしてアクリル樹脂、可塑剤としてDBPを用いてドクターブレード法により厚み500μmのグリーンシートを作製した。
【0043】
このグリーンシートの表面にWメタライズペーストをスクリーン印刷法に基づきメタライズ配線層を塗布した。また、グリーンシートの所定箇所にスルーホールを形成しスルーホール内が最終的に基板の下面に露出するように形成し、そのスルーホール内にもWメタライズペーストを充填した。そして、メタライズペーストが塗布されたグリーンシートをスルーホールの位置合わせを行いながら6枚積層し圧着した。
【0044】
この積層体を表1の各焼成温度で1600℃の雰囲気中でメタライズ配線層と絶縁基板とを同時に焼成しパッケージ用の配線基板を作製した。
【0045】
次に、配線基板の下面にスルーホールに接続する箇所に凹部を形成しタングステンからなる接続パッドを作製し、Niメッキ後、Auメッキを施した。
【0046】
そして、その接続パッドに図1に示すように半田(錫10%−鉛90%)からなる球状端子を取着した。なお、球状端子は、1cm2当たり25端子の密度で配線基板の下面全体に形成した。
【0047】
一方、ガラス−エポキシ基板からなる40〜800℃における熱膨張係数が130×10-7/℃の絶縁体の表面に銅箔からなる配線導体が形成されたプリント基板を準備した。
【0048】
そして、上記のパッケージ用絶縁基板をプリント基板の上の配線導体とパッケージ用絶縁基板の球状端子が接続されるように位置合わせし、これをN2の雰囲気中で260℃で3分間熱処理しパッケージ用絶縁基板をプリント基板表面に実装した。この熱処理によりパッケージ用絶縁基板の球状端子が溶けてプリント基板の配線導体と電気的に接続されたことを確認した。
【0049】
次に、上記のようにしてパッケージ用絶縁基板をプリント基板表面に実装したものを大気の雰囲気にて−40℃と125℃に制御された恒温槽に試験サンプルを15分/15分の保持を1サイクルとして最高1000サイクル繰り返した。
【0050】
そして、各サイクル毎にプリント基板の配線導体とパッケージ用絶縁基板との電気抵抗を測定し電気抵抗に変化が現れるまでのサイクル数を表1に示した。
【0051】
【表1】
Figure 0003677468
【0052】
表1の結果から明らかなように、結晶相としてクリストバライト結晶相が析出し熱膨張係数が80〜180×10-7/℃のセラミックスを絶縁基板として作製したパッケージ用絶縁基板では、昇降温1000サイクル後もプリント基板の配線導体とパッケージ用絶縁基板との間に電気抵抗変化は全く見られなかった。
【0053】
これに対して、従来の熱膨張係数が80×10-7/℃未満のAl23系焼結体を用いた試料No.13では、100サイクルで電気抵抗が高くなり、接続不良が生じた。また、熱膨張係数が180×10-7/℃を超える試料No.1、2においても500サイクル以下で接続不良が生じた。
【0054】
実施例2
原料として、BaCO3、SiO2、B23、MgO、ZrO2、Li2O、CaCO3等を用いて、表2の組成になるように秤量混合した。この混合物を850〜950℃で仮焼し、粉砕後、有機バインダーを添加して十分に混合した後、1軸プレス法により3.5×3.5×15mmの形状の成形体を作製し、この成形体を大気の雰囲気中で900〜1100℃で焼成して焼結体を作製した。
【0055】
次に、上記のようにして得られた焼結体に対して結晶相をX線回折測定により同定した。さらに40〜400℃の熱膨張係数を測定し表3に示した。また、焼結体を直径60mm、厚さ2mmに加工し、JISC2141の手法で比誘電率を求めた。測定はQメータ(Y.H.P4284A)を用いて行い、1MHz,1.0Vrsmの条件で25℃における静電容量を測定し、この静電容量から25℃における比誘電率を測定した。この結果を表3に示した。
【0056】
(実装時の熱サイクル試験)次に、表2における各原料組成物を用いて、溶媒としてトルエン+IPA、バインダーとしてアクリル樹脂、可塑剤としてDBPを用いてドクターブレード法により厚み500μmのグリーンシートを作製した。
【0057】
このグリーンシートの表面にCuメタライズペーストをスクリーン印刷法に基づきメタライズ配線層を塗布した。また、グリーンシートの所定箇所にスルーホールを形成しスルーホール内が最終的に基板の下面に露出するように形成し、そのスルーホール内にもCuメタライズペーストを充填した。そして、メタライズペーストが塗布されたグリーンシートをスルーホールの位置合わせを行いながら6枚積層し圧着した。
【0058】
この積層体を表2の各焼成温度(℃)で脱バインダ工程:N2+H2O、本焼成:N2の雰囲気中でメタライズ配線層と絶縁基板とを同時に焼成しパッケージ用の配線基板を作製した。
【0059】
次に、実施例1と同様に配線基板の下面にスルーホールに接続する箇所に凹部を形成しCuメタライズからなる接続パッドを作製した。そして、その接続パッドに図1に示すように半田(錫30〜10%−鉛70〜90%)からなる接続端子を取着した。なお、接続端子は、1cm2当たり30端子の密度で配線基板の下面全体に形成した。
【0060】
一方、ガラス−エポキシ基板からなる40〜800℃における熱膨張係数が130×10-7/℃の絶縁体の表面に銅箔からなる配線導体が形成されたプリント基板を準備した。
【0061】
そして、上記のパッケージ用絶縁基板をプリント基板の上の配線導体とパッケージ用絶縁基板の接続端子が接続されるように位置合わせし、これをN2の雰囲気中で260℃で3分間熱処理しパッケージ用絶縁基板をプリント基板表面に実装した。この熱処理によりパッケージ用絶縁基板の半田からなる接続端子が溶けてプリント基板の配線導体と電気的に接続されたことを確認した。
【0062】
次に、上記のようにしてパッケージ用絶縁基板をプリント基板表面に実装したものを大気の雰囲気にて−40℃と125℃の各温度に制御した恒温槽に試験サンプルを15分/15分の保持を1サイクルとして最高1000サイクル繰り返した。そして、各サイクル毎にプリント基板の配線導体とパッケージ用絶縁基板との電気抵抗を測定し電気抵抗に変化が現れるまでのサイクル数を表3に示した。
【0063】
【表2】
Figure 0003677468
【0064】
【表3】
Figure 0003677468
【0065】
表2、3の結果から明らかなように、熱膨張係数が80〜180×10-7/℃のガラスセラミックスを絶縁基板として作製したパッケージ用絶縁基板では、昇降温1000サイクル後もプリント基板の配線導体とパッケージ用絶縁基板との間に電気抵抗変化は全く見られず、極めて安定で良好な電気的接続状態を維持できた。
【0066】
【発明の効果】
本発明におけるパッケージを熱膨張係数が大きいプリント基板などの外部電気回路基板に実装した場合においても、両者の熱膨張係数の差に起因する応力発生を抑制し、パッケージと外部電気回路基板とを長期間にわたり正確、かつ強固に電気的接続させることが可能となる。しかも、半導体回路素子の大型化による多ピン化に十分対応できる信頼性の高いパッケージの実装構造を実現できる。
【図面の簡単な説明】
【図1】本発明におけるBGA型半導体素子収納用パッケージの実装構造を説明するための断面図である。
【図2】図1の要部拡大断面図である。
【図3】接続端子の他の実施例における要部拡大断面図である。
【図4】本発明におけるリードレスチップキャリア型の半導体素子収納用パッケージの実装構造を説明するための断面図である。
【符号の説明】
1・・・絶縁基板
1a・・凹部
2・・・蓋体
3・・・メタライズ配線層
3a・・接続パッド
4・・・接続端子
4a・・突出部
5・・・半導体素子
6・・・容器
8・・・配線導体
9・・・絶縁体
A・・・BGA型半導体素子収納用パッケージ
B・・・外部電気回路基板
C・・・LCC型半導体素子収納用パッケージ

Claims (7)

  1. セラミック絶縁基板と、該絶縁基板下面または側面に形成された接続パッドと、絶縁基板上面に搭載された素子と前記接続パッドとを接続するために前記絶縁基板の表面あるいは内部に配設されたメタライズ配線層とを具備し、前記接続パッドをロウ材によって接合することによって外部電気回路基板に実装されるパッケージにおいて、前記絶縁基板が40〜400℃の温度範囲における熱膨張係数が80〜180×10−7/℃のセラミック焼結体からなり、前記素子が前記絶縁基板に可撓性接着材によって接着されていることを特徴とするパッケージ。
  2. 前記接続パッドにロウ材からなる接続端子が取着されている請求項1記載のパッケージ。
  3. 前記接続パッドに高融点材料の球状もしくは柱状端子からなる接続端子が低融点のロウ材によってロウ付けされてなる請求項1または請求項2記載のパッケージ。
  4. 前記セラミック焼結体が、SiOおよびAlを主体とする焼結体であって、該焼結体中に少なくともクリストバライト結晶および/またはムライト結晶相が析出してなる請求項1乃至請求項3のいずれか記載のパッケージ。
  5. 前記セラミック焼結体が、ガラス相と、40〜400℃の温度範囲における熱膨張係数が60×10−7/℃以上の金属酸化物からなる結晶相を含む請求項1乃至請求項3のいずれか記載のパッケージ。
  6. 前記可撓性接着材が、有機系接着材、あるいはこれに金属を配合した接着材である請求項1乃至請求項5のいずれか記載のパッケージ。
  7. 40〜400℃における熱膨張係数が120〜160×10 −7 /℃の絶縁体の表面に配線導体が被着形成された外部電気回路基板上に、請求項1乃至請求項6のいずれか記載のパッケージの接続パッドを前記配線導体にロウ材を介して接合することによって実装してなることを特徴とするパッケージの実装構造。
JP2001249503A 1995-02-09 2001-08-20 パッケージおよびその実装構造 Expired - Fee Related JP3677468B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001249503A JP3677468B2 (ja) 1995-02-09 2001-08-20 パッケージおよびその実装構造

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP7-21653 1995-02-09
JP2165395 1995-02-09
JP2001249503A JP3677468B2 (ja) 1995-02-09 2001-08-20 パッケージおよびその実装構造

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP19520795A Division JP3297567B2 (ja) 1995-02-09 1995-07-31 半導体素子収納用パッケージおよびその実装構造

Publications (2)

Publication Number Publication Date
JP2002057248A JP2002057248A (ja) 2002-02-22
JP3677468B2 true JP3677468B2 (ja) 2005-08-03

Family

ID=26358749

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001249503A Expired - Fee Related JP3677468B2 (ja) 1995-02-09 2001-08-20 パッケージおよびその実装構造

Country Status (1)

Country Link
JP (1) JP3677468B2 (ja)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59107596A (ja) * 1982-12-13 1984-06-21 株式会社日立製作所 セラミツク多層配線回路板
JPH02105430A (ja) * 1988-10-13 1990-04-18 Nec Corp 半導体装置
JP2822846B2 (ja) * 1992-10-29 1998-11-11 関西日本電気株式会社 ガラス−セラミック複合体を用いた水晶振動子用フラットパッケージおよびこれを用いた水晶振動子
JPH06184278A (ja) * 1992-12-18 1994-07-05 Sumitomo Bakelite Co Ltd 半導体用導電性樹脂ペースト
JPH06260566A (ja) * 1993-03-04 1994-09-16 Sony Corp ランドグリッドアレイパッケージ及びその作製方法、並びに半導体パッケージ
JPH06322350A (ja) * 1993-03-17 1994-11-22 Fujitsu Ltd 導電性接着剤及びその製造方法並びに半導体チップの接着方法
JP3291368B2 (ja) * 1993-07-06 2002-06-10 シチズン時計株式会社 ボールグリッドアレイ型半導体パッケージの構造

Also Published As

Publication number Publication date
JP2002057248A (ja) 2002-02-22

Similar Documents

Publication Publication Date Title
JP3426926B2 (ja) 配線基板およびその実装構造
JP3346693B2 (ja) ガラス−セラミック焼結体およびそれを用いた配線基板
JP3297567B2 (ja) 半導体素子収納用パッケージおよびその実装構造
JP3677468B2 (ja) パッケージおよびその実装構造
JP3347583B2 (ja) 配線基板の実装構造
JP3699571B2 (ja) 配線基板およびその実装構造
JP3339999B2 (ja) 配線基板とそれを用いた半導体素子収納用パッケージおよびその実装構造
JP3323043B2 (ja) 配線基板とそれを用いた半導体素子収納用パッケージおよびその実装構造
JP2002324876A (ja) 配線基板およびその実装構造
JP3732923B2 (ja) 配線基板
JP3323074B2 (ja) 配線基板、半導体素子収納用パッケージおよびその実装構造
JP3740225B2 (ja) 配線基板の実装構造
JP3719834B2 (ja) 低温焼成セラミックス
JP3193275B2 (ja) 配線基板とそれを用いた半導体素子収納用パッケージおよびその実装構造
JP3420447B2 (ja) 配線基板の実装構造
JP3314131B2 (ja) 配線基板
JP3210837B2 (ja) 配線基板とそれを用いた半導体素子収納用パッケージおよびその実装構造
JP3210844B2 (ja) 配線基板とそれを用いた半導体素子収納用パッケージおよびその実装構造
JP3305579B2 (ja) 配線基板、半導体素子収納用パッケージおよび実装構造
JP2002100704A (ja) パッケージおよびその実装構造
JP3748315B2 (ja) 配線基板、半導体素子収納用パッケージおよび実装構造
JP3784221B2 (ja) 配線基板およびその製造方法
JPH1117065A (ja) 配線基板とそれを用いた半導体素子収納用パッケージおよびその実装構造
JP3450998B2 (ja) 配線基板およびその実装構造
JPH10135370A (ja) 配線基板、半導体素子収納用パッケージおよびその実装構造

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040831

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041101

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050426

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050509

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090513

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090513

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100513

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110513

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110513

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120513

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120513

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130513

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees