JP3659175B2 - 半導体チップの製造方法および半導体ウエハ - Google Patents
半導体チップの製造方法および半導体ウエハ Download PDFInfo
- Publication number
- JP3659175B2 JP3659175B2 JP2001040320A JP2001040320A JP3659175B2 JP 3659175 B2 JP3659175 B2 JP 3659175B2 JP 2001040320 A JP2001040320 A JP 2001040320A JP 2001040320 A JP2001040320 A JP 2001040320A JP 3659175 B2 JP3659175 B2 JP 3659175B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor element
- short side
- element portion
- divided region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
Description
【０００１】
【発明の属する技術分野】
本発明は半導体チップの製造方法及びその製造方法に用いる半導体ウエハに関し、特に半導体チップの縦寸法と横寸法が異なる長方形の半導体チップの製造技術に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体プロセスでは、フォトリソグラフィー、真空蒸着などを用いて、半導体ウエハ上に整列配置した多数の半導体素子部を同時に形成している。そして、同時に形成した半導体素子部の間には、半導体素子部を分割するための分割領域が形成され、この分割領域の中央に沿った分割ラインをダイシングなどにより縦横に切断することで、半導体素子部を個々の矩形の半導体チップとして分割している。
【０００３】
また、半導体チップのコストダウンのために半導体チップの面積の小型化が図られたが、半導体チップの大きさが小さくなるにしたがって、半導体ウエハに占める分割領域の面積が大きくなり、半導体ウエハにおける半導体チップの取り個数を上げるためには、分割領域をいかに狭くするかが問題となってきた。
【０００４】
この問題を解決するために、特開平１１−２３３４５８には、半導体素子部の長辺に沿った分割領域を狭くして、半導体チップの取り個数を増やすことが開示されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、この方法を用いて半導体素子部の長辺に沿った分割領域を半導体素子部の短辺に沿った分割領域に対して狭くすると、半導体ウエハから分割した後の長方形の半導体チップは、ダイシングで切断した分割領域の残りの部分を含んでいるため、分割された長方形の半導体チップの長辺と短辺の比が半導体素子部の長辺と短辺の比より大きくなる。このため、長方形の半導体チップは細長くなり、半導体チップの機械的強度が弱くなる問題点があった。
【０００６】
また、半導体素子部の長辺に沿った分割領域が半導体ウエハのチッピングの発生しやすい方向に配置された場合には、分割領域の幅が狭いためにチッピングが半導体素子部まで到達して半導体素子部に損傷を与え、半導体チップの不良を発生させる原因となっていた。
【０００７】
本発明の半導体チップの製造方法及びその製造に用いる半導体ウエハは、上述の問題を鑑みてなされたものであり、これらの問題を解決し、長方形の半導体チップの強度を劣化させず、半導体ウエハからの半導体チップの取り個数を増やすことを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体チップの製造方法は、長辺と短辺からなる長方形の半導体素子部が、複数個、縦横方向に整列して形成されたＧａＡｓ系の半導体ウエハを、半導体素子部の長辺に沿った分割領域と短辺に沿った分割領域において分割し、長方形の半導体チップを製造する方法において、半導体ウエハには、半導体ウエハの結晶方位＜０１−１＞方向と平行に半導体素子部の短辺が形成されるとともに、半導体素子部の短辺に沿った分割領域の幅が、半導体素子部の長辺に沿った分割領域の幅より狭くなるように形成されることを特徴とする。
【０００９】
また、本発明の半導体ウエハは、長辺と短辺からなる長方形の半導体素子部が、複数個、縦横方向に整列して形成されるとともに、半導体素子部の長辺に沿った分割領域と短辺に沿った分割領域とを有するＧａＡｓ系の半導体ウエハにおいて、半導体ウエハの結晶方位＜０１−１＞方向と平行に半導体素子部の短辺が形成されるとともに、半導体素子部の短辺に沿った分割領域の幅が、半導体素子部の長辺に沿った分割領域の幅より狭いことを特徴とする。
【００１０】
これにより、半導体ウエハに整列配置した半導体素子部を分割して長方形の半導体チップを製造するときに、半導体チップの長辺と短辺の比が半導体素子部の長辺と短辺の比より小さくなるため、半導体チップの機械的強度が劣化しなくなる。このため、この半導体チップを実装する場合には、機械的なストレスによって発生する半導体チップの割れや欠けなどの不良を抑えることができる。
【００１１】
また、半導体ウエハのチッピングが発生しにくいオリエンテイションフラットと水平方向に、半導体素子部の短辺が沿うように配置し、この短辺に沿った分割領域の幅を狭くすることにより、半導体ウエハの分割領域の面積を小さくできるため、半導体ウエハから取れる半導体チップの取り個数を増やすことができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施例である半導体チップの製造方法及びその製造に用いる半導体ウエハを、図１、図２に基づいて説明する。
【００１３】
図１に示すように、｛１００｝面を主面とするＧａＡｓ系の半導体ウエハ１の上には、半導体ウエハ１の結晶方位等の識別のために、結晶方位＜０１−１＞方向に平行に直線的に切り欠かれたオリエンテーションフラット５が設けられている。また、結晶方位＜０１−１＞方向（オリエンテーションフラット５）に半導体素子部２の短辺が水平になるように、半導体ウエハ１の片面にフォトリソグラフィー、真空蒸着などを用いて形成された多数の長方形の半導体素子部２が整列配置されている。これらの半導体素子部２を半導体ウエハ１から分割するために、半導体ウエハ１には、半導体素子部２の長辺に沿った長辺分割領域３と半導体素子部２の短辺に沿った短辺分割領域４とが設けられている。このため、短辺分割領域４は、オリエンテーションフラット５に水平に配置され、長辺分割領域３は、オリエンテーションフラット５に対して垂直に配置される。
【００１４】
ここで、半導体ウエハ１の結晶方位＜０１−１＞方向（オリエンテーションフラット５）に対して水平方向は、ダイシングの時にチッピングの発生が少なく、かつ、チッピングの大きさが小さい。このため、結晶方位＜０１−１＞方向に対して水平方向に設けられた短辺分割領域４は、半導体ウエハ１をダイシングするときに発生する最大チッピングが半導体素子部２に影響を及ぼさないように設定された最大分割領域より狭くできる。これにより、短辺分割領域の幅ａを長辺分割領域の幅ｂ（最大分割領域の幅に相当）より狭く設定できるので、半導体ウエハ１の分割領域の面積を削減して半導体素子部を多く配置できるため、半導体チップの取り個数を増やすことができる。
【００１５】
次に、所定のダイシングする準備を整えて、所定の幅のダンシングブレードを用いて、長辺分割領域３の中央に沿ってダイシングを行ない、長辺分割領域３を全て切断する。そして、半導体ウエハを９０度反転させ、短辺分割領域４の中央に沿ってダイシングを行ない、短辺分割領域４を全て切断する。これにより、半導体ウエハ１から多数の長方形の半導体チップを分割することができる。
【００１６】
これらの分割された長方形の半導体チップの１つを図２に示す。図２に示すように、半導体チップ１１は、半導体素子部１２の長辺と短辺の比よりも半導体チップの長辺と短辺の比を小さくするために、ダイシング後の長辺分割領域の残部１３を広くし、ダイシング後の短辺分割領域の残部１４を狭くしているので、半導体チップの長辺と短辺の比を半導体素子部１２の長辺と短辺の比より抑えることができる。
【００１７】
これにより、半導体チップ１１の長辺と短辺の比が大きくなるのを抑制し、半導体チップ１１が細長くなることによる、半導体チップ１１の機械的強度の低下を抑制することができる。
【００１８】
なお、本発明の実施例においては、半導体ウエハから半導体チップを分割する場合に、ダイシングによる分割しか示さなかったが、スクライブ法を用いて半導体ウエハから半導体チップを分割しても良い。
【００１９】
【発明の効果】
以上のように本発明によれば、ＧａＡｓ系の半導体ウエハから分割して半導体チップを形成するときに、結晶方位＜０１−１＞方向（オリエンテーションフラット）と水平方向に、半導体素子部の短辺が沿うように整列配置し、半導体素子部の短辺に沿った分割領域の幅が半導体素子部の長辺に沿った分割領域の幅より狭くなるように形成することにより、半導体チップの取り個数を増やしながら、半導体チップの機械的強度の劣化を抑えることができる。
【図面の簡単な説明】
【図１】本発明の半導体ウエハ。
【図２】本発明の半導体チップ。
【符号の説明】
１ ----- 半導体ウエハ
２，１２ ----- 半導体素子部
３ ----- 長辺分割領域
４ ----- 短辺分割領域
５ ----- オリエンテーションフラット
１１ ----- 半導体チップ
１３ ----- 長辺分割領域の残部
１４ ----- 短辺分割領域の残部
【発明の属する技術分野】
本発明は半導体チップの製造方法及びその製造方法に用いる半導体ウエハに関し、特に半導体チップの縦寸法と横寸法が異なる長方形の半導体チップの製造技術に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体プロセスでは、フォトリソグラフィー、真空蒸着などを用いて、半導体ウエハ上に整列配置した多数の半導体素子部を同時に形成している。そして、同時に形成した半導体素子部の間には、半導体素子部を分割するための分割領域が形成され、この分割領域の中央に沿った分割ラインをダイシングなどにより縦横に切断することで、半導体素子部を個々の矩形の半導体チップとして分割している。
【０００３】
また、半導体チップのコストダウンのために半導体チップの面積の小型化が図られたが、半導体チップの大きさが小さくなるにしたがって、半導体ウエハに占める分割領域の面積が大きくなり、半導体ウエハにおける半導体チップの取り個数を上げるためには、分割領域をいかに狭くするかが問題となってきた。
【０００４】
この問題を解決するために、特開平１１−２３３４５８には、半導体素子部の長辺に沿った分割領域を狭くして、半導体チップの取り個数を増やすことが開示されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、この方法を用いて半導体素子部の長辺に沿った分割領域を半導体素子部の短辺に沿った分割領域に対して狭くすると、半導体ウエハから分割した後の長方形の半導体チップは、ダイシングで切断した分割領域の残りの部分を含んでいるため、分割された長方形の半導体チップの長辺と短辺の比が半導体素子部の長辺と短辺の比より大きくなる。このため、長方形の半導体チップは細長くなり、半導体チップの機械的強度が弱くなる問題点があった。
【０００６】
また、半導体素子部の長辺に沿った分割領域が半導体ウエハのチッピングの発生しやすい方向に配置された場合には、分割領域の幅が狭いためにチッピングが半導体素子部まで到達して半導体素子部に損傷を与え、半導体チップの不良を発生させる原因となっていた。
【０００７】
本発明の半導体チップの製造方法及びその製造に用いる半導体ウエハは、上述の問題を鑑みてなされたものであり、これらの問題を解決し、長方形の半導体チップの強度を劣化させず、半導体ウエハからの半導体チップの取り個数を増やすことを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体チップの製造方法は、長辺と短辺からなる長方形の半導体素子部が、複数個、縦横方向に整列して形成されたＧａＡｓ系の半導体ウエハを、半導体素子部の長辺に沿った分割領域と短辺に沿った分割領域において分割し、長方形の半導体チップを製造する方法において、半導体ウエハには、半導体ウエハの結晶方位＜０１−１＞方向と平行に半導体素子部の短辺が形成されるとともに、半導体素子部の短辺に沿った分割領域の幅が、半導体素子部の長辺に沿った分割領域の幅より狭くなるように形成されることを特徴とする。
【０００９】
また、本発明の半導体ウエハは、長辺と短辺からなる長方形の半導体素子部が、複数個、縦横方向に整列して形成されるとともに、半導体素子部の長辺に沿った分割領域と短辺に沿った分割領域とを有するＧａＡｓ系の半導体ウエハにおいて、半導体ウエハの結晶方位＜０１−１＞方向と平行に半導体素子部の短辺が形成されるとともに、半導体素子部の短辺に沿った分割領域の幅が、半導体素子部の長辺に沿った分割領域の幅より狭いことを特徴とする。
【００１０】
これにより、半導体ウエハに整列配置した半導体素子部を分割して長方形の半導体チップを製造するときに、半導体チップの長辺と短辺の比が半導体素子部の長辺と短辺の比より小さくなるため、半導体チップの機械的強度が劣化しなくなる。このため、この半導体チップを実装する場合には、機械的なストレスによって発生する半導体チップの割れや欠けなどの不良を抑えることができる。
【００１１】
また、半導体ウエハのチッピングが発生しにくいオリエンテイションフラットと水平方向に、半導体素子部の短辺が沿うように配置し、この短辺に沿った分割領域の幅を狭くすることにより、半導体ウエハの分割領域の面積を小さくできるため、半導体ウエハから取れる半導体チップの取り個数を増やすことができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施例である半導体チップの製造方法及びその製造に用いる半導体ウエハを、図１、図２に基づいて説明する。
【００１３】
図１に示すように、｛１００｝面を主面とするＧａＡｓ系の半導体ウエハ１の上には、半導体ウエハ１の結晶方位等の識別のために、結晶方位＜０１−１＞方向に平行に直線的に切り欠かれたオリエンテーションフラット５が設けられている。また、結晶方位＜０１−１＞方向（オリエンテーションフラット５）に半導体素子部２の短辺が水平になるように、半導体ウエハ１の片面にフォトリソグラフィー、真空蒸着などを用いて形成された多数の長方形の半導体素子部２が整列配置されている。これらの半導体素子部２を半導体ウエハ１から分割するために、半導体ウエハ１には、半導体素子部２の長辺に沿った長辺分割領域３と半導体素子部２の短辺に沿った短辺分割領域４とが設けられている。このため、短辺分割領域４は、オリエンテーションフラット５に水平に配置され、長辺分割領域３は、オリエンテーションフラット５に対して垂直に配置される。
【００１４】
ここで、半導体ウエハ１の結晶方位＜０１−１＞方向（オリエンテーションフラット５）に対して水平方向は、ダイシングの時にチッピングの発生が少なく、かつ、チッピングの大きさが小さい。このため、結晶方位＜０１−１＞方向に対して水平方向に設けられた短辺分割領域４は、半導体ウエハ１をダイシングするときに発生する最大チッピングが半導体素子部２に影響を及ぼさないように設定された最大分割領域より狭くできる。これにより、短辺分割領域の幅ａを長辺分割領域の幅ｂ（最大分割領域の幅に相当）より狭く設定できるので、半導体ウエハ１の分割領域の面積を削減して半導体素子部を多く配置できるため、半導体チップの取り個数を増やすことができる。
【００１５】
次に、所定のダイシングする準備を整えて、所定の幅のダンシングブレードを用いて、長辺分割領域３の中央に沿ってダイシングを行ない、長辺分割領域３を全て切断する。そして、半導体ウエハを９０度反転させ、短辺分割領域４の中央に沿ってダイシングを行ない、短辺分割領域４を全て切断する。これにより、半導体ウエハ１から多数の長方形の半導体チップを分割することができる。
【００１６】
これらの分割された長方形の半導体チップの１つを図２に示す。図２に示すように、半導体チップ１１は、半導体素子部１２の長辺と短辺の比よりも半導体チップの長辺と短辺の比を小さくするために、ダイシング後の長辺分割領域の残部１３を広くし、ダイシング後の短辺分割領域の残部１４を狭くしているので、半導体チップの長辺と短辺の比を半導体素子部１２の長辺と短辺の比より抑えることができる。
【００１７】
これにより、半導体チップ１１の長辺と短辺の比が大きくなるのを抑制し、半導体チップ１１が細長くなることによる、半導体チップ１１の機械的強度の低下を抑制することができる。
【００１８】
なお、本発明の実施例においては、半導体ウエハから半導体チップを分割する場合に、ダイシングによる分割しか示さなかったが、スクライブ法を用いて半導体ウエハから半導体チップを分割しても良い。
【００１９】
【発明の効果】
以上のように本発明によれば、ＧａＡｓ系の半導体ウエハから分割して半導体チップを形成するときに、結晶方位＜０１−１＞方向（オリエンテーションフラット）と水平方向に、半導体素子部の短辺が沿うように整列配置し、半導体素子部の短辺に沿った分割領域の幅が半導体素子部の長辺に沿った分割領域の幅より狭くなるように形成することにより、半導体チップの取り個数を増やしながら、半導体チップの機械的強度の劣化を抑えることができる。
【図面の簡単な説明】
【図１】本発明の半導体ウエハ。
【図２】本発明の半導体チップ。
【符号の説明】
１ ----- 半導体ウエハ
２，１２ ----- 半導体素子部
３ ----- 長辺分割領域
４ ----- 短辺分割領域
５ ----- オリエンテーションフラット
１１ ----- 半導体チップ
１３ ----- 長辺分割領域の残部
１４ ----- 短辺分割領域の残部
Claims (2)
- 長辺と短辺からなる長方形の半導体素子部が、複数個、縦横方向に整列して形成されたＧａＡｓ系の半導体ウエハを、半導体素子部の長辺に沿った分割領域と短辺に沿った分割領域において分割し、長方形の半導体チップを製造する方法において、
半導体ウエハには、半導体ウエハの結晶方位＜０１−１＞方向と平行に半導体素子部の短辺が形成されるとともに、
半導体素子部の短辺に沿った分割領域の幅が、半導体素子部の長辺に沿った分割領域の幅より狭くなるように形成されることを特徴とする半導体チップの製造方法。 - 長辺と短辺からなる長方形の半導体素子部が、複数個、縦横方向に整列して形成されるとともに、半導体素子部の長辺に沿った分割領域と短辺に沿った分割領域とを有するＧａＡｓ系の半導体ウエハにおいて、
半導体ウエハの結晶方位＜０１−１＞方向と平行に半導体素子部の短辺が形成されるとともに、
半導体素子部の短辺に沿った分割領域の幅が、半導体素子部の長辺に沿った分割領域の幅より狭いことを特徴とする半導体ウエハ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001040320A JP3659175B2 (ja) | 2001-02-16 | 2001-02-16 | 半導体チップの製造方法および半導体ウエハ |
| US10/072,679 US6621149B2 (en) | 2001-02-16 | 2002-02-08 | Semiconductor chip production method and semiconductor wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001040320A JP3659175B2 (ja) | 2001-02-16 | 2001-02-16 | 半導体チップの製造方法および半導体ウエハ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002246334A JP2002246334A (ja) | 2002-08-30 |
| JP3659175B2 true JP3659175B2 (ja) | 2005-06-15 |
Family
ID=18902954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001040320A Expired - Lifetime JP3659175B2 (ja) | 2001-02-16 | 2001-02-16 | 半導体チップの製造方法および半導体ウエハ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6621149B2 (ja) |
| JP (1) | JP3659175B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5515679B2 (ja) * | 2009-11-25 | 2014-06-11 | 株式会社村田製作所 | 基板のダイシング方法 |
| CN103069586B (zh) * | 2010-08-06 | 2016-03-30 | 日亚化学工业株式会社 | 发光元件的制造方法 |
| JP5747741B2 (ja) * | 2011-08-30 | 2015-07-15 | 豊田合成株式会社 | 半導体発光チップの製造方法 |
| JP5946307B2 (ja) * | 2012-03-28 | 2016-07-06 | 株式会社ディスコ | ウエーハの分割方法 |
| JP6287774B2 (ja) * | 2014-11-19 | 2018-03-07 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| JP6509156B2 (ja) * | 2016-04-05 | 2019-05-08 | 太陽誘電株式会社 | 拡張装置及び電子部品の製造方法 |
| JP2017204549A (ja) * | 2016-05-11 | 2017-11-16 | サムコ株式会社 | 半導体基板およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5288370A (en) * | 1976-01-20 | 1977-07-23 | Hitachi Ltd | Electronic watch |
| EP0947882B1 (en) * | 1986-07-11 | 2006-03-29 | Canon Kabushiki Kaisha | X-ray reduction projection exposure system of reflection type |
| JP3501316B2 (ja) * | 1995-06-16 | 2004-03-02 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| US6141034A (en) * | 1995-12-15 | 2000-10-31 | Immersive Media Co. | Immersive imaging method and apparatus |
| JPH11233458A (ja) | 1998-02-18 | 1999-08-27 | Hitachi Ltd | 半導体素子の製造方法およびその製造に用いる半導体ウエハ |
-
2001
- 2001-02-16 JP JP2001040320A patent/JP3659175B2/ja not_active Expired - Lifetime
-
2002
- 2002-02-08 US US10/072,679 patent/US6621149B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6621149B2 (en) | 2003-09-16 |
| US20020115232A1 (en) | 2002-08-22 |
| JP2002246334A (ja) | 2002-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8772137B2 (en) | Semiconductor wafer with assisting dicing structure and dicing method thereof | |
| JPH04276645A (ja) | 化合物半導体ウエーハのダイシング方法 | |
| CN103021962B (zh) | 半导体晶片及其处理方法 | |
| US9553022B1 (en) | Method for use in manufacturing a semiconductor device die | |
| US7112470B2 (en) | Chip dicing | |
| JP3659175B2 (ja) | 半導体チップの製造方法および半導体ウエハ | |
| US20080227234A1 (en) | Method of manufacturing a semiconductor device | |
| JPH08293476A (ja) | 半導体集積回路装置の製造方法および半導体ウエハならびにフォトマスク | |
| JP2004055852A (ja) | 半導体装置及びその製造方法 | |
| US6955989B2 (en) | Use of a U-groove as an alternative to using a V-groove for protection against dicing induced damage in silicon | |
| JP2012064656A (ja) | 半導体装置の製造方法 | |
| US6329700B1 (en) | Semiconductor wafer and semiconductor device | |
| JPH1064855A (ja) | 半導体装置の製造方法 | |
| JPH02308551A (ja) | 半導体ウェーハ | |
| US20080220206A1 (en) | Semiconductor die for increasing yield and usable wafer area | |
| JPH11233458A (ja) | 半導体素子の製造方法およびその製造に用いる半導体ウエハ | |
| JP4630970B2 (ja) | サファイヤ基板及びその製造方法 | |
| JPH0745568A (ja) | 半導体ウエハの研削方法 | |
| JPH097975A (ja) | 半導体装置およびその製造方法 | |
| JP2002093750A (ja) | 半導体装置 | |
| JPS6387743A (ja) | 半導体装置の製造方法 | |
| JP3856639B2 (ja) | 半導体発光素子の製造方法 | |
| JP2020098859A (ja) | 半導体チップの製造方法、半導体ウエハおよび半導体ウエハの製造方法 | |
| JP2003258049A (ja) | 半導体装置の製造方法 | |
| JPH01133703A (ja) | 半導体ウエハおよびこれを用いた半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041214 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050107 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050222 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050307 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3659175 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090325 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090325 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100325 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110325 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110325 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120325 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120325 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130325 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130325 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140325 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term |