JP3638136B2 - リードフレームおよびこれを用いた半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、リードフレームおよびこれを用いた半導体装置にかかり、特に、樹脂封止体の側面ではなく、底面にリードが露出するように形成された半導体装置に関する。
【0002】
【従来の技術】
近年、電子機器に装着される半導体装置は、携帯電話、PDAなどの携帯用端末等に採用されるため、小型化、薄型化、軽量化が求められている。
【0003】
そしてその小型化、薄型化および軽量化、さらには高集積化を実現すべく、半導体装置の実装においては種々の提案がなされており、リードフレーム、TAB(Tape Automated Bonding)テープを使用するTBGA、フレキシブルなプリント基板を使用するPBGAやCSP(チップサイズパッケージ)と呼ばれる、チップのサイズと同等のウェハスケールCSP、またはチップサイズよりも若干大きいサイズのCSPなどが開発されている。なかでもSON(Small Outline Non-leaded package)、QFN(Quad FlatNon-leaded package)と呼ばれる、樹脂封止体の側面ではなく、底面にリードが露出するように形成されたタイプの半導体装置が注目されている。
【0004】
例えばQFNタイプの半導体装置は図9(a)に斜視図および図9(b)に裏面図、図10に断面図を示すように、リード2は封止樹脂6からなるパッケージの側面には突出することなく、裏面に露呈しており、小型でかつコンパクトな面実装タイプの半導体装置を構成するものである。
【0005】
このような半導体装置では、半導体チップ4を搭載するための半導体チップ搭載領域(パッド)1が封止樹脂6から露呈しており、リード2と同一面上に形成されている。この構造ではプリント基板10への装着に際しては、図12に示すように、プリント基板10上の回路パターン13は、リード2に対応する個所以外はレジスト11で被覆されており、このレジスト11から露呈する回路パターン13の領域のみが半田12を介してリード2と接続されている。
【0006】
この半導体装置は図11(a)乃至(e)にその製造工程図を示すように、図13に示すような一括モールド(MAP:Mold Array Package)タイプのリードフレームを用いて形成される。
【0007】
すなわちまず図11(a)に示すように、リードフレーム形成用の条材の表面および裏面にパターン形成用のレジストパターン(図示せず)を形成し、これをマスクとして、エッチングを行い、半導体チップを搭載するためのパッド1とこのパッドの周りに先端が位置するように形成されたリード2とを有するリードフレームが形成される。このリードフレームは、図13に示すように、パッド1がサポートバー7で支持され、全体としては多数のリードフレームが配列された状態で形成される。
【0008】
このようなリードフレームを用い、図11(b)に示すように裏面側に樹脂の漏れを防止するためのカバーフィルム3を貼着する。こののち、図11(c)に示すように半導体チップ4をパッド1上に固着したのち、ワイヤボンディング法を用いて、半導体チップのボンディングパッドとリード2の先端とをボンディングワイヤ5によって接続する。そして一括して樹脂封止を行ない、図11(d)に示すように封止樹脂6で半導体チップ4およびボンディングワイヤが覆われるように金型(図示せず)内で成型する。
【0009】
そして最後に、カバーフィルム3を除去し、ダイシングにより個々の半導体装置に分離し、図11(e)に示すような半導体装置が形成される。
【0010】
【発明が解決しようとする課題】
しかし、この種の半導体装置には以下のような問題点があった。半導体チップ4を搭載したパッド1全面を封止樹脂6の外部に露出するタイプの場合、封止樹脂6とパッド1との界面に剥離が生じるおそれがあり、またパッケージの反りの一因にもなる。
【0011】
さらに又図12に示したように、このような半導体装置を実装するためのプリント基板10上の回路パターン13は、リード2に対応する個所以外はレジスト11で被覆されており、このレジスト11から露呈する回路パターン13の領域のみが半田12を介してリード2と接続されている。
【0012】
しかしながら図12に示すように、レジスト11は厚さが薄いため、露出したパッド1が実装基板10上の回路パターン11と電気的に接触してしまうおそれもある。
【0013】
また、このタイプの半導体装置に置いては、樹脂封止時にリード2およびパッド1の露出面に樹脂漏れが発生するのを防止するため、リードフレームの裏面前面にカバーフィルム3を貼着している。このようなカバーフィルム3は、リードフレームの形状加工後に貼着され、この状態で半導体チップ4の搭載やワイヤボンディングが行なわれるが、これらの工程においては、ヒータプレートなどによりパッド1の下面を支持する必要があるため、パッド1の下面ではカバーフィルム3を除去しなければならないという問題があった。
【0014】
本発明は前記実情に鑑みてなされたもので、封止樹脂との密着性が良好で、実装時のショート不良のない信頼性の高い半導体装置を提供することを目的とする。
【0015】
【課題を解決するための手段】
そこで本発明では、半導体チップを搭載する半導体チップ搭載領域と、前記半導体チップ搭載領域から所定の間隔を隔てて形成された複数のリードとを具備し、前記半導体チップ搭載領域は、前記リードの底面よりも上方に底面を有し、かつ前記底面から突出せしめられた少なくとも1つの突出部を有し、前記突出部の先端面が、前記リードの底面と一致するように構成されているリードフレームであって、
前記突出部は、前記半導体チップ搭載領域に、絶縁性部材を介して貼着された柱状突起であることを特徴とすることを特徴とする。
【0016】
かかる構成によれば、半導体チップ搭載領域は突出部を除いて裏面側も封止樹脂で被覆されることになり、樹脂との接触面積が増大し、樹脂と半導体チップ搭載領域であるパッドとの密着性が向上する。また封止樹脂からなるパッケージの反りも防止される。
【0017】
また実装基板上の配線パターンと半導体チップ搭載領域との電気的接触が生じる危険性が低減される。またこの突出部を避けるように回路パターンを形成することにより、半導体チップ搭載領域と回路パターンとの電気的接触はほぼ完全に防ぐことが可能となる。また、半導体チップ搭載領域にのみポストを形成しており、リード底面は全面が封止樹脂から露出するようにすることができ、実装面積に影響を与えることなく形成することができるため、実装性も良好である。
【0018】
さらにリードフレームの裏面にカバーフィルムを貼付した状態で半導体チップの搭載およびワイヤボンディングを行なうに際しても、突出部(ポスト)により半導体チップ搭載領域を支持することができる。
【0019】
望ましくは、前記半導体チップ搭載領域および前記リードおよび前記突出部は同一の条材を成型加工して一体的に形成されたものであることを特徴とする。かかる構成によれば、上記効果に加え、容易に作業性よく形成される。
【0020】
望ましくは、前記半導体チップ搭載領域は前記突出部を残してハーフエッチングすることにより形成されたものであることを特徴とする。かかる構成によれば、通常の成型加工において、裏面側マスクを修正するのみでよく、容易にハーフエッチングを行なうのみで形成でき、極めて容易に作業性よく形成される。
【0021】
望ましくは、前記突出部は、前記半導体チップ搭載領域に、絶縁性部材を介して貼着された柱状体であることを特徴とする。かかる構成によれば、突出部と半導体チップ搭載領域とは別部材で形成され、突出部が絶縁性接着剤などの絶縁性部材を介して前記突出部に固着せしめられるようにすれば、前記突出部は前記半導体チップ搭載領域に搭載される半導体チップと何ら電気的接続をなしておらず、したがって実装基板上の回路パターンに接触したとしても不良を生じることはない。また、この突出部の裏面に酸化膜を形成するなど絶縁処理をしておくようにしてもよい。
【0022】
望ましくは、前記突出部は、前記半導体チップ搭載領域の中央部に形成された1個の柱状突起からなることを特徴とする。かかる構成によれば、露出面積が小さいため、封止樹脂の剥離防止効果も高くまた、回路パターンとの接触を効果的に防止することができる。
【0023】
望ましくは、前記突出部は、前記半導体チップ搭載領域の中央部と、前記半導体チップ搭載領域の対角線上とに形成された複数個の突起からなることを特徴とする。かかる構成によれば、上記効果に加え、組み立て実装時の安定性が向上する。
【0024】
また、前記突出部は、前記半導体チップ搭載領域の中央部と、前記中央部を囲むようにその周辺の複数箇所に形成された複数個の突起からなることを特徴とする。かかる構成によれば、上記効果に加え、組み立て実装時の安定性が向上する。
【0025】
望ましくは、前記突出部は、前記半導体チップ搭載領域の中央部と、前記中央部を囲むと共に、前記中央部に位置するものよりも径大となるようにその周辺の複数箇所に形成された複数個の突起からなることを特徴とする。突起の形成をハーフエッチングにより行なう場合、突出部を径大とすることにより、エッチングによる形成が容易となる。
【0026】
さらに、本発明の半導体装置では、表面に、半導体チップを搭載する半導体チップ搭載領域と、前記半導体チップ搭載領域から所定の間隔を隔てて形成された複数のリードと、前記半導体チップ搭載領域に搭載され、前記リードの各ボンディング領域とワイヤボンディングにより接続された半導体チップと、少なくとも前記リードの前記他端部分の底面側が露呈するように前記半導体チップおよび前記リードの先端部分を被覆する封止樹脂とを具備し、前記半導体チップ搭載領域は、前記リードの前記底面よりも上方に底面を有し、かつ前記底面から突出せしめられた少なくとも1つの前記半導体チップ搭載領域に絶縁性部材を介して貼着された柱状突出部を有し、前記突出部の先端面が、前記リードの前記底面と一致するように構成され、前記半導体チップ搭載領域は前記封止樹脂で被覆されており、前記突出部の底面のみが前記封止樹脂から露呈せしめられていることを特徴とする。かかる構成によれば、突出部を除いて半導体チップ搭載領域の裏面側にも封止樹脂が入り込むため密着性が向上し、樹脂抜けが防止され信頼性の高い半導体装置を提供することができる。また封止樹脂からなるパッケージの反りも防止される。
【0027】
また実装基板上の配線パターンと半導体チップ搭載領域との電気的接触の危険性が低減される。またこの突出部を避けるように回路パターンを形成することにより、半導体チップ搭載領域と回路パターンとの電気的接触はほぼ完全に防ぐことが可能となる。また、半導体チップ搭載領域にのみポストを形成しており、リード底面は全面が封止樹脂から露出するようにすることができ、実装面積に影響を与えることなく形成することができるため、実装性も良好である。
【0028】
【発明の実施の形態】
以下、本発明の参考例について図面を参照しつつ詳細に説明する。本発明の参考例のリードフレームおよびこれを用いた半導体装置について説明する。図1(a)に本発明の第1の実施の形態のリードフレームを用いて形成した半導体装置の斜視図、図1(b)にその裏面図、図2にこのリードフレームの裏面図を示す。
【0029】
このリードフレームは図12に示したのと同様のMAPタイプのリードフレームであり、半導体チップ搭載領域であるパッド1の裏面側が柱状突起1Pを除いてハーフエッチングにより肉薄化されたことを特徴とするもので、他部については図9乃至12に示した従来の半導体装置およびリードフレームと同様に形成されている。
【0030】
すなわちこの半導体装置は、図1(a)および(b)に示すように柱状突起1Pの頂面およびリード2が封止樹脂6から露呈せしめられ、パッド1の大部分が封止樹脂6で被覆され、面実装が可能となるように構成されたものである。なおパッド1はサポートバー7によって4方向から支持がなされている。また半導体チップ4とリードとの間はボンディングワイヤ5によって接続されている。
【0031】
このリードフレームは、板厚0.2mmの銅あるいは鉄−ニッケル製条材をエッチングすることにより形成されたもので、ダイパッド2の周りに、所定の間隔を隔てて多数のリード2を配列したもので、リード1は長さ0.42mm、幅0.23mmであり、パッドは径0.2mmの柱状突起1Pを中央部に残して、他の領域は全体にわたって、0.1mm程度にハーフエッチングにより肉薄化されている。このリードフレームは他の部分については通常のMAPタイプのリードフレームである。
【0032】
このリードフレームを用いた半導体装置の製造に際しては、図3(a)乃至(f)にその製造工程図を示すように、条材をパターンエッチングした後、パッド裏面側の中央部を除く領域のレジストを除去し裏面からハーフエッチングを行うことによって肉薄部の形成を行うが、この例では、裏面側に微細なレジストパターンを残しておくことによって容易に柱状突起1Pを形成するものである。
【0033】
すなわちまず図3(a)に示すように、リードフレーム形成用の条材1の表面および裏面にパターン形成用のレジストパターンR1,R2を形成するとともに、肉薄部の突出部を形成すべくパッドの裏面側の中央を除く領域に開口を有するレジストパターンR2を形成した点が従来例と異なる点である。他はまったく同様に形成される。
【0034】
そしてこの状態で、エッチングを行い、図3(b)に示すように、中央部に柱状突起1Pを備えた肉薄のパッド1を有するリードフレームが形成される。
【0035】
このリードフレームのパッド1に、図3(c)に示すように、ポリイミドテープからなるカバーフィルム3を貼着する。
【0036】
そして図3(d)に示すように、半導体チップ4を搭載し、ワイヤボンディングを行い、図3(e)に示すように、通常の方法で樹脂封止を行い、図3(f)に示すように、カバーフィルム3を剥離し、ダイシングにより個々に分離し、図1(a)および(b)に示したような半導体装置を得る。
【0037】
すなわち通常は図13に示したようなリードフレームに半導体チップの搭載およびワイヤボンディングを行い、一体的に樹脂封止を行った後、個々の半導体装置に分割する。
【0038】
このようにして形成された半導体装置によれば、パッド裏面の肉薄部に封止樹脂6が入り込むため樹脂抜けが防止され信頼性の高い半導体装置を提供することができる。またプリント基板などの回路基板への実装が安定かつ容易で信頼性の高い半導体装置を提供することが可能となる。
【0039】
次に、本発明の第1の実施の形態について説明する。本発明の第1の実施の形態のリードフレームについて説明する。この例では、図4に示すように、肉薄に形成したパッド1Sの裏面に絶縁性接着剤8を介して柱状突起1Pを貼着したことを特徴とするものである。
他については前記第1の実施の形態とまったく同様に形成する。
【0040】
かかる構成によれば、柱状突起1Pと半導体チップ搭載領域とは別部材で形成され、柱状突起1Pが絶縁性接着剤などの絶縁性部材を介して柱状突起1Pに固着せしめられているため、柱状突起1Pは半導体チップ4と何ら電気的接続をなしておらず、したがって実装基板上の回路パターンに接触したとしても不良を生じることはない。また、この柱状突起1Pの裏面に酸化膜を形成するなど絶縁処理をしておくようにしてもよい。
【0041】
また、リード2についても、半導体チップ搭載領域側の先端部分で他端部分よりも肉薄となるように形成し、少なくともボンディング領域の裏面側で、裏面側に突出する盛り上がり領域を形成し、リードの他端部分の底面と突出部の先端面の高さとが一致するように形成してもよい。
【0042】
かかる構成によれば、パッドのハーフエッチング工程と同時にリードの肉薄化が可能となり、リードの加工精度も向上し、高精度のパターンを得ることができると共に、盛り上がり領域の形成により、ワイヤボンディングにおけるリードの変形を抑制し、安定した強度でかつ伝送損失が少なく歩留まりの高い半導体装置を提供することが可能となる。
【0043】
次に、本発明の第2の実施の形態について説明する。本発明の第2の実施の形態の半導体装置について説明する。前記第1の実施の形態では、柱状突起1Pは5個形成されているが、この例では、図5に示すように、パッド1の中央部に形成された1個の柱状突起1Pからなることを特徴とする。他については第1の実施の形態と同様に形成されている。かかる構成によれば、露出面積がより小さいため、封止樹脂の剥離防止効果も高くまた、回路パターンとの接触を効果的に防止することができる。
【0044】
次に、本発明の第3の実施の形態について説明する。本発明の第3の実施の形態の半導体装置について説明する。前記第1の実施の形態では、柱状突起1Pは5個、前記第3の実施の形態では、1個形成されているが、この例では、図6に示すように、パッド1の中央部および対角線上に形成された計9個の柱状突起1Pからなることを特徴とする。他については第1の実施の形態と同様に形成されている。かかる構成によれば、上記効果に加え、組み立て実装時の安定性が向上する。
【0045】
次に、本発明の第4の実施の形態について説明する。本発明の第4の実施の形態の半導体装置について説明する。前記第4の実施の形態では、柱状突起1Pはパッド1の中央部および対角線上に形成されているが、この例では、図7に示すように、パッド1の中央部と、前記中央部を囲むようにその周辺の複数箇所に形成された計9個の突起からなることを特徴とする。かかる構成によれば、上記効果に加え、組み立て実装時の安定性が向上する。
【0046】
次に、本発明の第5の実施の形態について説明する。本発明の第5の実施の形態の半導体装置について説明する。前記参考例、第3、4の実施の形態では、柱状突起1Pは同じ大きさに形成されているが、この例では、図8に示すように、パッド1の中央部と、前記中央部を囲むとともに、中央部に位置するものよりも径大となるようにようにその周辺の複数箇所に形成された計9個の突起からなることを特徴とする。
【0047】
かかる構成によれば、突起の形成をハーフエッチングにより行なう場合、突出部を径大とすることにより、エッチングによる形成が容易となる。
【0048】
なお、前記実施の形態では、リードフレームはエッチングにより形成したが、プレス成型の後、ハーフエッチングをするようにしてもよいことはいうまでもない。また、パッドとリードとを別体で形成したものも有効である。加えて、リード長、リード幅、リードの厚さおよび柱状突起の径などについては適宜変更可能である。
【0049】
【発明の効果】
以上説明してきたように、本発明のリードフレームによれば、突出部を除いて半導体チップ搭載領域の裏面側にも封止樹脂が入り込むため密着性が向上し、樹脂抜け防止が可能で信頼性の高い半導体装置を提供することができる。また封止樹脂からなるパッケージの反りの防止も抑制される。
【0050】
また本発明の半導体装置によれば、実装基板上の配線パターンと半導体チップ搭載領域との電気的接触の危険性が低減され、またこの突出部を避けるように回路パターンを形成することにより、半導体チップ搭載領域と回路パターンとの電気的接触はほぼ完全に防ぐことが可能となる。
【0051】
また、本発明の半導体装置は、半導体チップ搭載領域にのみポストが形成されており、リード底面は全面が封止樹脂から露出するようにすることができ、実装面積に影響を与えることなく形成することができるため、実装性も良好である。
【図面の簡単な説明】
【図1】本発明の参考例の半導体装置を示す斜視図および裏面図である。
【図2】本発明の参考例のリードフレームを示す図である。
【図3】本発明の参考例の半導体装置の製造工程図である。
【図4】本発明の第1の実施の形態のリードフレームを示す説明図である。
【図5】本発明の第2の実施の形態の半導体装置を示す裏面図である。
【図6】本発明の第3の実施の形態の半導体装置を示す裏面図である。
【図7】本発明の第4の実施の形態の半導体装置を示す裏面図である。
【図8】本発明の第5の実施の形態の半導体装置を示す裏面図である。
【図9】従来例の半導体装置を示す図である。
【図10】従来例の半導体装置の断面図である。
【図11】従来例のリードフレームの製造工程図である。
【図12】従来例の半導体装置説明図である。
【図13】MAPタイプのリードフレームを示す図である。
【符号の説明】
1 パッド
1P 柱状突起
2 リード
3 カバーフィルム
4 半導体チップ
5 ボンディングワイヤ
6 封止樹脂
7 サポートバー
8 絶縁性接着剤
10 プリント基板
11 回路パターン
12 半田
13 レジスト
Claims (6)
- 半導体チップを搭載する半導体チップ搭載領域と、前記半導体チップ搭載領域から所定の間隔を隔てて形成された複数のリードとを具備し、前記半導体チップ搭載領域は、前記リードの底面よりも上方に底面を有し、かつ前記底面から突出せしめられた少なくとも1つの突出部を有し、前記突出部の先端面が、前記リードの底面と一致するように構成されているリードフレームであって、
前記突出部は、前記半導体チップ搭載領域に、絶縁性部材を介して貼着された柱状突起であることを特徴とするリードフレーム。 - 前記突出部は、前記半導体チップ搭載領域の中央部に形成された1個の柱状突起からなることを特徴とする請求項1に記載のリードフレーム。
- 前記突出部は、前記半導体チップ搭載領域の中央部と、前記半導体チップ搭載領域の対角線上とに形成された複数個の突起からなることを特徴とする請求項1に記載のリードフレーム。
- 前記突出部は、前記半導体チップ搭載領域の中央部と、前記中央部を囲むようにその周辺の複数箇所に形成された複数個の突起からなることを特徴とする請求項1または2に記載のリードフレーム。
- 前記突出部は、前記半導体チップ搭載領域の中央部と、前記中央部を囲むと共に、前記中央部に位置するものよりも径大となるようにその周辺の複数箇所に形成された複数個の突起からなることを特徴とする請求項1または2に記載のリードフレーム。
- 表面に、半導体チップを搭載する半導体チップ搭載領域と、前記半導体チップ搭載領域から所定の間隔を隔てて形成された複数のリードと、前記半導体チップ搭載領域に搭載され、前記リードの各ボンディング領域とワイヤボンディングにより接続された半導体チップと、少なくとも前記リードの前記他端部分の底面側が露呈するように前記半導体チップおよび前記リードの先端部分を被覆する封止樹脂とを具備し、前記半導体チップ搭載領域は、前記リードの前記底面よりも上方に底面を有し、かつ前記底面から突出せしめられた少なくとも1つの前記半導体チップ搭載領域に絶縁性部材を介して貼着された柱状突出部を有し、前記突出部の先端面が、前記リードの前記底面と一致するように構成され、前記半導体チップ搭載領域は前記封止樹脂で被覆されており、前記突出部の底面のみが前記封止樹脂から露呈せしめられていることを特徴とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001398158A JP3638136B2 (ja) | 2001-12-27 | 2001-12-27 | リードフレームおよびこれを用いた半導体装置 |
US10/324,892 US6809409B2 (en) | 2001-12-27 | 2002-12-20 | Lead frame and semiconductor device made using the lead frame |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001398158A JP3638136B2 (ja) | 2001-12-27 | 2001-12-27 | リードフレームおよびこれを用いた半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003197846A JP2003197846A (ja) | 2003-07-11 |
JP3638136B2 true JP3638136B2 (ja) | 2005-04-13 |
Family
ID=19189285
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001398158A Expired - Fee Related JP3638136B2 (ja) | 2001-12-27 | 2001-12-27 | リードフレームおよびこれを用いた半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6809409B2 (ja) |
JP (1) | JP3638136B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005159103A (ja) | 2003-11-27 | 2005-06-16 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP4255842B2 (ja) * | 2004-01-09 | 2009-04-15 | パナソニック株式会社 | 半導体装置 |
US20070132075A1 (en) * | 2005-12-12 | 2007-06-14 | Mutsumi Masumoto | Structure and method for thin single or multichip semiconductor QFN packages |
JP2010518620A (ja) | 2007-02-12 | 2010-05-27 | アギア システムズ インコーポレーテッド | 改良型パドルを有するクワッド・フラット・ノーリード(qfn)集積回路(ic)パッケージおよびこのパッケージを設計する方法 |
CN104637893B (zh) * | 2007-02-12 | 2018-09-11 | 安华高科技通用Ip(新加坡)公司 | 四方扁平无引线集成电路封装体及其设计方法 |
JP5122172B2 (ja) | 2007-03-30 | 2013-01-16 | ローム株式会社 | 半導体発光装置 |
US8829685B2 (en) * | 2009-03-31 | 2014-09-09 | Semiconductor Components Industries, Llc | Circuit device having funnel shaped lead and method for manufacturing the same |
JP4566266B2 (ja) * | 2009-04-10 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP4535513B2 (ja) * | 2009-09-30 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
EP3039505A4 (en) * | 2014-11-12 | 2017-06-28 | Intel Corporation | Wearable electronic devices and components thereof |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3304705B2 (ja) | 1995-09-19 | 2002-07-22 | セイコーエプソン株式会社 | チップキャリアの製造方法 |
KR100386061B1 (ko) * | 1995-10-24 | 2003-08-21 | 오끼 덴끼 고오교 가부시끼가이샤 | 크랙을방지하기위한개량된구조를가지는반도체장치및리이드프레임 |
US6025640A (en) * | 1997-07-16 | 2000-02-15 | Dai Nippon Insatsu Kabushiki Kaisha | Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device |
JP2000091488A (ja) | 1998-09-08 | 2000-03-31 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置とそれに用いられる回路部材 |
JP3461332B2 (ja) * | 1999-09-10 | 2003-10-27 | 松下電器産業株式会社 | リードフレーム及びそれを用いた樹脂パッケージと光電子装置 |
TW546806B (en) * | 1999-11-08 | 2003-08-11 | Siliconware Precision Industries Co Ltd | Semiconductor package with common lead frame and heat sink |
TW447096B (en) * | 2000-04-01 | 2001-07-21 | Siliconware Precision Industries Co Ltd | Semiconductor packaging with exposed die |
TW458377U (en) * | 2000-11-23 | 2001-10-01 | Siliconware Precision Industries Co Ltd | Sensor structure of quad flat package without external leads |
JP4731021B2 (ja) * | 2001-01-25 | 2011-07-20 | ローム株式会社 | 半導体装置の製造方法および半導体装置 |
JP2003110081A (ja) | 2001-10-01 | 2003-04-11 | Sony Corp | 半導体装置 |
-
2001
- 2001-12-27 JP JP2001398158A patent/JP3638136B2/ja not_active Expired - Fee Related
-
2002
- 2002-12-20 US US10/324,892 patent/US6809409B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20030122225A1 (en) | 2003-07-03 |
US6809409B2 (en) | 2004-10-26 |
JP2003197846A (ja) | 2003-07-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040213 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040420 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040514 |
|
A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20040915 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041013 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041206 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050105 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050106 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120121 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120121 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130121 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130121 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140121 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |